JPS6184735A

JPS6184735A - 汎用レジスタの有効長拡張装置

Info

Publication number: JPS6184735A
Application number: JP59206235A
Authority: JP
Inventors: Shizuo Goto; 志津雄後藤; Toyohiko Kagimasa; 豊彦鍵政; Seiichi Yoshizumi; 吉住　誠一; Yoichi Shintani; 洋一新谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-03
Filing date: 1984-10-03
Publication date: 1986-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は汎用レジスタを基本とする情報処理装置に係り
、特に汎用レジスタの従来の長さを超えるようなアドレ
スやデータを取り扱うことができるような汎用レジスタ
の有効長の拡張を、命令体系の大巾な変更を伴なわずに
実現するのに好適な汎用レジスタの有効長拡張装置に関
する。

〔発明の背景〕

情報処理装置の処理するデータ量の増大に伴って、情報
の処理能力を増大させようという要請が生じる。その１
つとしてアドレスの上限値の拡張、すなわち、プログラ
ムからアクセスできるデータの量を増大（アドレス拡張
と呼ぶ）させようという要請がある。他の１つは、演算
処理単位の増大（データ拡張と呼ぶ）であり、１命令で
処理する情報の処理単位を増加させようという要請であ
る。

これらの要請を満たす情報処理装置の作り方として、次
の２つがある。１つは新しい命令体系を持つ情報処理装
置を作る方法であり、他の１つは従来の情報処理装置に
若干の機能追加をする方法である。ところで１つの命令
体系の下で数多くのプログラムが既に作成されている場
合、それらが新しい情報処理装置においてもそのまま動
作しうることも要請される。この点を考えると上記の中
では後者の方法、すなわち従来の命令体系に若干の修正
をし、従来のプログラムを変更することなく動作させる
ことができ、かつ新しいプログラムも動作させることが
できる情報処理装置を作る方が良策である。

従来プログラムをそのまま動作させることができ、かつ
アドレス拡張を実現した方式としてはＩＢＭ社のｒＩＢ
Ｍ　Ｓｙｓｔｅｍ／３７０　ＥｘｔｅｎｄｅｄＡｒｃｈ
ｉｔｅｃｔｕｒｅ　Ｐｖｉｎｃｉｐｌｅｓ　ｏｆ　０ｐ
ｅｒａｔｉｏｎｓＪ　（Ｓ　Ａ−２２−７０８５−０）
　　に示されているような方式がある。そこではプログ
ラムの実行を制御するためのプログラム状態語（ＰＳＷ
）の中にアドレス拡張ビットを設け、その値が０の時に
はアドレスの上限値は２２４−１　、その値が１の時に
はアドレスの上限値は２３１−１となる。以下１本方式
をさらに詳細に説明する。第１図は、情報処理装置の命
令形式の分類を表わしたものである。図において、Ｒｓ
、Ｒ２，Ｒｓ　、＋３ｔ　、Ｂｚ　、Ｘｉ　はすべて、
１６個ある３２ビツトの汎用レジスタの番号を指示する
ために用いられている。この命令体系では汎用レジスタ
の番号を指示するのに４ビツトが使われており、１６個
の汎用レジスタの中のどれかを指し示すのに適した命令
体系となっている。汎用レジスタの値はアドレスであっ
たり、数を表現したり、あるいは文字コードであったり
するが、汎用レジスタにはそれが何を表現しているかの
区別はなく、命令語の中のどの位置で指示されるかによ
り、その用途が決定される。すなわち、第１図において
、ＢよｌＢＳは、ベース・レジスタとしての使われ方で
あり、Ｂ１．Ｂ２の指す汎用レジスタの値とＤｌ、Ｄ、
の１２ビツトの内容が加算された値がメモリ上のアドレ
スを指すのに用いられる。ＲＸ形式におけるｘ２　はイ
ンデックス・レジスタとしての使われ方であり、Ｘ２の
指す汎用レジスタの値およびＢ２の指す汎用レジスタの
値およびＤ□の内容の３者の加算値がメモリ上のアドレ
スを指すのに用いられる。Ｒ１，Ｒ２゜Ｒ１はその指す
汎用レジスタの値をアドレスとして用いたり、アドレス
ではないデータとして用いたりするが、その用いられ方
は命令語によって一意に決められている。ところで汎用
レジスタの大きさは３２ビツトであり、従来アドレス・
モードの時には下位の２４ビツトが有効となり上位８ビ
ツトの値は無視されるような命令体系であった。

汎用レジスタへのアドレスの設定は、メモリ上の３２ビ
ツトのｆ−夕を汎用レジスタにセットするＬＯＡＤ命令
や、３２ビツトの汎用レジスタのデータとメモリ上の３
２ビツトのデータとを加算し汎用レジスタにセットする
ＡＤＤ命命、などを用いて行っている。すなわち、３２
ビツトのデータを基本とする命令体系を利用してアドレ
スの設定・計、算を行っており、アドレスとして利用す
る時には上位８ビツトを無視する操作を行っている。

このような命令体系の下でアドレスを拡張する場合を考
える。１つは３２ビツト以内のある長さに拡張する場合
であり、他の１つは３２ビツトを超えた長さに拡張する
場合である。前述のＩＢＭＳｙｓｔｅｍ／３７０　Ｅｘ
ｔａｎｄｅｔ　Ａｒｃｈｉｔｅｃｔｕｒｅではアドレス
を３１ビツトに拡張しているが、上述のように拡張アド
レスモードか否かを表わす拡張アドレス・ビットの値に
従って３２ビツトの汎用レジスタのうち上位８ビツトを
無視するが上位１ビツトを無視するかを切換えることに
より、従来プログラムと拡張プログラムの両者を１つの
情報処理装置の上で実行することが可能となる。

しかし、他の１つの拡張（例えば６４ビツトに拡張）を
上記の方式により実現することはできない。上記の方式
の拡大適用の例として、汎用レジスタ゛の長さを６４ビ
ツトに拡大し、ベース・レジスタなどアドレスとして用
いられる時には６４ビツトの計算をする方式が考えられ
る。しかし、上記のような命令体系の下では演算は３２
ビツトのため６４ビツトのアドレス・データの設定や計
算ができない。そのため４ビツトのアドレス・データの
設定と計算のための命令群が新たに必要とな　　　′る
が、これは命令体系の大巾な変更が必要となり、好まし
くない。また、拡張アドレスの設定と計算を従来の命令
体系の下で実施可能とする方式として、拡張アドレス・
ビットの値によって従来の場合は３２ビツトの演算を行
い、拡張の場合は６４ビツトの演算を行うようにする方
式も考えられる。

しかし、この方式を適用すると、従来の３２ビツトのデ
ータの演算が拡張アドレス・モードの時にはできなくな
るという問題が生じる。

以上、アドレスの長さの拡張を、従来の汎用レジスタの
長さを超えて実施する上での問題点について説明した。

アドレスの拡張と並び要請されるのがデータ演算の単位
の拡張（データ拡張）である、汎用レジスタの長さが３
２ビツトの従来の命令体系の下では３２ビツトを超える
（例えば６４ビツト）の演算を行う命令はなかった。従
来、浮動小数点レジスタについては、３２ビツト、６４
ビツト、１２８ビツトの演算をそれぞれ別々の命令とし
て設けることにより実施可能であったが、汎用レジスタ
を使う演算（固定小数点データの演算）については、連
続番号のレジスタを同時にメモリから／への転送するこ
とを除いてできず、６４ビツトの固定小数点の演算を行
うには３２ビツトのための演算命令を多数用いて実施し
ているのが現状である。例えばＦＥＲＴＲＡＮなどの高
級言語において、処理すべきデータ量の増大に伴って６
４ビツトの固定小数点データを扱う要請がある（例えば
、配列の太きさが２　”を超えるものが要求されている
。）が、６４ビツトの演算のためにはコンパイラは多数
の命令語に翻訳しなければならず処理を複雑にするとと
もに、処理性能を悪化させる要因となる。

以上、アドレス拡張とデータ拡張を従来の汎用レジスタ
の長さを超える程度に拡張する場合の問題について述べ
た。

〔発明の目的〕

本発明の目的は、命令体系の変更を殆ど行わすに、汎用
レジスタの有効長を拡張し、従来のデータ長よりも大き
いようなアドレスやデータを取り扱えるような、従来装
置に対して変更の少ない情報処理装置を提供することに
ある。

〔発明の概要〕

汎用レジスタを基本とする命令体系の下でアドレス拡張
やデータ拡張を行うには、汎用レジスタの長さを増大す
る必要がある。従来プログラムはそのまま実行でき、か
つ新規拡張プログラムでは拡張されたアドレスやデータ
を扱う時のみ拡張された汎用レジスタを用いて拡張アド
レスの計算や拡張データの演算を行い、拡張されていな
いデータの演算は従来と同じ長さで実施する必要がある
。

こ、のためには、個々の汎用レジスタに対応して、それ
が拡張されたアドレス計算やデータ演算を行うか否かを
表わすモード・ビットを設けるのが良い。そして、当該
モード・ビットの値に従ってアドレス計算や演算の有効
長を切替えることができるアドレス計算回路、演算処理
回路を設け、汎用レジスタの保持している情報の長さに
応じた計算や演算を実施できるようにする。

また、汎用レジスタの個数は有限であり、プログラムの
実行に従って個々の汎用レジスタの内容は変化していく
０例えば最初は従来の長さのデータを保持し３２ビツト
の演算のために用いられる汎用レジスタが、次には拡張
された長さのアドレスを保持し、拡張されたメモリ範囲
内のデータをアクセスするために使用され、さらに次に
は、拡張された長さのデータの演算を使用されるという
ことがありうる。このような使用方法の変更をプログラ
ム内で実行の途中で行えるように、当該拡張ビットの変
更ができるようにする必要がある。

また、マルーチタスク処理を行うオペレーティング・シ
ステムの下では、複数のプログラムの間で処理を切替え
るのが普通であり、汎用レジスタは切替えの際に状態が
退避回復されるので、当該拡張モード・ビットをオペレ
ーティング・システムによる退避・回復ができるように
する必要がある。

なお、このモード・ビットは従来の命令によって変更さ
れるようにする必要があるので、汎用レジスタの外に別
に設けるのがよい。

〔発明の実施例〕

以下、本発明の一実施例を第２図より第９図を用いて説
明する。

第２図は、本発明が適用される情報処理３３置の構成を
示す。それは次のものから構成される。

（１）命令解析・制御部１００命令語を解読するとともに、他の部分の処理を制御する
。

（２）命令実行部２００命令語の実行を担当する部分であり、本発明が適用され
る部分である。

（３）メモリ制御部３００主記憶装置（ＭＳ）４００とのデータ転送を制御する。

以上の構成は一般的なものである。

次に本発明が適用される命令実行部２００内の構成を記
す。

（１）汎用レジスタ制御部１゜１６本の汎用レジスタ１１からの読出し、およびそれら
への書込みを制御する部分である。

（２）アドレス計算部２゜メモリ・アドレスを計算する部分である。

（３）演算処理部３゜メモリから読込んだデータ、汎用レジスタから読込んだ
データに対する演算を実行する部分である。

（４）モード・レジスタ制御部４０汎用レジスタの有効長を指示するモード・レジスタ４１
を制御する部分である。

上記のうち、汎用レジスタ制御部１０．アドレス計算部
２０．演算制御部３ｏは、従来より設けられている部分
であるが、モード・レジスタ制御部４０は新規な部分で
ある。これら４部分の詳細については後述することとし
、ここでは各部の動作の概要を説明する。そのために、
代表的な命令として、ＬＯＡＤ命令とＡＤＤ命令の処理
の流れを第３図を用いて説明する。命令の実行は通常、
ステージと呼ばれる時間インタペルに分けて行われる。

ここでは４つのステージに分ける場合を説明するが、本
発明はこれに限定されるものではない。ステージごとに
次のように処理される。

（１）命令デコード・ステージ（Ｄ）命令語内のオペレーション・コードを解読し。

ＬＯＡＤ命令、ＡＤＤ命令などを認識するとともに、命
令語内の各パートを取り出す。この処理は命令解析・制
御部１００で実施されるが、このための回路構成は公知
であるので説明は省略する。

（２）アドレス計算ステージ（Ａ）命令語内のＢ、、Ｘ、、Ｄ、パートを基に、第２オペラ
ンドのアドレスを計算する。具体的には命令解析・制御
部１００の制御の下で、命令実行部２００で計算が行な
われる。すなわち、次のような処理が行われる。

（ａ）命令語内のＢ２パートの内容を汎用レジスタ制御
部１０およびモード・レジスタ制御部に伝え、Ｂ２の指
示する汎用レジスタおよびモード・ビットをそれぞれ読
み出し、さらに、アドレス計算部２０内の８２　レジス
タ・データ２６およびＢ２モード・ビット１２４に設定
する。

（ｂ）（ａ）と同様にして、ｘ２パートに対応して。

ｘ２　　レジスタ・データ２７．およびｘ２　モード・
ビット１２５に値を設定する。

（ｃ）命令語内のＤ２　パートの内容をアドレス計算部
２０内のＤ２データ・レジスタ２８に設定する。

（ｄ）Ｂ２　レジスタ・データ２６．Ｘ、　　レジスタ
・データ２７．Ｄ、データ・レジスタ２８の３者を入力
とするアドレス・アダー２５により加算が行われ、結果
がアドレス・レジスタ１２３に設定される。この際にＢ
２モード・ビット１２４．Ｘ、モード・ビット１２５は
。

有効長の制御に使用されるが、詳細は後述する。

（３）オペランド・ロー）で・ステージ（Ｌ）第２オペ
ランドのデータをメモリからフェッチする。具体的には
、メモリ・レジスタ１２３の内容がメモリ制御部３００
に転送され、ＭＡ４００に対するフェッチ要求が発行さ
れる６ＭＡ４００からのフェッチが行われるとフェッチ
・データ・レジスタ３０２にデータが設定される。なお
、この過程においては、仮想アドレス機構のある場合に
はアドレス・レジスタ１２３の内容は仮想アドレスを表
現しており、それを実アドレスに変換する回路が動作す
る。また、主記憶装置ＭＳ上のデータの写しを格納する
高速のバッファ記憶装置ＢＳを持つ場合には、ＢＳをア
クセスする回路が動作する。本実施例にはこれらについ
ての説明は省略しているが、本発明の適用においてはこ
れらの回路の有無は無関係である。

（４）命令実行ステージ（Ｄ）ＬＯＡＤ命令の場合には、フェッチしたデータをＲ１パ
ートで指す汎用レジスタに設定する。

ＡＤＤ命令の場合には、Ｒ１レジスタの内容とフェッチ
したデータとの加算が行われ、結果をＲエ　レジスタに
設定する。この処理は次のように行われる。

（ａ）命令解析・制御部１００で取り出されたＲ１パー
トの内容が汎用レジスタ制御部１０およびモード・レジ
スタ制御部４０に伝達される。

（ｂ）モード・レジスタ制御部４０ではＲ□パートの値
に従ってモード・ビットが読み出される。

（ｃ）演算処理部３０内のメモリ・フェッチ・データ・
レジスタ３１に、フェッチしたデータ３０２の内容が転
送される。　ＬＯＡＤ命令の場合には演算器３２をバイ
パスして結果レジスタ１３７にデータが転送される。Ａ
ＤＤ命令の場合には汎用レジスタ制御部１０内でＲ１パ
ートの指す汎用レジスタの内容が読出され。

レジスタ出力データ・レジスタ１３１に転送され、フェ
ッチ・データ・レジスタ３１とともにＡＬＵ３２の入力
となり、加算が行われる。加算結果は結果レジスタ１３
７に設定される。（ｂ）で読み出されたＲ１モード・ビ
ット１３６は、結果レジスタ１３７の有効長制御に用い
られるが、これについては後述する。

（ｄ）　ＬＯＡＤ命令、ＡＤＤ命令ともしこ、結果レジ
スタ１３７の内容が汎用レジスタ制御部１０に転送され
、レジスタ入力レジスタ１２を介してＲ□パートの値で
指定される汎用レジスタに設定される。

以上のようにして、　ＬＯＡＤ命令、ＡＤＤ命令の処理
が実行される１以上の動作は、モード・ビットに関係す
る記述を除いて公知のものである。

次に１本発明の適用時の動作をそのための回路について
詳細に説明する。まず、本実施例の動作の詳細を、第４
図を用いて、ＬＯＡＤ命令について説明する。

本命令１は、Ｒ２の指す汎用レジスタの値、Ｂ２の指す
汎用レジスタの値、およびＢ２の１２ビツトの値の３者
の加算値をメモリのアドレスとしてデータを読み込み、
そのデータをＲ□で指す汎用レジスタにセットする命令
である。従来モードにおいては、アドレスおよびデータ
の長さは４バイト（＝３２ビット）以下である。本発明
を実施した場合にはモード・レジスタ４１内の８２に対
応するモード・ビットは１．Ｒ２に対応するモード・ビ
ットはＯとすると、Ｂ２の指す汎用レジスタは６４ビツ
トの値、Ｒ２の指す汎用レジスタは下位３２ビツトに上
位３２ビツトを０と見なした値が使用される。すなわち
、モード・ビットが１の場合は対応する汎用レジスタの
長さは６４ビツトとして扱い、モード・ビットが０の場
合は対応する汎用レジスタの長さは３２ビツトとして扱
われる。ここで、本実施例では、拡張モードでの長さを
６４ビツトとしたが、任意のビット長さでよいことを付
記する。ただし、メモリとのアクセス単位がバイト（＝
８ビット）の場合には、８の倍数に設定するのがよい。

またアドレス拡張をデータ拡張を別個のモード・ビット
として、各汎用レジスタに２ビツトを対応させたモード
・レジスタの構成とじうろことも付記する。ここでは、
データの拡張の要請の説明で述べたように８バイトの固
定小数点データの実現とあわせてアドレス拡張を行うた
め、６４ビツトとした。またデータ拡張としては６４ビ
ツト・アドレス拡張としては（２４ビツト・アドレス方
式のように）その一部（例えば下位４８ビツト）をアド
レスとして使用する方式も同様にして実現できることを
付記する。

第４図において、Ｂ２，３．Ｘ、、４．Ｂ２゜５の３者
の和がメモリ上のデータにアクセスする６４ビツトのア
ドレス６として使用される。メモリからの読出しデータ
の長さはＲ工に対応するモード・ビットに依る。モード
・ビットが１の時は、Ｒ□の指す汎用レジスタの６４ビ
ツトに８バイトのデータ（■、■の部分）が読出されて
セットされる。モード・ビットがＯの時は、４バイトの
データ（■の部分）が読出され、■の最上位ビットＸの
値がＯの時その上位に３２ビツトの０が付加された値が
、またＸが７の時１が付加された値が、それぞれ汎用レ
ジスタ７にセットされる。

次に、本実施例の詳細な説明を行う。まず、汎用レジス
タ制御部１０の動作を第５図により説明する。汎用レジ
スタは１６本あり（１１）それらとの入出力はレジスタ
番号指定レジスタ１４により選択して実行される。すな
わち、レジスタ番号指定レジスタ１４の内容に従って１
６本の汎用レジスタ１１の中の１つが選択され、書込み
の場合はレジスタ入力データ・レジスタ１２を経由して
、また読出しの場合はレジスタ出力データ・レジスタ１
３を経由して６４ビット単位での書込み／読出しが実施
される。

次に、アドレス計算部２０の動作を第６図を用いて説明
する。第４図に述べたＬＯＡＤ命令１の例について説明
する。命令語によって指定されたレジスタｘ２　の内容
が第５図の汎用レジスタ制御部１０から読出され、ｘ２
　　レジスタ・データ・レジスタ２１にセットされる。

またｘ２　　レジスタに対応するモード・ビット１２５
がモード・レジスタ制御部４ｏから読出される（詳細は
後述）。Ｘ２モード・ビット１２５の値が０の時には、
Ｏを保持している定数レジスタ２２の内容がアドレス・
アダー２５のｘ２人力レジスタ２６の前半３２ビツト・
セットされる。Ｘ２モード・ビット１２５の値が１の時
には、ｘ２　レジスタ・データ・レジスタ２１の前半３
２ビツトがＸ２人力レジスタ２６の前半３２ビツトにセ
ットされる。どちらの場合も後半３２ビツトにはＸ２　
レジスタ・データ・レジスタ２１の後半３２ビツトの値
がそのままセットされる。Ｂ２についてもｘ２　につい
て説明した上記の処理が同様にして行われ、８２人力レ
ジスタ２７にセットされる。命令語１のＤ２パートはそ
のままＤ２人力レジスタ２８にセットされる。ｘ２人力
レジスタ２６．Ｂ、入力レジスタ２７、Ｄ、入力レジス
タ２８はアドレス・アダー２５の３人力となり、３者の
加算が実施され、結果が出力レジスタ１２１にセットさ
れる。選択器１２２は、Ｘ２　モード・ビット１２５お
よびＢ２モード・ビット１２４がともに０の時には、ア
ドレス・レジスタ１２３の前半３２ビツトには定数レジ
スタ２２の内容をセットし、少くとも一方の１の場合に
は出力レジスタの前半３２ビツトの内容をセットするた
めに用いられる。どちらの場合においてもアドレス・レ
ジスタ１２３の後半３２ビツトは、出力レジスタ１２１
の後半３２ビツトがそのままセットされる。以上の結果
、ｘ２　　レジスタ、Ｂ、レジスタの両者が従来モード
の時には有効長３２ビツトのアドレスを生成し、少くと
も一方が拡張モードの時には有効長６４ビツトのアドレ
スが生成される。生成されたアドレスに従い、メモリ・
リクエストが実行されるが、その動作回路は公知なので
省略する。

次に、演算制御部３０の説明を第７図を用いて行う。先
ず、ＬＯＡＤ命令の処理の続きを説明する。

上述のメモリ・リクエストの結果として、メモリから読
込まれたデータがメモリ・フェッチ・データ・レジスタ
３１に、セットされる。その内容は、６４ビツトのＡＬ
Ｕ３２の入力レジスタ３３にセットされるとともに、選
択器３４の入力となる。

ＬＯＡＤ命令の場合には、選択器３４によりメモリ・フ
ェッチ・データがそのままモード選択器３５の入力とな
る。メモリ・フェッチ・データ・レジスタ３１の前半部
はさらに、３２ビツトのＡＬＵ３６の入力レジスタ３７
の入力となるとともに、選択器３８の入力となる。　Ｌ
ＯＡＤ命令の場合は上と同様にメモリ・フェッチ・デー
タがそのままデータ拡張器３９の入力となり、さらにデ
ータ拡張器３９により６４ビツトのデータに拡張される
。すなわち、３２ビツトのデータの最上位１ビツトの値
が１の時にはすべて１の３２ビツトのデータが付加され
、Ｏの時にはすべてＯの３２ビツトのデータが付加され
る。このための回路も既知なのでここでは説明は省略す
る。データ拡張器３９の出力は、前述のモード選択器３
５の入力となる。モード選択器３５においては、命令語
のＲ１の指すレジスタに対応するモード・ビットがモー
ド・レジスタ制御部４０より伝えられ、その値が１の時
には、６４ビツト系のデータを、その値が０の時には３
２ビツト系のデータを、それぞれ選択し、結果１３７を
レジスタ入力データとして汎用レジスタ制御部１０に転
送する。汎用レジスタ制御部１０では既述の如く汎用レ
ジスタ１１にセットする。

以上のようにしてＬＯＡＤ命令の処理（第４図で述べた
処理）が完了される。次に、データが拡張の例としてＡ
ＤＤ命令の処理を本図、を用いて説明する。

本命令はＬＯＡＤ命令１と同じＲＸ形式であり、Ｘ２゜
Ｂ、、Ｂ２により指示されるメモリ上のデータをフェッ
チし、Ｒ□の指す汎用レジスタの内容とｈ口算し、結果
を元のＲ１の指す汎用レジスタにセットする命令である
。メモリからフェッチされたデータはＬＯＡＤ命令の時
と同じ処理によりメモリ・フェッチ・データ・レジスタ
３１にセットされる。

ＡＤＤ命令の場合には、６４ビツトＡＬＵ３２と３２ビ
ツトＡＬＵ３６の演算が実施される。両ＡＬＴＪの入力
には、汎用レジスタ制御部１０により読出されたデータ
がレジスタ・データ・レジスタ１３１にセットされる。

その全体６４ビツトは６４ビツトＡＬＵの入力レジスタ
１３２に、下位３２ビツトは３２ビツトＡＬＵの入力レ
ジスタ１３３にセットされる。ＡＤＤ命令の場合には、
ＬＯＡＤ命令のときとは異なり選択器３４．３８ではＡ
ＬＵ出力１３４，１３５が選択される。後者はデータ拡
張器３９により６４ビツトのデータに拡張される。選択
器３４の出力とデータ拡張器３９の出力はモード選択器
３５の入力となり、Ｒ□モード・ビットの値に従ってど
ちらかが選択され。

レジスタ入力データ１３７となる。この値１３７は汎用
レジスタ制御部１０において、Ｒ１の指す汎用レジスタ
にセットされる。このようにして、ＡＤＤ命令が実行さ
れる。ここで、６４ビツトＡＬＵ３２は本発明で新たに
設けたものであるが、３２ビツトＡＬＵを容易に拡張し
て実現できるので、詳細は省略するが、演算の長さが３
２ビツトから６４ビツトになっただけであり、オーバフ
ローなどの割込み要因発生回路も３２ビツトＡＬＵと同
様に先頭ビットからのオーバフローの検出などを行なえ
ばできる。また、本図の６４ビットＡＬＵ、３２ビット
ＡＬＵ、データ拡張器などを一体とした同じ機能をもつ
ＡＬＵを作成することも容易にできる。

次に、モード・レジスタ制御部の動作を第８図を用いて
行う。命令語１のレジスタパート１ｏ７がレジスタ番号
４４に設定され、セレクタ４２のセレクタ信号となる。

モード・レジスタ（Ｍ　Ｒ）４１はセレクタ４２の入力
となり、指定されたレジスタ番号に対応する部分がモー
ド・ビット１１０として出力され、上述したアドレス計
算部２ｏ、演算処理部３０に伝達される。

次にモード・レジスタ４１の設定、変更、メモリへの転
送のために設ける命令について第８図。

第９図を用いて説明する。４つの命令を新たに設けるの
が良い。４つの命令はすべて第１図の中のＳ形式である
。Ｓ形式のアドレス指定部（Ｂ２゜Ｂ２）は、メモリ・
ア１（゛レスを指したり、後述のＳＲ演算、ＡＮＤ演算
のデータとして用いられる。

（１）　ＯＲＭｏｄｅ　Ｒｅｇｉｓｔｅｒ　（ＯＭ　Ｒ
）命令命令語で指定されたオペランドアドレスのうち下
位１６ビツトの情報とモード・レジスタ４１の情報の各
ビット対応のＯＲ演算が行われ（第９図のステップ２０
１）結果がモード・レジスタに設定される（ステップ２
０２）、すなわち、第８図において、デコーダ４３によ
りＮＭＲ命令信号１４１がオフになる。ところで、ＭＲ
４１の内容はレジスタ１４２を経由してＡＮＤ回路１４
３．ＯＲ回路１４４の入力となる。また、オペランド・
アドレスはレジスタ１４５を経由して両回路の入力とな
り、両者のＡＮＤ演算、ＯＲ演算が行われ、結果はレジ
スタ１４５゜１４６にそれぞれセットされる。上述のよ
うにＯＭＲ命令の場合、ＮＭＲ命令命令信号片フになっ
ておりＯＲ回路の出力１４６が選択される。

さらにＬＭＲ命令信号線１４７はオフとなり、ＭＲ書き
込み信号、ｔｉ　１４８はオンとなるようにデコードさ
れ、ＯＲ回路の出力１４６がＭ　Ｒ４１にセットされる
。

（２）　ＡＮＤ　Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　（Ｎ　
Ｍ　Ｒ）命令ＯＭＲ命令において、ＯＲ演算がＡＮＤ演
算になる他は同じであり、ＮＭＲ命令信号線１４１がオ
ンとなるようにデコートされ、ＡＮＤの結果１４５がＭ
Ｒ４１にセットされる。

（３）　Ｌｏａｄ　Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　（Ｌ
　Ｍ　Ｒ）命令命令語で指定したアドレスのデータ２バ
イトをメモリより読込み（ステップ２０５）、モード・
レジスタ４１に設定する（ステップ２０６）。

すなわち、メモリ・フェッチ・データ・レジスタ１４９
の上位１６ビツトをＭＲ４１に書込む。

デコーダ４３において、ＬＭＲ命令信号線１４７がオン
になり、メモリ・フェッチ・データ・レジスタ１４９の
入力を選択し、ＭＲ書込み信号Ｍｃ１４８をオンになる
ことによりＭＲ４１に書込まれる。

（４）　５ｔｏｒｅ　Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　（
ＳＴＭＲ）命令モード・レジスタ４１の内容が、本命令
語で示されたアドレスにストアされる。本命令の場合、
デコーダ４３によりＳＴＭＲ命令信号線１５０がオンに
なり、メモリ・ストア・データ・レジスタ１５１を経由
して、メモリ・リクエストが実行される。

以上、モード・レジスタ４１に関する４つの命令の動作
を説明したが、これらの命令は非特権命令とした方がよ
い。すなわち、汎用レジスタの内容は、プログラム毎に
変化し、プログラム内においても時々刻々変化するので
、非特権プログラムにおいても上記の命令が使用可能と
するためである。また、モード・レジスタの初期値はす
べてＯとするのがよい。

以上、本実施例の説明を行った。本実施例によれば、次
のような効果がある。

（１）従来のプログラムを変更しなくても、そのまま実
行することができる。モード・レジスタの初期値は０な
ので、従来の有効長として扱われるので、従来プログラ
ムの変更はまったく不要である。

（２）従来プログラムを変更して、データ・アドレスの
み拡張アドレス部分にアクセスするようにするには、拡
張アドレス部分しこアクセスする前に、拡張アドレス用
のレジスタとして使われる汎用レジスタに対応するモー
ド・ビットを１にして、メモリ・アクセスを行い、拡張
アドレス用のレジスタとしての使用が終了した時点でモ
ード・ビットを０にするような変更、すなわち２命令の
追加を行えばよいので容易にアドレス拡張が実現できる
。

（３）従来プログラムを、拡張アドレス部分に格納して
動作させる場合においても、プログラム部分のベース・
アドレスとして使われる汎用レジスタに対して、上記と
同じような変更を加えるだけで済む。

（４）固定小数点データの処理単位を従来の３２ビツト
から６４ビツトに拡張することも上記と同様に拡張デー
タ用に使用する前に汎用レジスタのモード・ビットを１
にするだけで、従来と同じ命令体系の命令語を使用して
、６４ビツトの固定小数点の演算ができる６（５）新規に拡張アドレスで動作するプログラムや拡張
データを扱うことができるプログラムを作成する際にお
いても、従来のコンパイラなどのソフトウェア技術をほ
とんどそのまま活用することができる。

なお、拡張モードで使用されている汎用レジスタの内容
をメモリに記憶したり、メモリから値を設定する場合に
は、そのための格納領域の大きさを従来の４バイトから
８バイトに変更する必要が生じるが、その操作は容易で
ある。

〔発明の効果〕

本発明によれば、命令体系の変更は殆ど行わずに、アド
レス拡張やデータ拡張が実現できるので。

従来プログラムの流用、および従来のコンパイラなどの
ソフトウェアの流分が容易になるという効果がある。す
なわち、（１）命令体系が殆ど変わらず、（２）汎用レ
ジスタが拡張アドレスまたは拡張データとして使用され
る時のみ、対応するモ・〜ド・ビットの変更を行う命令
を追加すれば、アドレス拡張ならびにデータ拡張が実現
できるので、過去に蓄積された膨大なプログラムをその
まま実行することはもちろん、若干の修正のみで拡張ア
ドレスで動作させたり、拡張データを扱ったりすること
ができるようになる。以上の結果、アドレス拡張やデー
タ拡張に伴ない必要となるソフトウェアの開発工数を非
常に小さくできるという効果がある。

【図面の簡単な説明】

第１図は情報処理装置の命令形式の説明図、第２図は本
発明の実施例の構成図、第３図はＬＯＡＤ命令、ＡＤＤ
命令の動作概要図、第４図はＬＯＡＤ命令の詳細な動作
図、第５図は汎用レジスタ制御部の回路構成図、第６図
はアドレス計算部の回路構成図、第７図は演算処理部の
回路構成図、第８図はモード・レジスタ制御部の回路構
成図、第９図はモード・レジスタ演算命令の動作の説明
図である。１０・・・汎用レジスタ制御部、１１・・・汎用レジス
タ、２ｏ・・・アドレス計算部、２５・・・アドレス・
アダー、３０・・演算処理部、３２，３６・・・ＡＬＵ
、４０・・・モード・レジスタ制御部、４１・・・モー
ド・レジスタ、２３，２４，１３４．３８・・・セレク
タ、３５・・・モード選択器、３９・・・データ拡張器
、１４３・・・ＡＮＤ回路、１４４・・・ＯＲ回路、１
００・・・命令解析制御部、２００・・・命令実行部、
３００・・・メモリ冨　１［Ｄ舅　２　口第　３　図莱　４　　図不　５　図しりスフ上刀テ゛−Ｚ某　δ　圓メ亡ソ　アトレスて　７　図ｖｇ図メＥリ　ストア　テ゛−７モー１．″　巳−／ト不　９（えっ ζ（〕

Claims

【特許請求の範囲】

汎用レジスタを基本とする命令体系を有する情報処理装
置において、夫々の汎用レジスタの有効長を指示する有
効長指示モード記憶手段と、汎用レジスタを扱う命令の
動作時に汎用レジスタから読み出す情報の長さ、汎用レ
ジスタに書込む情報の長さ、あるいは汎用レジスタを用
いる演算の対象とする情報の長さを、上記のモード記憶
手段に記憶された値に従つて変更する手段とを有するこ
とを特徴とする汎用レジスタの有効長拡張装置。