JP3523407B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプラインで命
令を実行する情報処理装置に関し、特に、ムーブ命令を
高速に実行できるようにする情報処理装置に関する。

【０００２】

【従来の技術】パイプライン処理とは、１つの命令処理
を複数の処理に分割して、その分割した複数の命令処理
を並列に実行する処理方式である。

【０００３】図１２に、６段で構成されるパイプライン
処理の一例を図示する。このパイプライン処理は、命令
のデコードを行うＤステートと、アドレス計算を行うＡ
ステートと、ＴＬＢの索引を行うＴステートと、キャッ
シュのリードを行うＢステートと、演算を行うＥステー
トと、演算結果のレジスタへの格納を行うＷステートと
いう６つの命令処理を順番に行うことで命令を実行す
る。

【０００４】一方、プログラムで頻繁に使用される命令
の１つとしてムーブ命令がある。図１３に、ムーブ命令
で使用される命令形式（以下、第１の命令形式と称す
る）を図示する。

【０００５】この図に示すように、第１の命令形式は、
オペコード（Ｉ０）と、第１オペランドのベースレジス
タ番号（Ｉ３）と、第１オペランドのディスプレースメ
ント（Ｉ４）と、第２オペランドのベースレジスタ番号
（Ｉ５）と、第２オペランドのディスプレースメント
（Ｉ６）とを指定するものであり、この第１の命令形式
で記述されるムーブ命令は、第２オペランドを主記憶装
置上から読み出して、主記憶装置上の第１オペランドに
書き込むという動作を行うものである。

【０００６】このムーブ命令は、汎用計算機アーキテク
チャにおいては、オペランドアドレスがオーバーラップ
している場合に、その動作が明確に規定されている。す
なわち、ハードウェアは、ムーブ動作の高速化を図るた
めに、なるべくブロック化されたデータの単位（通常は
８バイト単位）でムーブを行おうとするが、オペランド
アドレスがオーバーラップしている場合には、１バイト
単位でムーブが行われたように結果を保証しなければな
らない。

【０００７】そこで、ムーブ動作の開始に先立って、第
１オペランドアドレスと第２オペランドアドレスとの間
のオーバーラップしない部分のデータ量（以下、非オー
バーラップ量と称する）と、第１オペランドアドレスの
示すアドレス境界内部分アドレス（ブロック開始アドレ
スからの変位アドレス）とを求めておいて、非オーバー
ラップ量が第１オペランドアドレスの示すブロック残量
よりも小さいときには、非オーバーラップ量を単位とし
てムーブを行い、大きいときには、そのブロック残量を
単位としムーブを行うようにしている。

【０００８】図１４に、このムーブ命令を実行するため
に用意されるハードウェア回路の従来構成を図示する。
この図に示すように、従来技術では、ベースレジスタ１
０と、ディスプレースメントレジスタ１１と、加算器１
２と、第１のレジスタ１３と、第２のレジスタ１４と、
演算器１５と、第３のレジスタ１６と、ラッチ回路１７
と、ストアアクセス長生成回路１８とを備えることで、
ムーブ命令を実行する構成を採っている。

【０００９】このベースレジスタ１０は、ムーブ命令で
指定される第１オペランド／第２オペランドのベースレ
ジスタ番号の指すレジスタの内容を保持する。ディスプ
レースメントレジスタ１１は、ムーブ命令で指定される
第１オペランド／第２オペランドのディスプレースメン
トを保持する。加算器１２は、ベースレジスタ１０の保
持値とディスプレースメントレジスタ１１の保持値とを
加算することでオペランドアドレスを算出する。

【００１０】第１のレジスタ１３は、加算器１２により
算出されるオペランドアドレスを保持する。第２のレジ
スタ１４は、加算器１２により算出される第１オペラン
ドアドレスを保持する。演算器１５は、ベースレジスタ
１０の保持値とディスプレースメントレジスタ１１の保
持値との加算値から第１のレジスタ１３の保持値を差し
引くことで、第１オペランドアドレスと第２オペランド
アドレスとの間の非オーバーラップ量を算出する。

【００１１】第３のレジスタ１６は、演算器１５により
算出される非オーバーラップ量を保持する。ラッチ回路
１７は、第３のレジスタ１６が非オーバーラップ量を保
持するときにその旨の表示信号を保持する。ストアアク
セス長生成回路１８は、ラッチ回路１７が非オーバラッ
プ量の保持を表示するときに、第３のレジスタ１６の保
持値と第２のレジスタ１４の保持値とから、非オーバー
ラップ量が第１オペランドアドレスの示すブロック残量
よりも小さいときには、非オーバーラップ量をストアア
クセス長として決定し、大きいときには、そのブロック
残量をストアアクセス長として決定する。

【００１２】ここで、図中のＥＡ１／ＥＡ３は加算器１
２の入力端子、ＯＡ１／ＯＡ２／ＯＡ３は演算器１５の
入力端子を示している。従来技術では、このハードウェ
ア回路を使ってパイプライン処理に従ってムーブ命令を
実行する場合、図１５に示すように、先ず最初に、第１
フローで、第１オペランドのベースレジスタ番号の指す
レジスタの内容をベースレジスタ１０に保持させ、第１
オペランドのディスプレースメントをディスプレースメ
ントレジスタ１１に保持させることで、ムーブ先となる
第１オペランドアドレスを算出してそれを第１のレジス
タ１３／第２のレジスタ１４に保持させる。

【００１３】続いて、第２フローで、第２オペランドの
ベースレジスタ番号の指すレジスタの内容をベースレジ
スタ１０に保持させ、第２オペランドのディスプレース
メントをディスプレースメントレジスタ１１に保持させ
ることで、演算器１５を使って、第１オペランドアドレ
スと第２オペランドアドレスとの間の非オーバーラップ
量を算出して、それを第３のレジスタ１６に保持させる
とともに、ラッチ回路１７にその旨の表示信号を保持さ
せる。更に、加算器１２を使って、ムーブ元となる第２
オペランドアドレスを算出して第１のレジスタ１３に保
持させ、その第２オペランドアドレスを使ってキャッシ
ュをアクセス（フェッチアクセス）していく。

【００１４】続いて、第３フローで、ストアアクセス長
生成回路１８を使って、第２のレジスタ１４に保持され
る第１オペランドアドレスと、第３のレジスタ１６に保
持される非オーバーラップ量とからストアアクセス長を
決定するとともに、再び、第１オペランドのベースレジ
スタ番号の指すレジスタの内容をベースレジスタ１０に
保持させ、第１オペランドのディスプレースメントをデ
ィスプレースメントレジスタ１１に保持させることで、
第１オペランドアドレスを算出して、決定したストアア
クセス長に従いつつ、第２フローでフェッチした第２オ
ペランドを算出した第１オペランドアドレスにストアす
べくキャッシュにアクセスしていく。

【００１５】このようにして、従来では、３つのパイプ
ラインフローに従ってムーブ命令を実行していたのであ
る。

【００１６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、第１フローが主記憶装置にアクセス
することのないダミーフローとなることから、ムーブ命
令を高速に実行できないという問題点があった。

【００１７】すなわち、従来技術の第１フローは、第１
オペランドアドレスと第２オペランドアドレスとの間の
非オーバーラップ量の算出準備のために実行されるフロ
ーであり、主記憶装置にアクセスするフローではないこ
とから、ムーブ命令を高速に実行できないという問題点
があったのである。

【００１８】本発明はかかる事情に鑑みてなれたもので
あって、パイプラインで命令を実行する構成を採るとき
にあって、ムーブ命令を高速に実行できるようにする新
たな情報処理装置の提供を目的とする。

【００１９】

【課題を解決するための手段】図１及び図２に本発明の
原理構成を図示する。図１中、１は本発明を具備する情
報処理装置であって、第１オペランド用ベースレジスタ
／第１オペランド用ディスプレースメント／第２オペラ
ンド用ベースレジスタ／第２オペランド用ディスプレー
スメントを指定する命令形式を実行するものである。

【００２０】この情報処理装置１は、本発明を実現する
ために、２つの入力値の加算値を算出する機能を有し
て、第２オペランド用ベースレジスタの内容と、第２オ
ペランド用ディスプレースメントとが入力されるとき
に、その２つの加算値を算出する第１の演算手段２と、
第１オペランド用ディスプレースメントと第２オペラン
ド用ディスプレースメントとの差分値を保持するレジス
タ手段３と、第１の演算手段１と同一サイクルに起動さ
れて、第１オペランド用ベースレジスタの内容と、第２
オペランド用ベースレジスタの内容と、レジスタ手段３
の保持値とから、第１オペランドアドレスと第２オペラ
ンドアドレスとの間の非オーバーラップ量を算出する第
２の演算手段４と、第１の演算手段２と同一サイクルに
起動されて、第１オペランド用ディスプレースメントの
下位ビットと、第１オペランド用ベースレジスタの内容
とから、第１オペランドアドレスの示すアドレス境界内
部分アドレスを算出する第３の演算手段５と、第２の演
算手段４の求める非オーバーラップ量と、第３の演算手
段１５の求めるアドレス境界内部分アドレスとから、ム
ーブ命令実行時のストアアクセス長を生成するストアア
クセス長生成手段６とを備える。

【００２１】図２に示すように、第１の演算手段２とし
て、インデクスレジスタ／ベースレジスタ／ディスプレ
ースメントを指定する第２の命令形式で使用されて、そ
れらの３つの内容を加算することでオペランドアドレス
を算出する加算器２ａを利用する場合には、第２の命令
形式が指定されるときに、加算器２ａにベースレジスタ
の内容を入力し、第１の命令形式が指定されるときに、
加算器２ａにゼロ値を入力する第１の選択手段７と、第
２の命令形式が指定されるときに、加算器２ａにインデ
クスレジスタの内容を入力し、第１の命令形式が指定さ
れるときに、加算器２ａにオペランド用ベースレジスタ
の内容を入力する第２の選択手段８と、第２の命令形式
が指定されるときに、加算器２ａにディスプレースメン
トを入力し、第１の命令形式が指定されるときに、加算
器２ａにオペランド用ディスプレースメントを入力する
第３の選択手段９とを備える。

【００２２】この構成に従って、加算器２ａは、第１の
命令形式のときには、オペランド用ベースレジスタの内
容と、オペランド用ディスプレースメントとの加算値を
算出することで、第１の演算手段２として動作するとと
もに、第２の命令形式のときには、インデクスレジスタ
の内容と、ベースレジスタの内容と、ディスプレースメ
ントとの加算値を算出することで、第２の命令形式で必
要となる加算器として動作する。

【００２３】ここで、ベースレジスタのバイパスルート
と、インデクスレジスタのバイパスルートとが設けられ
るときには、第１の選択手段７は、第２の命令形式が指
定されるときに、ベースレジスタの内容に代えて、それ
に対応するバイスパスデータを入力し、第２の選択手段
８は、第２の命令形式が指定されるときに、インデクス
レジスタの内容に代えて、それに対応するバイスパスデ
ータを入力し、第１の命令形式が指定されるときに、オ
ペランド用ベースレジスタの内容に代えて、それに対応
するバイパスデータを入力する。

【００２４】このように構成される本発明の情報処理装
置１では、パイプライン処理に従ってムーブ命令を実行
する場合、先ず最初に、第１フローで、第１の演算手段
２に対して、第２オペランド用ベースレジスタの内容
と、第２オペランド用ディスプレースメントとを入力す
ることで、ムーブ元となる第２オペランドアドレスを算
出してキャッシュをアクセスしていく。このとき、更
に、第２の演算手段４に対して、第１オペランド用ベー
スレジスタの内容と、第２オペランド用ベースレジスタ
の内容と、レジスタ手段３の保持値とを入力すること
で、第１オペランドアドレスと第２オペランドアドレス
との間の非オーバーラップ量を算出し、更に、第３の演
算手段９に対して、第１オペランド用ディスプレースメ
ントの下位ビットと、第１オペランド用ベースレジスタ
の内容とを入力することで、第１オペランドアドレスの
示すアドレス境界内部分アドレスを算出する。

【００２５】続いて、第２フローで、第１の演算手段２
に対して、第１オペランド用ベースレジスタの内容と、
第１オペランド用ディスプレースメントとを入力するこ
とで、ムーブ先となる第１オペランドアドレスを算出す
ることになるが、このとき、ストアアクセス長生成手段
６は、第１フローで求まった非オーバーラップ量と第１
オペランドアドレスの示すアドレス境界内部分アドレス
とを使って、ムーブ命令実行時のストアアクセス長を生
成できるので、この第２フローでもって、第１フローで
フェッチした第２オペランドを第１オペランドアドレス
にストアできるようになる。

【００２６】このように、本発明によれば、２つのパイ
プラインフローに従ってムーブ命令を実行できるように
なるので、３つのパイプラインフローに従ってムーブ命
令を実行する従来技術に比べて、高速にムーブ命令を実
行できるようになる。

【００２７】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図３に、本発明の一実施例を図示す
る。

【００２８】この図に示すように、本発明では、ベース
レジスタ２０と、ディスプレースメントレジスタ２１
と、第２のベースレジスタ２２と、差分レジスタ２３
と、下位ビットレジスタ２４と、加算器２５と、第１の
レジスタ２６と、演算器２７と、第２のレジスタ２８
と、ラッチ回路２９と、第２の加算器３０と、第３のレ
ジスタ３１と、ストアアクセス長生成回路３２とを備え
ることで、ムーブ命令を実行する構成を採っている。

【００２９】このベースレジスタ２０は、ムーブ命令で
指定される第１オペランド／第２オペランドのベースレ
ジスタ番号の指すレジスタの内容を保持する。ディスプ
レースメントレジスタ２１は、ムーブ命令で指定される
第１オペランド／第２オペランドのディスプレースメン
トを保持する。第２のベースレジスタ２２は、ムーブ命
令で指定される第１オペランドのベースレジスタ番号の
指すレジスタの内容を保持する。差分レジスタ２３は、
ムーブ命令で指定される第２オペランドのディスプレー
スメントから、ムーブ命令で指定される第１オペランド
のディスプレースメントを差し引いた差分値を保持す
る。下位ビットレジスタ２４は、ムーブ命令で指定され
る第１オペランドのディスプレースメントの下位３ビッ
トを保持する。

【００３０】加算器２５は、ベースレジスタ２０の保持
値とディスプレースメントレジスタ２１の保持値とを加
算することでオペランドアドレスを算出する。第１のレ
ジスタ２６は、加算器２５により算出されるオペランド
アドレスを保持する。演算器２７は、ベースレジスタ２
０の保持値と第２のベースレジスタ２２の保持値との差
分値に、差分レジスタ２３の保持値を加算することで、
第１オペランドアドレスと第２オペランドアドレスとの
間の非オーバーラップ量を算出する。第２のレジスタ２
８は、演算器２７により算出される非オーバーラップ量
を保持する。ラッチ回路２９は、第２のレジスタ２８が
非オーバーラップ量を保持するときにその旨の表示信号
を保持する。

【００３１】第２の加算器３０は、第２のベースレジス
タ２２の保持値と下位ビットレジスタ２４の保持値とを
加算することで、第１オペランドアドレスの示すアドレ
ス境界内部分アドレス（８バイトで構成されるブロック
の先頭アドレスからの変位アドレス）を算出する。第３
のレジスタ３１は、第２の加算器３０により算出される
第１オペランドアドレスの示すアドレス境界内部分アド
レスを保持する。ストアアクセス長生成回路３２は、ラ
ッチ回路２９が非オーバラップ量保持を表示するとき
に、第２のレジスタ２８の保持値と第３のレジスタ３１
の保持値とから、非オーバーラップ量が第１オペランド
アドレスの示すブロック残量よりも小さいときには、非
オーバーラップ量をストアアクセス長として決定し、大
きいときには、そのブロック残量をストアアクセス長と
して決定する。

【００３２】ここで、図中のＥＡ１／ＥＡ３は加算器２
５の入力端子、ＯＡ１／ＯＡ２／ＯＡ３は演算器２７の
入力端子を示している。本発明では、このハードウェア
回路を使ってパイプライン処理に従ってムーブ命令を実
行する場合、図４に示すように、先ず最初に、第１フロ
ーで、第２オペランドのベースレジスタ番号の指すレジ
スタの内容をベースレジスタ２０に保持させ、第２オペ
ランドのディスプレースメントをディスプレースメント
レジスタ２１に保持させることで、ムーブ元となる第２
オペランドアドレスを算出して、その第２オペランドア
ドレスを使ってキャッシュをアクセス（フェッチアクセ
ス）していく。

【００３３】更に、この第１フローでは、演算器２７を
使って、ベースレジスタ２０の保持する第２オペランド
のベースレジスタ番号の指すレジスタの内容から、第２
のベースレジスタ２２の保持する第１オペランドのベー
スレジスタ番号の指すレジスタの内容を差し引いたもの
に、差分レジスタ２３の保持する第１オペランドのディ
スプレースメントと第２オペランドのディスプレースメ
ントとの差分値を加算することで、第１オペランドアド
レスと第２オペランドアドレスとの間の非オーバーラッ
プ量を算出して、第２のレジスタ２８に保持させてい
く。

【００３４】更に、この第１フローでは、第２の加算器
３０を使って、第２のベースレジスタ２２の保持する第
１オペランドのベースレジスタ番号の指すレジスタの内
容と、下位ビットレジスタ２４の保持する第１オペラン
ドのディスプレースメントの下位３ビットとを加算する
ことで、第１オペランドアドレスの示すアドレス境界内
部分アドレスを算出して、第３のレジスタ３１に保持さ
せていく。

【００３５】続いて、第２フローで、ストアアクセス長
生成回路３２を使って、第２のレジスタ２８に保持され
る非オーバーラップ量と、第３のレジスタ３１に保持さ
れる第１オペランドアドレスの示すアドレス境界内部分
アドレスとからストアアクセス長を決定するとともに、
第１オペランドのベースレジスタ番号の指すレジスタの
内容をベースレジスタ２０に保持させ、第１オペランド
のディスプレースメントをディスプレースメントレジス
タ２１に保持させることで、ムーブ先となる第１オペラ
ンドアドレスを算出して、決定したストアアクセス長に
従いつつ、第２フローでフェッチした第２オペランド
を、その算出した第１オペランドアドレスにストアすべ
くキャッシュにアクセスしていく。

【００３６】このようにして、本発明では、２つのパイ
プラインフローに従ってムーブ命令を実行できるように
なるで、従来技術よりも高速にムーブ命令を実行できる
ようになるのである。

【００３７】ムーブ命令は、図１３に示した第１の命令
形式をとる命令であるが、情報処理装置では、通常、図
５に示すような、オペコード（Ｉ０）と、インデクスレ
ジスタ番号（Ｉ２）と、ベースレジスタ番号（Ｉ３）
と、ディスプレースメント（Ｉ４）とを指定する命令形
式（以下、第２の命令形式と称する）の命令を実行する
ことになる。

【００３８】この第２の命令形式の命令を実行するため
に、情報処理装置では、図６に示すように、レジスタフ
ァイル４０から読み出されるベースレジスタ番号の指す
レジスタの内容を保持するベースレジスタ４１と、レジ
スタファイル４０から読み出されるインデクスレジスタ
番号の指すレジスタの内容を保持するインデクスレジス
タ４２と、ディスプレースメントを保持するディスプレ
ースメントレジスタ４３と、ベースレジスタ４１の保持
値とインデクスレジスタ４２の保持値とディスプレース
メントレジスタ４２の保持値とを加算することでオペラ
ンドアドレスを算出する加算器４４とを備える構成を採
っている。

【００３９】ここで、図中、４５はベース用バイパス回
路であって、ベースレジスタ４１に書き込まれるデータ
を、レジスタファイル４０からではなくバスから直接読
み取ってベースレジスタ４１に書き込むことで命令の高
速処理を実行するもの、４６はインデクス用バイパス回
路であって、インデクスレジスタ４２に書き込まれるデ
ータを、レジスタファイル４０からではなくバスから直
接読み取ってインデクスレジスタ４２に書き込むことで
命令の高速処理を実行するものである。このベース用バ
イパス回路４５及びインデクス用バイパス回路４６は、
備えられないこともある。

【００４０】図７に、この図６のハードウェア回路を利
用する本発明の一実施例を図示する。ここで、図中、図
３及び図６で説明したものと同じものについては同一の
記号で示してある。なお、この図では、図３に示した下
位ビットレジスタ２４／第１のレジスタ２６／第２のレ
ジスタ２８／ラッチ回路２９／第２の加算器３０／第３
のレジスタ３１／ストアアクセス長生成回路３２につい
ては省略してある。

【００４１】この実施例では、第２の命令形式の命令の
実行のために用意される加算器４４を、図３で示した加
算器２５の代わりに用いるとともに、第２の命令形式の
命令の実行のために用意されるインデクスレジスタ４２
を、図３で示したベースレジスタ２０の代わりに用いる
ことで、本発明を実現する場合に必要とされるハードウ
ェア量の増加を最小限に抑える構成を採るものであっ
て、図６に示したレジスタファイル４０／ベースレジス
タ４１／インデクスレジスタ４２／ディスプレースメン
トレジスタ４３／加算器４４／ベース用バイパス回路４
５／インデクス用バイパス回路４６と、図３に示した第
２のベースレジスタ２２／差分レジスタ２３／演算器２
７の他に、デコーダ５０と、第１のセレクタ５１と、第
２のセレクタ５２と、第３のセレクタ５３と、第４のセ
レクタ５４と、第５のセレクタ５５と、差分アドレス算
出回路５６とを備える。

【００４２】このデコーダ５０は、命令のオペコード
（Ｉ０）を解読することで、実行する命令が第１の命令
形式のものであるのか、第２の命令形式のものであるの
かを判断する。

【００４３】第１のセレクタ５１は、第１の命令形式の
第２オペランドのベースレジスタ番号（Ｉ５）と、第２
の命令形式のインデクスレジスタ番号（Ｉ２）とを入力
として、デコーダ５０が第１の命令形式であることを検
出するときに、第１の命令形式の第２オペランドのベー
スレジスタ番号（Ｉ５）をレジスタファイル４０／イン
デクス用バイパス回路４６に入力し、デコーダ５０が第
２の命令形式であることを検出するときに、第２の命令
形式のインデクスレジスタ番号（Ｉ２）をレジスタファ
イル４０／インデクス用バイパス回路４６に入力する。

【００４４】第２のセレクタ５２は、第１の命令形式の
第２オペランドのディスプレースメント（Ｉ６）と、第
２の命令形式のディスプレースメント（Ｉ４）とを入力
として、デコーダ５０が第１の命令形式であることを検
出するときに、第１の命令形式の第２オペランドのディ
スプレースメント（Ｉ６）をディスプレースメントレジ
スタ４３に入力し、デコーダ５０が第２の命令形式であ
ることを検出するときに、第２の命令形式のディスプレ
ースメント（Ｉ４）をディスプレースメントレジスタ４
３に入力する。

【００４５】第３のセレクタ５３は、ゼロ値と、レジス
タファイル４０の出力するベースレジスタの内容と、ベ
ース用バイパス回路４５の出力するベースレジスタの内
容とを入力として、デコーダ５０が第１の命令形式であ
ることを検出するときに、ゼロ値をベースレジスタ４１
に入力し、デコーダ５０が第２の命令形式であることを
検出するときにあって、ベース用バイパス回路４５が備
えられるときには、ベース用バイパス回路４５の出力す
るベースレジスタの内容をベースレジスタ４１に入力
し、備えられないときには、レジスタファイル４０の出
力するベースレジスタの内容をベースレジスタ４１に入
力する。

【００４６】第４のセレクタ５４は、ベース用バイパス
回路４５の出力するベースレジスタの内容と、レジスタ
ファイル４０の出力するベースレジスタの内容とを入力
として、デコーダ５０が第１の命令形式であることを検
出するときにあって、ベース用バイパス回路４５が備え
られるときには、ベース用バイパス回路４５の出力する
ベースレジスタの内容を第２のベースレジスタ２２に入
力し、備えられないときには、レジスタファイル４０の
出力するベースレジスタの内容を第２のベースレジスタ
２２に入力する。

【００４７】第５のセレクタ回路５５は、インデクス用
バイパス回路４６の出力するインデクスレジスタの内容
と、レジスタファイル４０の出力するインデクスレジス
タの内容とを入力として、インデクス用バイパス回路４
６が備えられるときには、インデクス用バイパス回路４
６の出力値をインデクスレジスタ４３に入力し、備えら
れないときには、レジスタファイル４０の出力値をイン
デクスレジスタ４２に入力する。

【００４８】差分アドレス算出回路５６は、第１の命令
形式の第１オペランドのディスプレースメント（Ｉ４）
と、第１の命令形式の第２オペランドのディスプレース
メント（Ｉ６）とを入力として、この２つのディスプレ
ースメントの差分値を算出して差分レジスタ２３に入力
する。この差分アドレス算出回路５６は、図３の実施例
では省略したが、図３の実施例でも備えられるものであ
る。

【００４９】ここで、第１の命令形式の第１オペランド
のベースレジスタ番号（Ｉ３）と、第２の命令形式のベ
ースレジスタ番号（Ｉ３）は、ベース用バイパス回路４
５及びレジスタファイル４０に入力するように構成され
ている。また、第２の命令形式の命令の実行のために用
意されるインデクスレジスタ４２を、図３で示したベー
スレジスタ２０の代わりに用いているので、演算器２７
は、インデクスレジスタ４２の保持値と第２のベースレ
ジスタ２２の保持値との差分値に、差分レジスタ２３の
保持値を加算する処理を行う。

【００５０】このように構成される図７の実施例では、
ベース用バイパス回路４５及びインデクス用バイパス回
路４６が備えられないときにあって、デコーダ５０が第
２の命令形式であることを検出すると、図８に示すよう
に、第１のセレクタ５１が、第２の命令形式のインデク
スレジスタ番号（Ｉ２）をレジスタファイル４０に入力
し、第２のセレクタ５２が、第２の命令形式のディスプ
レースメント（Ｉ４）をディスプレースメントレジスタ
４３に入力し、第３のセレクタ５３が、レジスタファイ
ル４０の出力するベースレジスタの内容をベースレジス
タ４１に入力し、第５のセレクタ回路５５が、レジスタ
ファイル４０の出力するインデクスレジスタの内容をイ
ンデクスレジスタ４２に入力するので、第２の命令形式
の命令が実行されることになる。

【００５１】また、このように構成される図７の実施例
では、ベース用バイパス回路４５及びインデクス用バイ
パス回路４６が備えられるときにあって、デコーダ５０
が第２の命令形式であることを検出すると、図９に示す
ように、第１のセレクタ５１が、第２の命令形式のイン
デクスレジスタ番号（Ｉ２）をインデクス用バイパス回
路４６に入力し、第２のセレクタ５２が、第２の命令形
式のディスプレースメント（Ｉ４）をディスプレースメ
ントレジスタ４３に入力し、第３のセレクタ５３が、ベ
ース用バイパス回路４５の出力するベースレジスタの内
容をベースレジスタ４１に入力し、第５のセレクタ回路
５５が、インデクス用バイパス回路４６の出力するイン
デクスレジスタの内容をインデクスレジスタ４２に入力
するので、第２の命令形式の命令がベース用バイパス回
路４５及びインデクス用バイパス回路４６を使って実行
されることになる。

【００５２】また、このように構成される図７の実施例
では、ベース用バイパス回路４５及びインデクス用バイ
パス回路４６が備えられないときにあって、デコーダ５
０が第１の命令形式であることを検出すると、図１０に
示すように、第１のセレクタ５１が、第１の命令形式の
第２オペランドのベースレジスタ番号（Ｉ５）をレジス
タファイル４０に入力し、第２のセレクタ５２が、第１
の命令形式の第２オペランドのディスプレースメント
（Ｉ６）をディスプレースメントレジスタ４３に入力
し、差分アドレス算出回路５６が、第１の命令形式の第
１オペランドのディスプレースメント（Ｉ４）と、第１
の命令形式の第２オペランドのディスプレースメント
（Ｉ６）との差分値を算出して差分レジスタ２３に入力
し、第３のセレクタ５３が、ゼロ値をベースレジスタ４
１に入力し、第４のセレクタ５４が、レジスタファイル
４０の出力するベースレジスタの内容（第１オペランド
のベースレジスタ番号（Ｉ３）の指す内容）を第２のベ
ースレジスタ２２に入力し、第５のセレクタ回路５５
が、レジスタファイル４０の出力するベースレジスタの
内容（第２オペランドのベースレジスタ番号（Ｉ５）の
指す内容）をインデクスレジスタ４２に入力するので、
図３と等価な回路が実現できることで、本発明に従って
２つのパイプラインフローに従ってムーブ命令が高速さ
れることになる。

【００５３】また、このように構成される図７の実施例
では、ベース用バイパス回路４５及びインデクス用バイ
パス回路４６が備えられるときにあって、デコーダ５０
が第１の命令形式であることを検出すると、図１１に示
すように、第１のセレクタ５１が、第１の命令形式の第
２オペランドのベースレジスタ番号（Ｉ５）をベース用
バイパス回路４６に入力し、第２のセレクタ５２が、第
１の命令形式の第２オペランドのディスプレースメント
（Ｉ６）をディスプレースメントレジスタ４３に入力
し、差分アドレス算出回路５６が、第１の命令形式の第
１オペランドのディスプレースメント（Ｉ４）と、第１
の命令形式の第２オペランドのディスプレースメント
（Ｉ６）との差分値を算出して差分レジスタ２３に入力
し、第３のセレクタ５３が、ゼロ値をベースレジスタ４
１に入力し、第４のセレクタ５４が、ベース用バイパス
回路４５の出力するベースレジスタの内容（第１オペラ
ンドのベースレジスタ番号（Ｉ３）の指す内容）を第２
のベースレジスタ２２に入力し、第５のセレクタ回路５
５が、インデクス用バイパス回路４６の出力するベース
レジスタの内容（第２オペランドのベースレジスタ番号
（Ｉ５）の指す内容）をインデクスレジスタ４２に入力
するので、図３と等価な回路が実現できることで、本発
明に従って２つのパイプラインフローに従ってムーブ命
令が高速されることになる。

【００５４】このようにして、図７の実施例に従って、
第２の命令形式の命令実行に使用する加算器４４を、図
３で示した加算器２５の代わりに用いるとともに、第２
の命令形式の命令実行に使用するインデクスレジスタ４
２を、図３で示したベースレジスタ２０の代わりに用い
つつ、第１の命令形式のムーブ命令を本発明に従って実
行できるようになるのである。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
２つのパイプラインフローに従ってムーブ命令を実行で
きるようになるので、３つのパイプラインフローに従っ
てムーブ命令を実行する従来技術に比べて、高速にムー
ブ命令を実行できるようになる。

【００５６】しかも、ムーブ命令とは異なる命令形式の
命令についても実行する構成を採る場合に、最小限のハ
ードウェア量の増加でもってムーブ命令の高速化を実現
できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の原理構成図である。

【図３】本発明の一実施例である。

【図４】本発明のタイムチャートである。

【図５】第２の命令形式の説明図である。

【図６】第２の命令形式の命令実行用のハードウェア回
路である。

【図７】本発明の一実施例である。

【図８】本発明の動作説明図である。

【図９】本発明の動作説明図である。

【図１０】本発明の動作説明図である。

【図１１】本発明の動作説明図である。

【図１２】パイプライン処理の説明図である。

【図１３】第１の命令形式の説明図である。

【図１４】従来技術の説明図である。

【図１５】従来技術のタイムチャートである。

【符号の説明】

１ 情報処理装置 ２ 第１の演算手段 ２ａ 加算器 ３ レジスタ手段 ４ 第２の演算手段 ５ 第３の演算手段 ６ ストアアクセス長生成手段 ７ 第１の選択手段 ８ 第２の選択手段 ９ 第３の選択手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/38

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１オペランド用ベースレジスタ／第１
   オペランド用ディスプレースメント／第２オペランド用
   ベースレジスタ／第２オペランド用ディスプレースメン
   トを指定する命令形式を実行する情報処理装置におい
   て、 ２つの入力値の加算値を算出する機能を有して、第２オ
   ペランド用ベースレジスタの内容と、第２オペランド用
   ディスプレースメントとが入力されるときに、その２つ
   の加算値を算出する第１の演算手段と、 第１オペランド用ディスプレースメントと第２オペラン
   ド用ディスプレースメントとの差分値を保持するレジス
   タ手段と、 上記第１の演算手段と同一サイクルに起動されて、第１
   オペランド用ベースレジスタの内容と、第２オペランド
   用ベースレジスタの内容と、上記レジスタ手段の保持値
   とから、第１オペランドアドレスと第２オペランドアド
   レスとの差分値を算出する第２の演算手段とを備えるこ
   とを、 特徴とする情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、 第１の演算手段と同一サイクルに起動されて、第１オペ
   ランド用ディスプレースメントの下位ビットと、第１オ
   ペランド用ベースレジスタの内容とから、第１オペラン
   ドアドレスの示すアドレス境界内部分アドレスを算出す
   る第３の演算手段を備えることを、 特徴とする情報処理装置。
3. 【請求項３】 請求項１又は２記載の情報処理装置にお
   いて、 第１の演算手段として、ベースレジスタ／インデクスレ
   ジスタ／ディスプレースメントを指定する第２の命令形
   式で使用されて、それらの３つの内容を加算することで
   オペランドアドレスを算出する加算器を使用する構成を
   採り、 かつ、第２の命令形式が指定されるときに、上記加算器
   にベースレジスタの内容を入力し、第１の命令形式が指
   定されるときに、上記加算器にゼロ値を入力する第１の
   選択手段と、 第２の命令形式が指定されるときに、上記加算器にイン
   デクスレジスタの内容を入力し、第１の命令形式が指定
   されるときに、上記加算器にオペランド用ベースレジス
   タの内容を入力する第２の選択手段と、 第２の命令形式が指定されるときに、上記加算器にディ
   スプレースメントを入力し、第１の命令形式が指定され
   るときに、上記加算器にオペランド用ディスプレースメ
   ントを入力する第３の選択手段とを備えることを、 特徴とする情報処理装置。
4. 【請求項４】 請求項３記載の情報処理装置において、 第１の選択手段は、第２の命令形式が指定されるとき
   に、ベースレジスタの内容に代えて、それに対応するバ
   イスパスデータを入力し、 第２の選択手段は、第２の命令形式が指定されるとき
   に、インデクスレジスタの内容に代えて、それに対応す
   るバイスパスデータを入力し、第１の命令形式が指定さ
   れるときに、オペランド用ベースレジスタの内容に代え
   て、それに対応するバイパスデータを入力することを、 特徴とする情報処理装置。