JP2001092633A - 複数の結果を出力する命令を有する演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の演算装置に実装されている命令に比べ
て、プログラムの命令数を削減することができ、それに
よってプログラムの実行時間やプログラム・サイズを小
さくすることができる演算装置を提供すること。 【解決手段】 実装する命令に従って所定の演算を実行
する演算装置であって、少なくとも１つ以上のデータを
用いて演算を行い、１つ又は２つ以上の演算結果を出力
することを特徴とする。本発明により、頻繁に使われる
ような一連の命令を単一の命令に置き換えることが可能
となるため、従来に比べて、命令の数を少なくすること
ができ、それによってプログラムのサイズや実行時間を
小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算装置に関し、特
に演算処理において演算結果を複数出力することができ
る命令を備える演算装置に関する。

【０００２】

【従来の技術】一般に、演算装置に実装される命令は、
図１０に示すように、オペレーションコード１０とオペ
ランド２１〜２ｎから成り立っている。オペレーション
コード１０は命令の種類を表し、オペランド２１〜２ｎ
は命令を実行する際に用いるデータの格納場所を示す。
オペランドの数はコンピュータの種類や命令の種類によ
って異なり、一つのオペランドで命令が成り立っている
１オペランド方式、二つのオペランドで命令が成り立っ
ている２オペランド方式、三つのオペランドで命令が成
り立っている３オペランド方式がある。

【０００３】１オペランド方式では、演算はアキュムレ
ータとオペランド間で実行され、結果はアキュムレータ
に格納される。

【０００４】２オペランド方式では、アキュムレータに
代わって複数のレジスタが用意されており、ａ＝ａ＋ｂ
のような形式の演算を行う。

【０００５】３オペランド方式では、演算に使う二つの
データとその結果を格納する場所を一つの命令で表現で
き、ａ＝ｂ＋ｃのような形式の演算が一つの命令で実現
できる。

【０００６】これらの命令は、例えば、図１１に示す演
算装置に実装されて実現される（Ｄ．Ａ．パターソン，
Ｊ．Ｌ．ヘネシー著／成田光影訳，”コンピュータの構
造と設計”，日経ＢＰ社，1996年，P.245）。

【０００７】図１１を参照して、一般的な命令の実行に
ついて説明する。

【０００８】まずプログラムカウンタ（ＰＣ）１から命
令メモリ２に命令のアドレスが供給されて命令が取り出
される（フェッチ）。命令が取り出されると、その命令
のレジスタフィールドに指定されているレジスタ・オペ
ランド３５，３６が取り出され、それらに対してＡＬＵ
４ａでオペレーションが実行される。

【０００９】メモリ参照命令ではデータ・メモリ５にア
クセスしてデータをストアしたりロードしたりする。ま
た、算術論理命令で演算を行った結果は、ＡＬＵ４ａか
らレジスタ３ａに書き込まれる。

【００１０】例えば、３オペランド形式の算術論理命令
では、レジスタ３ａから２つのデータ語を読出し、１つ
のデータ語を書き込む。レジスタ３ａには、データを読
み出すための入力（読出しレジスタの指定情報３１，３
２）と出力（読出しデータ３５，３６）と、データを書
き込むための入力（書込みレジスタの指定情報３３，及
び書込みデータ３４）を必要とする。

【００１１】図１１からも解るように、従来の命令にお
いては、浮動小数点乗算命令などの特殊な命令を除い
て、演算結果の出力は一つである。

【００１２】

【発明が解決しようとする課題】演算結果の出力が一つ
しかないという制約は、ソフトウェア作成の際にしばし
ば、命令数を増加させたり、プログラムの自由度を制限
したりする。

【００１３】例えば、プログラムによっては演算装置が
扱えるデータの大きさを超えたデータを扱いたい場合が
ある。図１２及び図１３に示すように、演算装置が扱え
るデータの大きさ（ここでは８ビット）を超えた１６ビ
ットのデータを左または右にシフトしたい場合には、２
つのレジスタ（ｒｅｇ１，ｒｅｇ２）をペア・レジスタ
と見なして、１６ビットのデータを上位ビットと下位ビ
ットに分けてシフト演算を行うという手法が用いられ
る。

【００１４】図１２は、ｒｅｇ１とｒｅｇ２を２ビット
左にシフトさせ、ｒｅｇ２でシフトアウトした上位２ビ
ットをｒｅｇ１の下位２ビットに埋める処理であり、図
１３は、ｒｅｇ１とｒｅｇ２を２ビット右にシフトさ
せ、ｒｅｇ１でシフトアウトした下位２ビットをｒｅｇ
２の上位２ビットに埋める処理である。

【００１５】図１２の左シフトの場合も図１３の右シフ
トの場合も、〜の５個の命令からなる一連の手続き
が必要である。

【００１６】また、演算装置が扱えるデータの大きさを
超えたデータの加算を行いたい場合には、上位ビット同
士、下位ビット同士を加算した後で、下位ビットの加算
で生じた桁上がりを上位ビットに加えるという手法が用
いられる。図１４に、２つのレジスタ（ｒｅｇ１，ｒｅ
ｇ２）を加算して、その時の桁上げ（キャリー）を別の
レジスタ（ｒｅｇ３）に加える処理を示す。図１４の
（１）はキャリーフラグ（ＣＹ）がある演算装置の例で
あり、図１４の（２）はキャリーフラグがない演算装置
の例である。（１）では〜の２命令、（２）では
〜の３命令からなる一連の手続きが必要である。

【００１７】図１５に、２つのレジスタ（ｒｅｇ１，ｒ
ｅｇ２）を減算して、その時の借り（ボロー）を別のレ
ジスタ（ｒｅｇ３）から引く処理を示す。〜の３命
令からなる一連の手続きが必要である。

【００１８】このように、従来の演算装置に実装されて
いる命令では、プログラムの命令数が多くなり、プログ
ラムの実行時間の増大やプログラム・サイズの増大を招
いていた。

【００１９】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、従来の演算装置に実装されている命令に
比べて、プログラムの命令数を削減することができ、そ
れによってプログラムの実行時間やプログラム・サイズ
を小さくすることができる演算装置を提供することを目
的とする。

【００２０】すなわち本発明は、実装する命令に従って
所定の演算を実行する演算装置であって、少なくとも１
つ以上のデータを用いて演算を行い、１つ又は２つ以上
の演算結果を出力することを特徴とする。

【００２１】本発明により、頻繁に使われるような一連
の命令を単一の命令に置き換えることが可能となるた
め、従来に比べて、命令の数を少なくすることができ、
それによってプログラムのサイズや実行時間を小さくす
ることができる。

【００２２】

【発明の実施の形態】以下、図面に基づいて、本発明の
実施形態について説明する。

【００２３】図１は本発明に係る演算装置の一実施形態
を示す概略図である。尚、図１１と共通の構成要素は同
一符号を付す。

【００２４】まずプログラムカウンタ（ＰＣ）１から命
令メモリ２に命令のアドレスが供給されて命令が取り出
される（フェッチ）。命令が取り出されると、その命令
のレジスタフィールド３に指定されているレジスタ・オ
ペランド３５，３６が取り出され、それらに対してＡＬ
Ｕ４でオペレーションが実行される。

【００２５】メモリ参照命令ではデータ・メモリ５にア
クセスしてデータをストアしたりロードしたりする。ま
た、算術論理命令で演算を行った結果は、ＡＬＵ４から
レジスタ３に書き込まれる。ＡＬＵ４は複数個のユニッ
トで構成されても良い。

【００２６】本実施例における演算装置は、レジスタ３
から２つのデータ語を読出し、演算を行い、２つの演算
結果データ語を書き込むような４オペランド形式の算術
論理命令が可能である。この４オペランド形式の算術論
理命令を実現するために、レジスタ３には、データを読
み出すための入力（読出しレジスタの指定情報３１，３
２）と出力（読出しデータ３５，３６）と、データを書
き込むための入力（書込みレジスタの指定情報３３，３
７，及び書込みデータ３４，３８）を備えている。

【００２７】図１に記載した演算装置は、４オペランド
形式の命令を実装した場合の例を記述したが、実装され
る命令は必ずしも４オペランド形式に限定されず、例え
ば、３つのデータ語を読出し、演算を行い、２つの演算
結果データ語を書き込むような５オペランド形式など、
必要に応じて様々な形式の命令を実装することが考えら
れる。

【００２８】また、例えば、パイプライン制御方式のプ
ロセッサの場合には、演算結果のデータはパイプライン
・レジスタ経由でバイパスされる。

【００２９】次に、本発明に係る演算装置に実装される
命令の実施形態を図２乃至図９に基づいて説明する。
尚、本実施例では、演算装置が扱えるデータの大きさは
８ビットとする。

【００３０】（第１実施例）１６ビットのデータについ
て左シフト演算を行う例を図２をもとに説明する。先に
従来例として図１２を用いて説明した機能と同様の機能
を実現するものである。

【００３１】２つのレジスタ（ｓｒｃ１，ｓｒｃ２）を
ペア・レジスタと見なして、１６ビットのデータのうち
上位８ビットはレジスタｓｒｃ１に、下位８ビットはレ
ジスタｓｒｃ２に入っている。

【００３２】本実施例は、レジスタｓｒｃ１，ｓｒｃ２
に入っている値をレジスタｓｒｃ３に指定されたビット
数（ここでは２ビットが指定されている）だけ左シフト
を行う論理演算である。演算結果は、レジスタｄｅｓｔ
１，ｄｅｓｔ２に格納される。レジスタｄｅｓｔ１の下
位２ビットには、ｓｒｃ２からシフトアウトされた２ビ
ットのデータが入り、ｄｅｓｔ２の下位２ビットには０
が埋められる。

【００３３】本機能を実施するための命令形式の例を二
例、図６に示す。

【００３４】図６の（１）において、ｓｒｃ１，ｓｒｃ
２はシフト対象のビット列が格納されるレジスタであ
り、ｓｒｃ３はシフト数を指定するレジスタ、ｄｅｓｔ
１，ｄｅｓｔ２はシフト演算結果が格納されるレジスタ
である。シフト数の指定は即値でもかまわない。ｄｅｓ
ｔ１にはｓｒｃ１を左に２ビットシフトした結果が入
り、下位２ビットはｓｒｃ２からシフトアウトされたビ
ットが入る。ｄｅｓｔ２にはｓｒｃ２を左に２ビットシ
フトした結果が入り、下位２ビットは０で埋められる。

【００３５】図６の（２）において、（１）と同様にｓ
ｒｃ１，ｓｒｃ２はシフト対象のビット列が格納される
レジスタであり、ｓｒｃ３はシフト数を指定するレジス
タである。シフト数の指定は即値でもかまわない。シフ
ト演算の結果は、ｓｒｃ１，ｓｒｃ２にそれぞれ格納さ
れる。

【００３６】このように１６ビットのデータについて左
シフト演算を行う場合、従来の演算装置では図１２に示
したように５つの命令からなる一連の手続きが必要であ
ったが、本発明では１つの命令で実現できる。

【００３７】（第２実施例）１６ビットのデータについ
て右シフト演算を行う例を図３をもとに説明する。先に
従来例として図１３を用いて説明した機能と同様の機能
を実現するものである。

【００３８】２つのレジスタ（ｓｒｃ１，ｓｒｃ２）を
ペア・レジスタと見なして、１６ビットのデータのうち
上位８ビットはレジスタｓｒｃ１に、下位８ビットはレ
ジスタｓｒｃ２に入っている。

【００３９】本実施例は、レジスタｓｒｃ１，ｓｒｃ２
に入っている値をレジスタｓｒｃ３に指定されたビット
数（ここでは２ビットが指定されている）だけ右シフト
を行う論理演算である。演算結果は、レジスタｄｅｓｔ
１，ｄｅｓｔ２に格納される。レジスタｄｅｓｔ２の上
位２ビットには、ｓｒｃ１からシフトアウトされた２ビ
ットのデータが入り、ｄｅｓｔ１の上位２ビットには０
が埋められる。

【００４０】本機能を実施するための命令形式の例を二
例、図７に示す。

【００４１】図７の（１）において、ｓｒｃ１，ｓｒｃ
２はシフト対象のビット列が格納されるレジスタであ
り、ｓｒｃ３はシフト数を指定するレジスタ、ｄｅｓｔ
１，ｄｅｓｔ２はシフト演算結果が格納されるレジスタ
である。シフト数の指定は即値でもかまわない。ｄｅｓ
ｔ２にはｓｒｃ２を右に２ビットシフトした結果が入
り、上位２ビットはｓｒｃ１からシフトアウトされたビ
ットが入る。ｄｅｓｔ１にはｓｒｃ１を右に２ビットシ
フトした結果が入り、上位２ビットは０で埋められる。

【００４２】図７の（２）において、（１）と同様にｓ
ｒｃ１，ｓｒｃ２はシフト対象のビット列が格納される
レジスタであり、ｓｒｃ３はシフト数を指定するレジス
タである。シフト数の指定は即値でもかまわない。シフ
ト演算の結果は、ｓｒｃ１，ｓｒｃ２にそれぞれ格納さ
れる。

【００４３】このように１６ビットのデータについて右
シフト演算を行う場合、従来の演算装置では図１２に示
したように５つの命令からなる一連の手続きが必要であ
ったが、本発明では１つの命令で実現できる。

【００４４】（第３実施例）レジスタに格納されている
８ビットのデータ同士を加算し、その結果をレジスタに
格納し、また加算によって生じたキャリーを別のレジス
タに足しこむという機能の例を図４をもとに説明する。
先に従来例として図１４を用いて説明した機能と同様の
機能を実現するものである。

【００４５】本実施例は、レジスタｓｒｃ１，ｓｒｃ２
に入っている値を加算して、加算によって生じたキャリ
ーをレジスタｓｒｃ３に入っている値に足し込むという
算術演算である。ｓｒｃ１とｓｒｃ２を加算した演算結
果はレジスタｄｅｓｔ１に格納され、レジスタｓｒｃ３
にキャリーを足し込んだ結果はｄｅｓｔ２に格納され
る。

【００４６】本機能を実施するための命令形式の例を三
例、図８に示す。

【００４７】図８の（１）において、ｓｒｃ１，ｓｒｃ
２は加算対象のビット列が格納されるレジスタであり、
ｓｒｃ３はキャリーを足し込む値が格納されているレジ
スタである。演算が実行されると、ｄｅｓｔ１にはｓｒ
ｃ１とｓｒｃ２を加算した結果が格納され，ｄｅｓｔ２
にはキャリーがｓｒｃ３の値に足し込まれた結果が格納
される。

【００４８】図８の（２）において、ｓｒｃ１，ｓｒｃ
２は加算対象のビット列が格納されるレジスタであり、
ｄｅｓｔ２はキャリーを足し込む値が格納されているレ
ジスタである。演算が実行されると、ｓｒｃ１とｓｒｃ
２を加算した結果がｄｅｓｔ１に格納され，ｄｅｓｔ２
にはキャリーが足し込まれた結果が格納される。

【００４９】図８の（３）において、ｓｒｃ１，ｓｒｃ
２は加算対象のビット列が格納されるレジスタであり、
ｄｅｓｔ１はキャリーを足し込む値が格納されているレ
ジスタである。演算が実行されると、ｓｒｃ１とｓｒｃ
２を加算した結果がｓｒｃ１に格納され，ｄｅｓｔ１に
はキャリーが足し込まれた結果が格納される。

【００５０】このような加算処理を行う場合、従来の演
算装置では図１４に示したように２つまたは３つの命令
からなる一連の手続きが必要であったが、本発明では同
様の機能が１つの命令で実現できる。

【００５１】（第４実施例）レジスタに格納されている
８ビットのデータの減算を行い、その結果をレジスタに
格納し、また減算によって生じたボローを別のレジスタ
から引くという機能の例を図４をもとに説明する。先に
従来例として図１５を用いて説明した機能と同様の機能
を実現するものである。

【００５２】本実施例は、レジスタｓｒｃ１からｓｒｃ
２に入っている値を減算して、減算によって生じたボロ
ーをレジスタｓｒｃ３に入っている値から引くという算
術演算である。ｓｒｃ１からｓｒｃ２を減算した演算結
果はレジスタｄｅｓｔ１に格納され、レジスタｓｒｃ３
からボローを引いた結果はｄｅｓｔ２に格納される。

【００５３】本機能を実施するための命令形式の例を三
例、図９に示す。

【００５４】図９の（１）において、ｓｒｃ１，ｓｒｃ
２は減算対象のビット列が格納されるレジスタであり、
ｓｒｃ３はボローを引く値が格納されているレジスタで
ある。演算が実行されると、ｄｅｓｔ１にはｓｒｃ１か
らｓｒｃ２を減算した結果が格納され，ｄｅｓｔ２には
ｓｒｃ３の値からボローが引かれた結果が格納される。

【００５５】図８の（２）において、ｓｒｃ１，ｓｒｃ
２は減算対象のビット列が格納されるレジスタであり、
ｄｅｓｔ２はボローを引く値が格納されているレジスタ
である。演算が実行されると、ｓｒｃ１からｓｒｃ２を
減算した結果がｄｅｓｔ１に格納され，ｄｅｓｔ２には
ボローが引かれた結果が格納される。

【００５６】図８の（３）において、ｓｒｃ１，ｓｒｃ
２は減算対象のビット列が格納されるレジスタであり、
ｄｅｓｔ１はボローを引く値が格納されているレジスタ
である。演算が実行されると、ｓｒｃ１からｓｒｃ２を
減算した結果がｓｒｃ１に格納され，ｄｅｓｔ１にはボ
ローが引かれた結果が格納される。

【００５７】このような加算処理を行う場合、従来の演
算装置では図１５に示したように３つの命令からなる一
連の手続きが必要であったが、本発明では同様の機能が
１つの命令で実現できる。

【００５８】以上に述べたように、本発明は、頻繁に使
われるような一連の命令を単一の命令に置き換えること
が可能となるため、従来に比べて、命令の数を少なくす
ることができ、それによってプログラムのサイズや実行
時間を小さくすることができる。

【００５９】以上、本発明の演算装置について、詳細に
説明したが、本発明は本実施例に限定されず、本発明の
主旨を逸脱しない範囲において、種々の改良や変更を成
し得るであろう。従って、本発明はこの開示から妥当な
特許請求の範囲に係わる発明特定事項によってのみ限定
されるものでなければならない。

【００６０】

【発明の効果】本発明によれば、頻繁に使われるような
一連の命令を単一の命令に置き換えることが可能となる
ため、従来に比べて、命令の数を少なくすることがで
き、それによってプログラムのサイズや実行時間を小さ
くすることができる。特に、精度がレジスタのビットサ
イズを超えた浮動小数点データや整数データの計算など
の、多桁計算を行う上で有用である。

【図面の簡単な説明】

【図１】本発明に係る演算装置の一実施例を示す構成図
である。

【図２】本発明に係る演算装置に実装される左シフト演
算機能の一実施例を示す入出力関連図である。

【図３】本発明に係る演算装置に実装される右シフト演
算機能の一実施例を示す入出力関連図である。

【図４】本発明に係る演算装置に実装される加算演算機
能の一実施例を示す入出力関連図である。

【図５】本発明に係る演算装置に実装される減算演算機
能の一実施例を示す入出力関連図である。

【図６】図２における左シフト命令の記述例を示す図で
ある。

【図７】図３における右シフト命令の記述例を示す図で
ある。

【図８】図４における加算命令の記述例を示す図であ
る。

【図９】図５における減算命令の記述例を示す図であ
る。

【図１０】従来の標準的な演算装置に実装される命令形
式を示す図である。

【図１１】従来の標準的な演算装置の一実施例を示す構
成図である。

【図１２】従来の標準的な演算装置に実装される命令で
図２の左シフト処理を実現する例を示す図である。

【図１３】従来の標準的な演算装置に実装される命令で
図３の右シフト処理を実現する例を示す図である。

【図１４】従来の標準的な演算装置に実装される命令で
図４の加算処理を実現する例を示す図である。

【図１５】従来の標準的な演算装置に実装される命令で
図５の減算処理を実現する例を示す図である。

【符号の説明】

１....プログラムカウンタ（ＰＣ） ２....命令メモリ ３，３ａ....レジスタ ４，４ａ....ＡＬＵ ５....データメモリ ３１，３２....読出しレジスタ ３３，３７....書込みレジスタ ３４，３８....書込みデータ ３５，３６....読出しデータ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 実装する命令に従って所定の演算を実行
   する演算装置であって、 少なくとも１つ以上のデータを用いて演算を行い、１つ
   又は２つ以上の演算結果を出力することを特徴とする演
   算装置。
2. 【請求項２】 前記演算装置は、第１のビットデータ及
   び第２のビットデータを左方向に任意のビット数シフト
   し、 このシフトによって前記第２のビットデータからシフト
   アウトするビットを、前記第１のビットデータの下位ビ
   ットに埋める演算を行い、 前記第１のビットデータと前記第２のビットデータを演
   算結果として出力することを特徴とする演算装置。
3. 【請求項３】 前記演算装置は、第１のビットデータ及
   び第２のビットデータを右方向に任意のビット数シフト
   し、 このシフトによって前記第１のビットデータからシフト
   アウトするビットを、前記第２のビットデータの上位ビ
   ットに埋める演算を行い、 前記第１のビットデータと前記第２のビットデータを演
   算結果として出力することを特徴とする演算装置。
4. 【請求項４】 前記演算装置は、第１のデータに第２の
   データを加算し、 この加算によって生じたキャリーを第３のデータに加算
   する演算を行い、 前記第１のデータ，第２のデータ及び第３のデータを演
   算結果として出力することを特徴とする演算装置。
5. 【請求項５】 前記演算装置は、第１のデータから第２
   のデータを減算し、 この減算によって生じたボローを第３のデータから減算
   する演算を行い、 前記第１のデータ，第２のデータ及び第３のデータを演
   算結果として出力することを特徴とする演算装置。