JPH09269939A

JPH09269939A - 並列演算器およびそれを用いたデジタル・シグナル・プロセッサ

Info

Publication number: JPH09269939A
Application number: JP7715396A
Authority: JP
Inventors: Shiro Kobayashi; 士朗小林
Original assignee: Asahi Chemical Industry Co Ltd
Current assignee: Asahi Chemical Industry Co Ltd
Priority date: 1996-03-29
Filing date: 1996-03-29
Publication date: 1997-10-14

Abstract

(57)【要約】【課題】最小のサイクル数で並列に演算ができるよう
な簡単な構成の並列演算器の構成を提供するものであ
る。【解決手段】２０１および２０２はデータ・バスＢ１
（バス１）、Ｂ２（バス２）から演算器への入力するた
めの配線である。２０３および２０５は遅延素子で、入
力されたデータを１サイクル分遅延することができる。
２０４および２０６はマルチプレクサで、２つの入力デ
ータから１つを選択して出力できる。そして、２０７お
よび２０８は演算器で、入力端子Ｉ１とＩ２および入力
端子Ｉ３とＩ４から入力されたデータを演算し、その演
算結果を出力端子Ｏ１およびＯ２から出力する。演算器
２０７および２０８はたとえば積和等の演算ができる。
入力したデータは、遅延素子とマルチプレクサを用い
て、必要な演算器に入力され、２つの演算器が並列に動
作して、たとえば複素数の演算が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列に演算される
演算器に関するもので、特に、デジタル・シグナル・プ
ロセッサの演算部に用いられる演算器に関するものであ
る。

【０００２】

【従来の技術】従来、図７に示すように、２つの演算器
６０４および６０５の間に、遅延素子６０３をおく構成
の並列演算器が知られている。この構成において、自己
相関の計算の場合のように、時間的にみて常に１つのデ
ータが変化していくような計算を、２つの演算器、２つ
の入力データ・バスで実現することができる（この構成
に関して、たとえば米国特許明細書第５，４４２，５８
０号を参照のこと）。

【０００３】

【発明が解決しようとする課題】しかし、上記の構成
は、たとえば複素数の乗算のような計算を２つの演算器
で並列に演算する場合は適用することができない。

【０００４】すなわち、２つの複素数の乗算は、

【０００５】

【数１】（Ａ＋ｊａ）（Ｂ＋ｊｂ）＝（ＡＢ−ａｂ）＋
ｊ（Ａｂ＋ａＢ）を計算する。このとき、上記の遅延素子を挿入した構成
においては、このような（ＡＢ−ａｂ）および（Ａｂ＋
ａＢ）のような演算を２つの演算器を用いて並列に行う
場合、データ入力を演算器に対して行うために、入力バ
スの数を増やすか、または時分割で送る場合はサイクル
数を増やす必要がある。

【０００６】本発明の目的は、上記の例の複素数のよう
な計算においても、２つのバスを用いて、最小のサイク
ル数で並列に演算ができるような簡単な構成の並列演算
器の構成を提供するものである。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、少なくても２つのバスおよび２つの
演算器を有し、２つのバスからのデータを演算する並列
演算器において、前記一方のバスＢ１にデータを転送
し、前記バスＢ１のデータを遅延して、次にバスＢ１お
よびＢ２で転送されるデータと前記２つの演算器で演算
し、データをさらに遅延して、次にバスＢ２で転送され
るデータと前記２つの演算器で演算することを特徴とす
る。

【０００８】また、本発明の並列演算器は、第１の演算
器および第２の演算器を有しており、前記バスからのデ
ータは複素数データであり、バスの一方には第１の複素
数の実部および虚部のデータを順次転送し、バスの他方
には１サイクル遅れて第２の複素数の実部および虚部の
データを順次転送し、第１の演算器は、第１の複素数と
第２の複素数との実部同士および第１の複素数と第２の
複素数との虚部同士の乗算を行ってその和を出力し、第
２の演算器は、第１の複素数の虚部と第２の複素数の実
部との乗算を行い、第１の複素数の実部と第２の複素数
の虚部との乗算を行ってその和を出力して、第１の複素
数を第２の複素数の乗算を行うことを特徴とする。

【０００９】その上、本発明の並列演算器は前記遅延
をレジスタで構成することもできる。

【００１０】そして、これらの並列演算器をデジタル・
シグナル・プロセッサの演算部に用いることもできる。

【００１１】このように構成することにより、２つのバ
スを用いて２つの演算器へ順次データの転送を行うこと
ができ、２つの演算器は並列に演算ができる。

【００１２】また、デジタル・シグナル・プロセッサの
演算部に用いるとパイプラインで順次演算することがで
き、特に効果が大きい。

【００１３】

【発明の実施の形態】図面を用いて本発明の実施形態を
説明する。

【００１４】図１（ａ）は、本発明が適用されるデジタ
ル・シグナル・プロセッサ（ＤＳＰ）の一般的な構成例
の概略図である。図１において、１０１はデータ・バス
で、必要に応じて複数のデータを転送できるような構成
となっている。１０２は演算部で、制御部１０３の制御
に従って、データ・メモリ１０４等からのデータをデー
タ・バス１０１を介して入力して、演算結果をまたデー
タ・バス１０１を介してデータ・メモリ１０４等へ出力
している。１０６は制御メモリ（命令メモリ）で、この
ＤＳＰの動作を規定するプログラムを格納しており、制
御部１０３を制御している。

【００１５】図１（ｂ）は、上記のＤＳＰの演算部１０
２を、もう少し詳細に記載したブロック図である。この
図１（ｂ）において、１０７は演算器入力部で、データ
・バスから演算器１０８へのデータの転送を制御する。
演算器１０８は、制御部１０３からの制御により転送さ
れたデータに対して積和等の演算を行うことができる。
演算器出力１０９は、演算器１０８からの演算結果のデ
ータ・バスへの転送を制御している。

【００１６】［第１の実施形態］図２に本発明の第１の
実施形態の並列演算器を示す。この実施形態において
は、データ・バスは２つのデータを並列に転送できる構
成である。図２において、２０１および２０２はデータ
・バスＢ１（バス１）、Ｂ２（バス２）から演算器に入
力するための配線である。２０３および２０５は遅延素
子で、入力されたデータを１サイクル分または遅延する
ことができる。２０４および２０６はマルチプレクサ
で、２つの入力データから１つを選択して出力できる。
そして、２０７および２０８は演算器で、入力端子Ｉ１
とＩ２および入力端子Ｉ３とＩ４から入力されたデータ
を演算し、その演算結果を出力端子Ｏ１およびＯ２から
出力する。演算器２０７および２０８はたとえば積和等
の演算ができる。

【００１７】上記の並列演算器を、図１に示すデジタル
・シグナル・プロセッサに用いる場合は、この遅延素子
２０３と２０５およびマルチプレクサ２０４と２０６
で、図１（ｂ）の演算器入力部１０７を形成している。
そして、演算器２０７と２０８で図１（ｂ）の演算器１
０８を構成している。

【００１８】この図２に示した本発明の実施形態の演算
器の動作を、上記の複素数の乗算を例にして説明する。
すなわち、２つの複素数の乗算である

【００１９】

【数２】（Ａ＋ｊａ）（Ｂ＋ｊｂ）＝（ＡＢ−ａｂ）＋
ｊ（Ａｂ＋ａＢ）を計算することで、図２に示した本発明の実施形態の動
作を説明する。

【００２０】図３は、データ・バスＢ１およびＢ２から
入力するデータおよび演算器２０７および２０８への入
力および出力を示している。図４（ａ）ないし図４
（ｃ）は、各サイクルの図２に示した構成におけるデー
タの流れを示している。これらの図を用いて、複素数の
乗算を例にして本発明の実施形態の動作を説明する。

【００２１】さて、図３において、サイクル１では、バ
スＢ１にデータＡを転送し、それを遅延素子２０３に印
加する。その様子を示したのが図４（ａ）である。

【００２２】サイクル２では、バスＢ１にデータａ、バ
スＢ２にデータＢを転送する。マルチプレクサ２０６を
制御することで、演算器２０７の入力Ｉ２および演算器
２０８の入力Ｉ４にデータＢが印加される。演算器２０
７の入力Ｉ１には遅延素子２０３からのデータＡも印加
される。また、演算器２０８の入力Ｉ３には、データａ
が印加される。その様子を示したのが図４（ｂ）であ
る。そして、データａは、遅延素子２０３にも印加され
１サイクル遅延される。またデータＡは遅延素子２０５
にも印加され、１サイクル遅延される。

【００２３】サイクル３では、バスＢ２にデータｂを転
送する。マルチプレクサ２０４および２０６を制御する
ことで、演算器２０７の入力Ｉ２にデータｂ、演算器２
０８の入力Ｉ４にデータｂが印加され、演算器２０７の
入力Ｉ１には遅延素子２０３からのデータａ、演算器２
０８の入力Ｉ３には遅延素子２０５からのデータＡが印
加される。この様子を示したのが図４（ｃ）である。サ
イクル３においては、演算器２０７および２０８の内部
で、前のサイクルまでに入力されているデータを用いて
（Ａ・Ｂ）および（ａ・Ｂ）を計算し終わり、内部のア
キュムレータに格納される。

【００２４】また、次のサイクル４では、演算器２０７
および２０８の内部で、前のサイクルまでに入力されて
いるデータを用いて（ａ・ｂ）および（Ａ・ｂ）を計算
し、前のサイクルでに計算されてアキュムレータに格納
されている演算結果を用いて、Ａ・Ｂ−ａ・ｂおよびＡ
・ｂ＋ａ・Ｂを計算する。そして、それぞれの出力Ｏ１
およびＯ２から出力する。

【００２５】このように、複素数の乗算において、３サ
イクルで演算に必要なデータの転送を終了し、並列に演
算して４サイクル後に演算結果を得ることが可能であ
る。

【００２６】これらの演算は、パイプラインのように次
々にデータをバスから取り込むことで連続的に演算を行
い、次々にデータを出力することができる。

【００２７】また、上記の構成は、演算器が２つの場合
を説明したが、演算器を３以上同様の構成で接続してデ
ータを送り、並列に演算することも可能である。

【００２８】なお、本発明の実施形態の構成で、従来の
技術で説明した自己相関等の演算も、マルチプレクサを
制御することで行うことができる。

【００２９】［第２の実施形態］遅延素子２０３および
２０５は、レジスタで構成することが可能である。その
構成例を図５、図６を用いて説明する。

【００３０】図５において、５０１、５０２、５０４、
５０７は、演算部５２０および５３０に入力するための
レジスタである。これらのレジスタとマルチプレクサ５
０３、５０６を用いてバスＢ１およびＢ２からの入力デ
ータを演算部５２０および５３０に入力する。

【００３１】また、演算部５２０および５３０は、乗算
器５０８および５１２、レジスタ５０９および５１３、
加算器５１０および５１４、レジスタ５１１および５１
５により構成されている。このように、各演算部に直列
に内部レジスタを２つ有しているため、図２〜図４で説
明した演算器とは異なり、２サイクルで乗算と加算を行
う。

【００３２】さて、この図５に示した構成の動作を図６
に示したデータの演算されていく様子を示した表を用い
て説明する。

【００３３】この図５で用いているレジスタは、各サイ
クルの終わりで入力されているデータを格納するように
動作する。

【００３４】サイクル１では、バスＢ１にデータＡが現
れたことを示している。そのデータＡは次のサイクル
（サイクル２）では、レジスタ５０１に格納されてい
る。サイクル２では、バスＢ１およびＢ２に次のデータ
ａおよびＢが現れる。そのデータａは、次のサイクル
（サイクル３）では、レジスタ５０１と５０７に格納さ
れており、データＢはレジスタ５０２に格納されてい
る。そして、レジスタ５０１に記憶されたデータＡは、
このサイクルではマルチプレクサ５０３を介してレジス
タ５０４に格納されている。バスＢ２には、データｂが
現れている。

【００３５】レジスタ５０４とレジスタ５０２からの入
力を受け、乗算器５０８はＡ・Ｂを計算する。また、乗
算器５１２は、レジスタ５０２とレジスタ５０７からの
入力でａ・Ｂを計算する。この演算結果は、次のサイク
ル（サイクル４）では、レジスタ５０９および５１３に
格納されている。

【００３６】さて、レジスタ５０１に格納されていたデ
ータａは、サイクル４では、マルチプレクサ５０３を介
してレジスタ５０４に格納されている。そして、レジス
タ５０４に格納されていたデータＡは、マルチプレクサ
５０６を介してレジスタ５０７へ格納される。レジスタ
５０２には、バスＢ２からデータｂが格納されている。

【００３７】そして、レジスタ５０４とレジスタ５０２
からの入力を受け、乗算器５０８はａ・ｂを計算する。
また、乗算器５１２は、レジスタ５０２とレジスタ５０
７からの入力でＡ・ｂを計算する。

【００３８】この演算結果は、次のサイクル（サイクル
５）では、レジスタ５０９および５１３に格納される。
レジスタ５０９および５１３に格納されていた演算結果
Ａ・Ｂおよびａ・Ｂはレジスタ５１１および５１５に格
納される。

【００３９】レジスタ５１１とレジスタ５０９の内容お
よびレジスタ５１５とレジスタ５１３の内容が演算され
て、ＡＢ−ａｂ、Ａｂ＋ａＢが得られ、サイクル６でレ
ジスタ５１１およびレジスタ５１５に格納される。

【００４０】データは、バスＢ１およびバスＢ２に次々
に現れ、それがレジスタに順次格納されていく間に演算
される（パイプライン演算）。それは、図６の表に示さ
れている通りである。

【００４１】上記の演算例では、マルチプレクサ５０３
は省略できるが、他の演算では必要なこともあるので挿
入してある。

【００４２】上記の例では、デジタル・シグナル・プロ
セッサの構成として説明したが、汎用のプロセッサや、
特定の演算を行う演算器にも本発明の構成を適用するこ
とができる。

【００４３】

【発明の効果】上記のように、本発明によれば、簡単な
構成で、２つのバスを用いて２つの演算器へ順次データ
の転送を行うことができ、２つの演算器は並列に演算が
できる。そのため、早く演算ができる。また、パイプラ
インのように、次々にデータを転送して演算するのに適
した構成である。

【図面の簡単な説明】

【図１】デジタル・シグナル・プロセッサの構成例のブ
ロック図である。

【図２】本発明の第１の実施形態の並列演算器を示すブ
ロック図である。

【図３】第１の実施形態の動作例を説明するためにデー
タを変化を示す図である。

【図４】第１の実施形態の動作例を説明する図である。

【図５】第２の実施形態の並列演算器を示すブロック図
である。

【図６】第２の実施形態の動作例を説明するためにデー
タの変化を示す図である。

【図７】従来のデジタル・シグナル・プロセッサの演算
部を示す図である。

【符号の説明】

１０１データ・バス１０２演算部１０３制御部１０４データ・メモリ１０６制御メモリ１０７演算器入力部１０８演算器１０９演算器出力２０１バス１２０２バス２２０３，２０５遅延素子２０４，２０６マルチプレクサ２０７，２０８演算器２０９，２１０出力端子５０１，５０２，５０４，５０７，５０９、５１１，５
１３，５１５レジスタ５０３，５０６マルチプレクサ５０８，５１２乗算器５１０，５１４加算器５２０，５３０演算器

Claims

【特許請求の範囲】

【請求項１】２つのバスおよび２つの演算器を有し、
２つのバスから順次転送されるデータを演算する並列演
算器において、前記一方のバスＢ１にデータを転送し、前記バスＢ１のデータを遅延して、次にバスＢ１および
Ｂ２で転送されるデータと前記２つの演算器で演算し、前記遅延したデータをさらに遅延すると共にバスＢ１に
転送された前記データを遅延してバスＢ２で転送される
データと前記２つの演算器で演算することを特徴とする
並列演算器。
【請求項２】請求項１記載の並列演算器において、第
１の演算器および第２の演算器を有しており、前記バスからのデータは複素数データであり、一方のバ
スＢ１には第１の複素数の実部および虚部のデータを順
次転送し、他方のバスＢ２には１サイクル遅れて第２の
複素数の実部および虚部のデータを順次転送し、第１の演算器は、第１の複素数と第２の複素数との実部
同士および第１の複素数と第２の複素数との虚部同士の
乗算を行ってその和を出力し、第２の演算器は、第１の複素数の虚部と第２の複素数の
実部との乗算を行い、第１の複素数の実部と第２の複素
数の虚部との乗算を行ってその和を出力し、第１の複素数を第２の複素数との乗算を行うことを特徴
とする並列演算器。
【請求項３】請求項１または２記載の並列演算器にお
いて、前記遅延をレジスタで構成することを特徴とする
並列演算器。
【請求項４】請求項１〜３いずれか記載の並列演算器
を演算部に有することを特徴とするデジタル・シグナル
・プロセッサ。