JPH01201771A - 積和演算装置 - Google Patents
積和演算装置Info
- Publication number
- JPH01201771A JPH01201771A JP2609488A JP2609488A JPH01201771A JP H01201771 A JPH01201771 A JP H01201771A JP 2609488 A JP2609488 A JP 2609488A JP 2609488 A JP2609488 A JP 2609488A JP H01201771 A JPH01201771 A JP H01201771A
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- Japan
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Links
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、積和演算装置の乗算部と算術演算部をパイプ
ライン方式とする時、入力データのビット１嘔の増加に
供い生じる乗算部の演算速度と算術演算部の演庶速度の
差を減少させ、積和演算の総合的な高速化を効率良く実
現するものである。
ライン方式とする時、入力データのビット１嘔の増加に
供い生じる乗算部の演算速度と算術演算部の演庶速度の
差を減少させ、積和演算の総合的な高速化を効率良く実
現するものである。
従来の技術
従来使用されている積和演算装置で１乗算部と算術演算
部をパイプライン方式とした装置は、−般に第２図に示
す装置が用いられている。この装置は１乗算部１では、
Ｘ、Ｙの２つの入力データを乗算器３で乗算し、乗算結
果を１０のパイプラインレジスタＢ１に納め、算術演算
部２では、５のレジスタムのデータムと、１９のパイプ
ラインレジスタＢ１のデータＢ１とを加算器４によシ加
算する。
部をパイプライン方式とした装置は、−般に第２図に示
す装置が用いられている。この装置は１乗算部１では、
Ｘ、Ｙの２つの入力データを乗算器３で乗算し、乗算結
果を１０のパイプラインレジスタＢ１に納め、算術演算
部２では、５のレジスタムのデータムと、１９のパイプ
ラインレジスタＢ１のデータＢ１とを加算器４によシ加
算する。
発明が解決しようとする課題
しかしながら上記のような構成では、入力データのビッ
ト幅の増加に供い１乗算部の演算速度が算術演算部の演
算速度に対して遅くなるという開題点を有していた。例
えば、乗算部で１６ビツト×１６ビツトの乗算をキャリ
ーセーブ方式で計算する時の遅延時間は。
ト幅の増加に供い１乗算部の演算速度が算術演算部の演
算速度に対して遅くなるという開題点を有していた。例
えば、乗算部で１６ビツト×１６ビツトの乗算をキャリ
ーセーブ方式で計算する時の遅延時間は。
（乗算部遅延時開）＝（部分積生成）＋（ハーフアダ）
＋（フルアダＸ１３）＋（１６ビツト加罪遅延）・・・
（１）で計算される。これに対し算術演算部での１６ビ
ツト加算の遅延時間は。
＋（フルアダＸ１３）＋（１６ビツト加罪遅延）・・・
（１）で計算される。これに対し算術演算部での１６ビ
ツト加算の遅延時間は。
（算術演算部の遅延時間）＝（１６ビツトの加１γ遅延
）・・・・・・交） のみで乗算部と算術演算部をパイプライン方式で結ぶと
、実行速度の差が問題となることが分かる。
）・・・・・・交） のみで乗算部と算術演算部をパイプライン方式で結ぶと
、実行速度の差が問題となることが分かる。
課題を解決するだめの手段
本発明は上記間＠点を解決するため、乗算部では乗算の
ｎ個の実行中間出力を納めるｎ個のノ（イブラインレジ
スタを持ち、算術演算部では、前記ｎ個の中間出力を算
術演算部で加算される１入力の合計（ｎ＋１）入力を２
入力て変換するＷａｌｌａｃｅＴｒｅｅの変換器と、前
記２入力を加算する加算器により構成されることを特徴
とする積和演算装置である。
ｎ個の実行中間出力を納めるｎ個のノ（イブラインレジ
スタを持ち、算術演算部では、前記ｎ個の中間出力を算
術演算部で加算される１入力の合計（ｎ＋１）入力を２
入力て変換するＷａｌｌａｃｅＴｒｅｅの変換器と、前
記２入力を加算する加算器により構成されることを特徴
とする積和演算装置である。
作用
上記した構成により、乗算部の演算速度の高速化が図れ
、又、パイプライン方式において重要な乗算部と算術演
算部との演算速度とのバランスがとれるようになり、積
和演算の総合的な高速化が可能となる。
、又、パイプライン方式において重要な乗算部と算術演
算部との演算速度とのバランスがとれるようになり、積
和演算の総合的な高速化が可能となる。
例えば１本発明を用いた時、乗算部で１６ビツト×１６
ビツトの乗算の途中結果を２個のパイプラインレジスタ
にキャリーセーブ方式を用いて納める時の遅延時間は、 （乗算部遅延時間）＝（部分積生成） ＋（／％−ファ
ダ）＋（フルアダ×１３） ・・・・・・・・・（３）
となり、（１）式と比較して（１５ビツト加算遅延）の
遅延時間が減少されたことになる。これに対し算術演算
部での１６ビツトの加算の遅延時間は、（算術演算部の
遅延時間）＝（フルアダ×１）＋（１６ビツトの加算遅
延） ・・・・・・・・・・伺となる。以上のように
、２個のパイプラインレジスタを用いることによって、
従来の乗算部での１６ビツトの加算遅延時間が、算術演
算部のフルアダ１つの遅延時間に代用される。
ビツトの乗算の途中結果を２個のパイプラインレジスタ
にキャリーセーブ方式を用いて納める時の遅延時間は、 （乗算部遅延時間）＝（部分積生成） ＋（／％−ファ
ダ）＋（フルアダ×１３） ・・・・・・・・・（３）
となり、（１）式と比較して（１５ビツト加算遅延）の
遅延時間が減少されたことになる。これに対し算術演算
部での１６ビツトの加算の遅延時間は、（算術演算部の
遅延時間）＝（フルアダ×１）＋（１６ビツトの加算遅
延） ・・・・・・・・・・伺となる。以上のように
、２個のパイプラインレジスタを用いることによって、
従来の乗算部での１６ビツトの加算遅延時間が、算術演
算部のフルアダ１つの遅延時間に代用される。
実施例
第１図に本発明の乗算部と算術演算部が、Ｂ１゜Ｂ２の
２個のパイプラインレジスタ１ｏ、１１１／ｃよって結
ばれる時の積和演算装置の例を示す。以下このブロック
図について説明する。
２個のパイプラインレジスタ１ｏ、１１１／ｃよって結
ばれる時の積和演算装置の例を示す。以下このブロック
図について説明する。
乗算部、１では、入力データＸとτの乗算が乗算器３で
なされるが、その演算は最終までされず途中結果として Ｘ Ｘ Ｙ ： Ｂ １ ＋ Ｂ ２
・−・・・（５）（５）式で示す。Ｂ１．Ｂ２というデ
ータの形で１０゜１１のパイプラインレジスタＢ１．Ｂ
２に納められる。
なされるが、その演算は最終までされず途中結果として Ｘ Ｘ Ｙ ： Ｂ １ ＋ Ｂ ２
・−・・・（５）（５）式で示す。Ｂ１．Ｂ２というデ
ータの形で１０゜１１のパイプラインレジスタＢ１．Ｂ
２に納められる。
算術演算部２では、データＢ１．Ｂ２と、算術演算部で
加算される６のレジスタ五て納められているデータムの
合計３入力のデータが、６の変換器ＧＫよって、 Ｂ１＋３２＋ム＝Ｃ１＋０２ ・・・・・・・・・
（６）（６）式で示すように０１と０２という２入力の
データに変換される。この変換器Ｃは−Ｗａｌｌ ＆ｃ
ｅＴｒｅｅ方弐によるもので、入力が３入力の場合は１
役のフルアダーで実現できる。変換された２つのデータ
０１，０２は従来の加算部と同様に加算器４で加算され
、レジスタ五に納められる。
加算される６のレジスタ五て納められているデータムの
合計３入力のデータが、６の変換器ＧＫよって、 Ｂ１＋３２＋ム＝Ｃ１＋０２ ・・・・・・・・・
（６）（６）式で示すように０１と０２という２入力の
データに変換される。この変換器Ｃは−Ｗａｌｌ ＆ｃ
ｅＴｒｅｅ方弐によるもので、入力が３入力の場合は１
役のフルアダーで実現できる。変換された２つのデータ
０１，０２は従来の加算部と同様に加算器４で加算され
、レジスタ五に納められる。
以上１乗算部と算術演算部とを２本のパイプラインレジ
スタによって結ぶ時の積和演算装置について説明したが
、乗算部と算術演算部の実行速度のバランスをさらに良
くするためパイプラインレジスタの数を複数個を用いる
ことも可能である。
スタによって結ぶ時の積和演算装置について説明したが
、乗算部と算術演算部の実行速度のバランスをさらに良
くするためパイプラインレジスタの数を複数個を用いる
ことも可能である。
発明の詳細
な説明したように、本発明を用いれば１乗算部での演算
速度が高速化され、又パイプライン方式ておいて重要な
乗算部と算術演算部との演算速度のバランスがとれるよ
う設計でき、積和演算の総合的な高速化が図れる。又、
素子数の面において、従来の積和演算装置と比較してみ
ても、はとんど変わらず、その実用的効果は大きい。
速度が高速化され、又パイプライン方式ておいて重要な
乗算部と算術演算部との演算速度のバランスがとれるよ
う設計でき、積和演算の総合的な高速化が図れる。又、
素子数の面において、従来の積和演算装置と比較してみ
ても、はとんど変わらず、その実用的効果は大きい。
【図面の簡単な説明】
第１図は本発明の乗算部と算術演算部を２個のパイプラ
インレジスタによって結んだ時の積和演算装置の構成図
、第２図は従来の積和演算装置の構成図である。 １・・・・・・乗算部、６・・・・・変換 Ｃ，２・・
・・・・算術演算部、１０〜１１・・・・・・パイプラ
インレジスタＢ１゜３２．３・・・・・・乗算器、４・
・・・・・加算器、６・・・・・・レジスタム。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ×
インレジスタによって結んだ時の積和演算装置の構成図
、第２図は従来の積和演算装置の構成図である。 １・・・・・・乗算部、６・・・・・変換 Ｃ，２・・
・・・・算術演算部、１０〜１１・・・・・・パイプラ
インレジスタＢ１゜３２．３・・・・・・乗算器、４・
・・・・・加算器、６・・・・・・レジスタム。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ×
Claims (1)
- 乗算部と算術演算部を持ち、積和演算を操り返し実行す
る積和演算装置において、前記乗算部の実行と前記算術
演算部の実行をパイプライン方式とし、前記乗算部では
乗算のｎ個の実行中間出力を納めるｎ個のパイプライン
レジスタを持ち、前記算術演算部では前記ｎ個の中間出
力と前記算術演算部で加算される１入力の合計（ｎ＋１
）入力を２入力に変換するＷａｌｌａｃｅＴｒｅｅの変
換器と、前記２入力を加算する加算器により構成される
ことを特徴とする積和演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026094A JPH07117954B2 (ja) | 1988-02-05 | 1988-02-05 | 積和演算装置 |
| US08/051,273 US5278781A (en) | 1987-11-12 | 1993-04-23 | Digital signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026094A JPH07117954B2 (ja) | 1988-02-05 | 1988-02-05 | 積和演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201771A true JPH01201771A (ja) | 1989-08-14 |
| JPH07117954B2 JPH07117954B2 (ja) | 1995-12-18 |
Family
ID=12184010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026094A Expired - Lifetime JPH07117954B2 (ja) | 1987-11-12 | 1988-02-05 | 積和演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117954B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103419A (en) * | 1989-02-02 | 1992-04-07 | Matsushita Electric Industrial Co., Ltd. | Circuit for calculating the sum of products of data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
-
1988
- 1988-02-05 JP JP63026094A patent/JPH07117954B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103419A (en) * | 1989-02-02 | 1992-04-07 | Matsushita Electric Industrial Co., Ltd. | Circuit for calculating the sum of products of data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117954B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |