JPH04219820A

JPH04219820A - 乗算回路

Info

Publication number: JPH04219820A
Application number: JP40456690A
Authority: JP
Inventors: Muneyoshi Yamada; 山田　宗義
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1990-12-20
Filing date: 1990-12-20
Publication date: 1992-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばデジタルシグナル
プロセッサ（ＤＳＰ）等の電子制御装置に使用される乗
算回路に関する。近年、電子制御は高速性、高機能性が
要求されており、このため電子制御装置に使用される乗
算回路を高速化する必要がある。

【０００２】

【従来の技術】従来、例えば電子制御装置に使用されて
いる乗算回路は被乗数に乗数を乗じて、複数個の桁より
なる複数の部分積を算出した後、加算回路部により全て
の部分積を一度に加算して解を算出するようにしていた
。

【０００３】

【発明が解決しようとする課題】しかしながら、乗算回
路で扱う被除数、乗数の桁数が大きくなるのに伴って、
乗算回路を構成する加算回路部が大きくなり、乗算回路
が大型化する。従って、この乗算回路を例えばワンチッ
プ構成のＤＳＰ等の電子制御装置に搭載しようとすると
、乗算回路の専有面積が大きくなり、電子制御装置の高
機能化を図ることができないという問題点がある。

【０００４】本発明は上記問題点を解決するためになさ
れたものであって、部分積の加算処理を行う際に、その
一部を外部の簡単な構成の加算器に行わせることにより
、乗算回路内の加算器の数を低減でき、よって乗算処理
のみを行う回路部の専有面積を低減して電子制御装置の
高機能化を図ることができる乗算回路を提供することを
目的とする。

【０００５】又、乗算回路で扱う被除数、乗数の桁数が
大きくなるのに伴って加算回路部が大きくなり、全ての
部分積における最下位桁から最上位桁までの桁上がり伝
搬時間が増大して演算時間が遅くなるため、乗算処理の
高速化を図ることができないという問題点があった。本
発明は各部分積における全ての桁のうち、それぞれ異な
る所定数の桁をグループとしてそのグループの桁の値を
加算して算出した各部分解を順次レジスタに記憶させて
解を算出するパイプライン処理を行うことにより、乗算
処理を連続して実行する際の演算速度の高速化を図るこ
とを目的とする。

【０００６】

【課題を解決するための手段】図１は第１発明の原理説
明図である。部分積算出回路部１は被乗数と乗数とを入
力し、被乗数に乗数を乗ずることによりそれぞれ複数個
の桁よりなる複数の部分積を算出する。複数の部分解算
出回路部２〜５は、部分積算出回路部１により算出され
た各部分積における全ての桁のうち、それぞれ異なる所
定数の桁をグループとしてそのグループを構成する所定
数の桁の値を入力し、それらの値を加算して部分解を算
出する。各グループはそのグループの最上位桁と最下位
桁との桁幅が基準桁幅以内となる所定数の桁にて構成す
るとともに、各グループはそのグループの最下位桁を基
準にして順に整列させた時、（２ｉ−１）番目（ｉは自
然数）のグループの最上位桁と（２ｉ＋１）番目のグル
ープの最下位桁との間、及び２ｉ番目のグループの最上
位桁と（２ｉ＋２）番目のグループの最下位桁との間に
それぞれ一桁以上の桁数を開けている。

【０００７】解算出回路部６は各部分解算出回路部２〜
５の算出結果を加算して解を算出する。又、第２発明で
は、各部分解算出回路部により算出された部分解を記憶
してその部分解を解算出回路部に出力するレジスタを設
けた。

【０００８】

【作用】第１発明では、各部分解算出回路部２〜５に対
応する各グループを、そのグループの最上位桁と最下位
桁との桁幅が基準桁幅以内となる所定数の桁にて構成す
るとともに、各グループをそのグループの最下位桁を基
準にして順に整列させた時、（２ｉ−１）番目のグルー
プの最上位桁と（２ｉ＋１）番目のグループの最下位桁
との間、及び２ｉ番目のグループの最上位桁と（２ｉ＋
２）番目のグループの最下位桁との間にそれぞれ一桁以
上の桁数を開けている。

【０００９】このため、奇数番目の部分解算出回路部２
，４により算出された各部分解にオーバーラップする部
分がなく、奇数番目の部分解算出回路部２，４により算
出された各部分解を１つの数値として取り扱うことが可
能になる。又、偶数番目の部分解算出回路部３，５によ
り算出された各部分解にもオーバーラップする部分がな
く、偶数番目の部分解算出回路部３，５により算出され
た各部分解も１つの数値として取り扱うことが可能とな
る。

【００１０】従って、解算出回路部６は２つの数値より
なる１回の加算を行える簡単な構成であればよくなり、
乗算処理以外の目的で設けられた加算器を解算出回路部
６として兼用することが可能となる。このため、この乗
算回路を例えばワンチップ構成のＤＳＰ等の電子制御装
置に搭載しようとすると、乗算処理のみを行う部分の専
有面積が低減され、電子制御装置の高機能化が可能とな
る。

【００１１】又、第２発明では、各部分解算出回路部に
より算出された部分解を記憶してその部分解を解算出回
路部に出力するレジスタを設けたので、各部分解算出回
路部により算出された部分解をレジスタに記憶すると同
時に、部分積算出回路部に新たな被乗数及び乗数を入力
して部分積を算出する一方で、解算出回路部によりレジ
スタに記憶された部分解を加算して解を算出するパイプ
ライン処理を行うことができ、乗算処理を連続して実行
する際の演算速度の高速化が可能となる。

【００１２】

【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。図２は２進表示の被乗数及び乗
数の乗算を行う乗算回路１０を示し、同回路１０は部分
積算出回路部１１、被乗数レジスタ１２、乗数レジスタ
１３、第１及び第２部分解算出回路部１４，１５、レジ
スタ１６，１７及び解算出回路部１８により構成されて
いる。

【００１３】部分積算出回路部１１は被乗数レジスタ１
２を介して２３　桁がｘ３、２２　桁がｘ２、２１　桁
がｘ１、２０　桁がｘ０よりなる４ビットの被乗数Ｘを
入力するとともに、乗数レジスタ１３を介して２３　桁
がｙ３、２２　桁がｙ２、２１　桁がｙ１、２０　桁が
ｙ０よりなる４ビットの乗数Ｙを入力し、被乗数Ｘに乗
数Ｙの各ビットｙ０〜ｙ３を乗ずることにより、図５（
ａ）に示すように４個の部分積Ｐ１〜Ｐ４を算出する。

【００１４】従って、部分積Ｐ１〜Ｐ４は以下の式のよ
うになる。　　Ｐ１＝（ｘ３・ｙ０）×２３＋（ｘ２・ｙ０）×２
２＋（ｘ１・ｙ０）×２１＋（ｘ０・ｙ０）×２０　　
Ｐ２＝（ｘ３・ｙ１）×２４＋（ｘ２・ｙ１）×２３＋
（ｘ１・ｙ１）×２２＋（ｘ０・ｙ１）×２１　　Ｐ３
＝（ｘ３・ｙ２）×２５＋（ｘ２・ｙ２）×２４＋（ｘ
１・ｙ２）×２３＋（ｘ０・ｙ２）×２２　　Ｐ４＝（
ｘ３・ｙ３）×２６＋（ｘ２・ｙ３）×２５＋（ｘ１・
ｙ３）×２４＋（ｘ０・ｙ３）×２３部分積算出回路部
１１には第１及び第２部分解算出回路部１４，１５が接
続され、各部分解算出回路部１４，１５は各部分積Ｐ１
〜Ｐ４における全ての桁のうち、それぞれ異なる所定数
の桁を図５（ｂ）に示すようにグループＧ１，Ｇ２とし
てそのグループを構成する所定数の桁の値を入力する。そして、各部分解算出回路部１４，１５はそれらの値を
加算して図５（ｃ）に示すように部分解ＰＳ１，ＰＳ２
を算出するようになっている。各部分解算出回路部１４
，１５に対応するグループＧ１，Ｇ２はそのグループの
最上位桁と最下位桁との桁幅が基準桁幅（例えば４桁）
以内となる所定数の桁にて構成されている。この各グル
ープＧ１，Ｇ２を構成する桁の個数は各部分解算出回路
部１４，１５における桁上がり伝搬遅延時間がほぼ同一
となるように設定されている。

【００１５】又、本実施例では２つの部分解算出回路部
１４，１５を設けているのでグループは２つとなるので
あるが、３つ以上の部分解算出回路部を設ける場合には
、各部分解算出回路部に対応する各グループはそのグル
ープの最下位桁を基準にして順に整列させた時、（２ｉ
−１）番目のグループの最上位桁と（２ｉ＋１）番目の
グループの最下位桁との間、及び２ｉ番目のグループの
最上位桁と（２ｉ＋２）番目のグループの最下位桁との
間にそれぞれ一桁以上の桁数を開けて構成する。尚、ｉ
は自然数である。

【００１６】そして、本実施例では第１部分解算出回路
部１４には各部分積Ｐ１〜Ｐ４における１６個の桁のう
ち、１個の２０　桁、２個の２１　桁、３個の２２　桁
及び３個の２３　桁の９個の桁をグループＧ１とし、そ
の各桁の値が９本の信号線Ｓ１〜Ｓ９を介して入力され
ている。第１部分解算出回路部１４はそれらの値を加算して２４
　桁がＢ４、２３　桁がＢ３、２２　桁がＢ２、２１　
桁がＢ１及び２０　桁がＢ０の部分解ＰＳ１を算出する
。

【００１７】即ち、第１部分解算出回路部１４は図３に
示すように、４個の半加算器２０〜２３と、２個の全加
算器２４，２５と、２個のエクスクルーシブＯＲ（Ｅｘ
ＯＲ）回路２６，２７と、桁上げ先見回路２８とで構成
されている。桁上げ先見回路２８は４個のＡＮＤ回路２
９〜３２と１個のＯＲ回路３３とからなる。信号線Ｓ１
を介して入力された２０　桁の値（ｘ０・ｙ０）はその
まま２０　桁の信号Ｂ０として出力される。半加算器２
０には信号線Ｓ２，Ｓ３を介して２１　桁の値（ｘ０・
ｙ１），（ｘ１・ｙ０）が入力され、両値を加算して出
力信号２０Ｂを２１　桁の信号Ｂ１として出力するとと
もに、桁上げ信号２０Ｃを出力する。全加算器２４には
信号線Ｓ４〜Ｓ６を介して２２　桁の値（ｘ０・ｙ２）
，（ｘ２・ｙ０），（ｘ１・ｙ１）が入力され、３つの
値を加算して出力信号２４Ｂを出力するとともに、桁上
げ信号２４Ｃを出力する。全加算器２５には信号線Ｓ７
〜Ｓ９を介して２３　桁の値（ｘ０・ｙ３），（ｘ３・
ｙ０），（ｘ１・ｙ２）が入力され、３つの値を加算し
て出力信号２５Ｂを出力するとともに、桁上げ信号２５
Ｃを出力する。半加算器２１は桁上げ信号２０Ｃ及び出
力信号２４Ｂを入力し、両信号を加算して出力信号２１
Ｂを２２　桁の信号Ｂ２として出力するとともに、桁上
げ信号２１Ｃを出力する。半加算器２２は桁上げ信号２
４Ｃと出力信号２５Ｂを入力し、両信号を加算して出力
信号２２Ｂ及び桁上げ信号２２Ｃを出力する。半加算器
２３は桁上げ信号２１Ｃ及び出力信号２２Ｂを入力し、
両信号を加算して出力信号２３Ｂを２３　桁の信号Ｂ３
として出力するとともに、桁上げ信号２３Ｃを出力する
。ＥｘＯＲ回路２７は桁上げ信号２２Ｃ及び桁上げ信号
２５Ｃを入力するＥｘＯＲ回路２６の出力信号及び桁上
げ信号２３Ｃを入力して２４　桁の信号Ｂ４を出力する
。更に、桁上げ先見回路２８は桁上げ信号２０Ｃ，２４
Ｃ，２５Ｃ及び出力信号２４Ｂ，２５Ｂを入力し、これ
ら各信号の値に基づいてＡＮＤ回路３２より２５　桁の
信号Ｂ５を出力する。

【００１８】又、第２部分解算出回路部１５には各部分
積Ｐ１〜Ｐ４における１６個の桁のうち、１個の２３　
桁、３個の２４　桁、２個の２５　桁及び１個の２桁の
７個の桁をグループＧ２としてその各桁の値が７本の信
号線Ｓ１０〜Ｓ１６を介して入力され、それらの値を加
算して２７　桁がＢ７、２６　桁がＢ６、２５　桁がＢ
５、２４　桁がＢ４及び２３　桁がＢ３の部分解ＰＳ２
を算出する。

【００１９】即ち、第２部分解算出回路部１５は図４に
示すように、２個の半加算器３６，３７と、１個の全加
算器３８と、２個のエクスクルーシブＯＲ（ＥｘＯＲ）
回路３９，４０と、桁上げ先見回路４１とで構成されて
いる。桁上げ先見回路４１は３個のＡＮＤ回路４２〜４
４と１個のＯＲ回路４５とからなる。信号線Ｓ１０を介
して入力された２３　桁の値（ｘ２・ｙ１）はそのまま
２３　桁の信号Ｂ３として出力される。全加算器３８に
は信号線Ｓ１１〜Ｓ１３を介して２４　桁の値（ｘ１・
ｙ３），（ｘ３・ｙ１），（ｘ２・ｙ２）が入力され、
３つの値を加算して出力信号３８Ｂを２４　桁の信号Ｂ
４として出力するとともに、桁上げ信号３８Ｃを出力す
る。半加算器３６には信号線Ｓ１４，Ｓ１５を介して２５　
桁の値（ｘ２・ｙ３），（ｘ３・ｙ２）が入力され、両
値を加算して出力信号３６Ｂを出力するとともに、桁上
げ信号３６Ｃを出力する。半加算器３７は桁上げ信号３
８Ｃ及び出力信号３６Ｂを入力し、両信号を加算して出
力信号３７Ｂを２５　桁の信号Ｂ５として出力するとと
もに、桁上げ信号３７Ｃを出力する。ＥｘＯＲ回路４０
は桁上げ信号３６Ｃ及び２桁の値（ｘ３・ｙ３）を入力
するＥｘＯＲ回路３９の出力信号及び桁上げ信号３７Ｃ
を入力して２６　桁の信号Ｂ６を出力する。更に、桁上
げ先見回路４１は桁上げ信号３６Ｃ，３８Ｃ、出力信号
３６Ｂ及び値（ｘ３・ｙ３）を入力し、これら各信号の
値に基づいてＯＲ回路４５より２７　桁の信号Ｂ７を出
力する。

【００２０】第１部分解算出回路部１４に接続されたレ
ジスタ１６は同回路部１４の部分解ＰＳ１の２５　桁〜
２０　桁の各桁の信号Ｂ５〜Ｂ０を記憶し、解算出回路
部１８に入力する。第２部分解算出回路部１５に接続さ
れたレジスタ１７は同回路部１５の部分解ＰＳ２の２７
　桁〜２３　桁の各桁の信号Ｂ７〜Ｂ３を記憶し、解算
出回路部１８に入力する。

【００２１】解算出回路部１８は各レジスタ１６，１７
から入力された両部分解ＰＳ１，ＰＳ２の各桁を加算し
て図５（ｄ）に示すように、２７　桁がＯ７、２６　桁
がＯ６、２５　桁がＯ５、２４　桁がＯ４、２３　桁が
Ｏ３、２２　桁がＯ２、２１　桁がＯ１、２０　桁がＯ
０よりなる８桁の解Ｔを算出し、各桁の値を出力する。このように、本実施例では２つの部分解算出回路部１４
，１５を設けるとともに、各部分解算出回路部１４，１
５に対応する各グループＧ１，Ｇ２をそのグループの最
上位桁と最下位桁との桁幅が４桁以内となる所定数の桁
にて構成した。従って、各部分解算出回路部１４，１５
の桁幅方向への大きさは、従来のように全ての部分解Ｐ
１〜Ｐ４を入力して解を算出する加算回路部の大きさの
半分以下となる。又、部分解算出回路部１４，１５により算出された各部
分解をそれぞれ１つの数値として取り扱うことが可能に
なるため、解算出回路部１８は２つの数値間で１回の加
算を行える簡単な構成であればよくなり、乗算処理以外
の目的で設けられた加算器を解算出回路部１８として兼
用することが可能となる。このため、この乗算回路を例
えばワンチップ構成のＤＳＰ等の電子制御装置に搭載し
ようとすると、乗算処理のみを行う部分、即ち、部分積
算出回路部１１及び各部分解算出回路部１４，１５によ
る専有面積を低減でき、ＤＳＰの高機能化を図ることが
できる。

【００２２】又、本実施例では各部分解算出回路部１４
，１５により算出された部分解ＰＳ１，ＰＳ２を記憶し
てそれらを解算出回路部１８に出力するレジスタ１６，
１７を設けている。従って、被乗数Ｘ０及び乗数Ｙ０を
入力して部分積算出回路部１１により４つの部分積を算
出し、部分解算出回路部１４，１５により算出された各
部分解をレジスタ１６，１７に記憶すると同時に、部分
積算出回路部１１に新たな被乗数Ｘ１及び乗数Ｙ１を入
力して部分積を算出する一方で、解算出回路部１８によ
りレジスタ１６，１７に記憶された部分解を加算して解
を算出するパイプライン処理を行うことができ、乗算処
理を連続して実行する際の演算速度の高速化を図ること
ができる。

【００２３】次に別の実施例を図６，図７に従って説明
する。尚、説明の便宜上、図２と同様の構成については
同一の符号を付して説明を一部省略する。図６は別の実
施例における乗算回路５０を示し、２進表示の被乗数Ｘ
及び乗数Ｙの乗算を行う。乗算回路５０は部分積算出回
路部１１、被乗数レジスタ１２、乗数レジスタ１３、第
１〜第４の部分解算出回路部５１〜５４、レジスタ５５
，５６及び解算出回路部１８により構成されている。

【００２４】第１〜第４の各部分解算出回路部５１〜５
４には部分積算出回路部１１による各部分積Ｐ１〜Ｐ４
の全ての桁のうち、それぞれ異なる所定数の桁を図７（
ａ）に示すようにグループＧ１〜Ｇ４としてそのグルー
プを構成する所定数の桁の値が入力されている。そして
、各部分解算出回路部５１〜５４はそれらの値を加算し
て図７（ｂ）に示すように部分解ＰＳ１〜ＰＳ４を算出
するようになっている。各部分解算出回路部５１〜５４
に対応するグループＧ１〜Ｇ４はそのグループの最上位
桁と最下位桁との桁幅が２桁以内となる所定数の桁にて
構成されるとともに、各グループＧ１〜Ｇ４はそのグル
ープの最下位桁を基準にして順に整列させた時、グルー
プＧ１の最上位桁とグループＧ３の最下位桁との間、及
びグループＧ２の最上位桁とグループＧ４の最下位桁と
の間にそれぞれ２桁の桁数を開けて構成されている。

【００２５】即ち、第１の部分解算出回路部５１には各
部分積Ｐ１〜Ｐ４における１６個の桁のうち、１個の２
０　桁、２個の２１　桁の３個の桁をグループＧ１とし
、その各桁の値（ｘ０・ｙ０），（ｘ０・ｙ１），（ｘ
１・ｙ０）が３本の信号線Ｓ１〜Ｓ３を介して入力され
ている。同回路部５１はそれらの値を加算して２２　桁
がＢ２、２１　桁がＢ１、２０　桁がＢ０の部分解ＰＳ
１を算出し、レジスタ５５に出力する。第２の部分解算
出回路部５２には３個の２２　桁、２個の２３　桁の５
個の桁をグループＧ２とし、その各桁の値（ｘ０・ｙ２
），（ｘ２・ｙ０），（ｘ１・ｙ１），（ｘ０・ｙ３）
，（ｘ３・ｙ０）が５本の信号線Ｓ４〜Ｓ８を介して入
力されている。同回路部５２はそれらの値を加算して２
４　桁がＢ４、２３　桁がＢ３、２２　桁がＢ２の部分
解ＰＳ２を算出し、レジスタ５６に出力する。

【００２６】又、第３の部分解算出回路部５３には２個
の２３　桁、３個の２４　桁の５個の桁をグループＧ３
とし、その各桁の値（ｘ１・ｙ２），（ｘ２・ｙ１），
（ｘ１・ｙ３），（ｘ３・ｙ１），（ｘ２・ｙ２）が５
本の信号線Ｓ９〜Ｓ１３を介して入力されている。同回
路部５３はそれらの値を加算して２６　桁がＢ６、２５
　桁がＢ５、２４　桁がＢ４、２３　桁がＢ３の部分解
ＰＳ３を算出し、レジスタ５５に出力する。更に、第４
の部分解算出回路部５４には２個の２５　桁、１個の２
６　桁の３個の桁をグループＧ４とし、その各桁の値（
ｘ２・ｙ３），（ｘ３・ｙ２），（ｘ３・ｙ３）が３本
の信号線Ｓ１４〜Ｓ１６を介して入力されている。同回
路部５４はそれらの値を加算して２７桁がＢ７、２６　
桁がＢ６、２５　桁がＢ５の部分解ＰＳ４を算出し、レ
ジスタ５６に出力する。

【００２７】従って、グループＧ１の最上位桁を２１　
桁とするとともに、グループＧ３の最下位桁を２３　桁
として２桁の桁数を開けたので、部分解算出回路部５１
により算出された部分解ＰＳ１は桁上げがあったとして
も部分解算出回路部５３により算出された部分解ＰＳ３
とオーバーラップせず、両部分解ＰＳ１，ＰＳ３はレジ
スタ５５に１つの数値として記憶される。又、グループ
Ｇ２の最上位桁を２３　桁とするとともに、グループＧ
４の最下位桁を２５　桁として２桁の桁数を開けたので
、部分解算出回路部５２により算出された部分解ＰＳ２
は桁上げがあったとしても部分解算出回路部５４により
算出された部分解ＰＳ４とオーバーラップせず、両部分
解ＰＳ２，ＰＳ４はレジスタ５６に１つの数値として記
憶される。

【００２８】このため、解算出回路部１８はレジスタ５
５を介して入力された部分解ＰＳ１，ＰＳ３を一方の数
値として取り扱うとともに、レジスタ５５を介して入力
された部分解ＰＳ２，ＰＳ４を他方の数値として取り扱
い、各レジスタ５５，５６の値を加算して図５（ｄ）に
示すように解Ｔを算出できる。従って、本実施例におい
ても解算出回路部１８は２つの数値間で１回の加算を行
える簡単な構成であればよくなり、乗算処理以外の目的
で設けられた加算器を解算出回路部１８として兼用する
ことが可能となり、この乗算回路を例えばワンチップ構
成のＤＳＰ等の電子制御装置に搭載する際、ＤＳＰの高
機能化を図ることができる。

【００２９】又、本実施例においてもレジスタ５５，５
６を設けたので、パイプライン処理を行うことができ、
乗算処理を連続して実行する際の演算速度の高速化を図
ることができる。図８は別の実施例を示し、図８（ａ）
に示すように部分積算出回路部によるｍ個の部分積Ｐ１
〜Ｐｍにおける全ての桁をｎ（偶数）個のグループＧ１
〜Ｇｎに分割している。各グループＧ１〜Ｇｎはそのグ
ループの最上位桁と最下位桁との桁幅が基準桁幅以内と
なる所定数の桁にて構成されるとともに、各グループの
最下位桁を基準にして順に整列させた時、（２ｉ−１）
番目のグループの最上位桁と（２ｉ＋１）番目のグルー
プの最下位桁との間、及び２ｉ番目のグループの最上位
桁と（２ｉ＋２）番目のグループの最下位桁との間にそ
れぞれ一桁以上の桁数を開けて構成されている。尚、ｉ
は自然数である。

【００３０】これにより、図８（ｂ）に示すように、奇
数番目の部分解ＰＳ１，ＰＳ３，・・・，ＰＳｎ−１　
は桁上げがあったとしてもオーバーラップせず、一方の
数値として取り扱うことができる。又、偶数番目の部分
解ＰＳ２，ＰＳ４，・・・，ＰＳｎ　も桁上げがあった
としてもオーバーラップせず、他方の数値として取り扱
うことができる。従って、この例においても、解算出回
路部は２つの数値間で１回の加算を行える簡単な構成で
あればよくなり、乗算処理以外の目的で設けられた加算
器を解算出回路部として兼用することが可能となるため
、乗算回路の小型化を図ることができる。

【００３１】尚、前記各実施例では２進数の乗算処理を
行う乗算回路に具体化したが、任意の固定基数表記法で
表示される数、例えば１０進数の乗算処理を行う乗算回
路に具体化してもよい。

【００３２】

【発明の効果】以上詳述したように本発明によれば、部
分積の加算処理を行う際に、その一部を外部の簡単な構
成の加算器に行わせることにより、乗算回路内の加算器
の数を低減でき、よって乗算処理のみを行う回路部の専
有面積を低減して電子制御装置の高機能化を図ることが
できる。

【００３３】又、第２発明によれば、各部分積における
全ての桁のうち、それぞれ異なる所定数の桁をグループ
としてそのグループの桁の値を加算して算出した各部分
解を順次レジスタに記憶させて解を算出するパイプライ
ン処理を行うことができ、乗算処理を連続して実行する
際の演算速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例を示すブロック図である。

【図３】第１部分解算出回路部を示す回路図である。

【図４】第２部分解算出回路部を示す回路図である。

【図５】（ａ）〜（ｄ）は一実施例における乗算処理の
各工程を説明する図であり、（ａ）は部分積を示す図、
（ｂ）は各グループを示す図、（ｃ）は各部分解を示す
図、（ｄ）は解を示す図である。

【図６】別の実施例を示すブロック図である。

【図７】（ａ），（ｂ）は別の実施例における乗算処理
の各工程を説明する図であり、（ａ）は各グループを示
す図、（ｂ）は各部分解を示す図である。

【図８】（ａ）〜（ｃ）は別の実施例における乗算処理
の各工程を説明する図であり、（ａ）は各グループを示
す図、（ｂ）は各部分解を示す図、（ｃ）は解を示す図
である。

【符号の説明】

１　　部分積算出回路部２〜５，１４，１５，５１〜５４　　部分解算出回路部
６　　解算出回路部１６，１７，５５，５６　　レジスタ

Claims

【特許請求の範囲】

【請求項１】　　被乗数と乗数とを入力し、被乗数に乗
数を乗ずることによりそれぞれ複数個の桁よりなる複数
の部分積を算出する部分積算出回路部（１）と、部分積
算出回路部（１）により算出された各部分積における全
ての桁のうち、それぞれ異なる所定数の桁をグループと
してそのグループを構成する所定数の桁の値を入力し、
それらの値を加算して部分解を算出する複数の部分解算
出回路部（２〜５）と、各部分解算出回路部（２〜５）
の算出結果を加算して解を算出する解算出回路部（６）
とを備え、前記各部分解算出回路部（２〜５）に対応す
る各グループを、そのグループの最上位桁と最下位桁と
の桁幅が基準桁幅以内となる所定数の桁にて構成すると
ともに、各グループをそのグループの最下位桁を基準に
して順に整列させた時、（２ｉ−１）番目（ｉは自然数
）のグループの最上位桁と（２ｉ＋１）番目のグループ
の最下位桁との間、及び２ｉ番目のグループの最上位桁
と（２ｉ＋２）番目のグループの最下位桁との間にそれ
ぞれ一桁以上の桁数を開けたことを特徴とする乗算回路
。
【請求項２】　　各部分解算出回路部（１４，１５，５
１〜５４）により算出された部分解を記憶してその部分
解を解算出回路部（１８）に出力するレジスタ（１６，
１７，５５，５６）を設けたことを特徴とする請求項１
の乗算回路。