JPH07117954B2 - 積和演算装置 - Google Patents
積和演算装置Info
- Publication number
- JPH07117954B2 JPH07117954B2 JP63026094A JP2609488A JPH07117954B2 JP H07117954 B2 JPH07117954 B2 JP H07117954B2 JP 63026094 A JP63026094 A JP 63026094A JP 2609488 A JP2609488 A JP 2609488A JP H07117954 B2 JPH07117954 B2 JP H07117954B2
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- JP
- Japan
- Prior art keywords
- unit
- arithmetic operation
- product
- multiplication
- operation unit
- Prior art date
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、積和演算装置の乗算部と算術演算部をパイプ
ライン方式とする時、入力データのビット幅の増加に供
い生じる乗算部の演算速度と算術演算部の演算速度の差
を減少させ、積和演算の総合的な高速化を効率良く実現
するものである。
ライン方式とする時、入力データのビット幅の増加に供
い生じる乗算部の演算速度と算術演算部の演算速度の差
を減少させ、積和演算の総合的な高速化を効率良く実現
するものである。
従来の技術 従来使用されている積和演算装置で、乗算部と算術演算
部をパイプライン方式とした装置は、一般に第２図に示
す装置が用いられている。この装置は、乗算部１では、
X,Yの２つの入力データを乗算器３で乗算し、乗算結果
を10のパイプラインレジスタB1に納め、算術演算部２で
は、５のレジスタＡのデータＡと、10のパイプラインレ
ジスタB1のデータB1とを加算器４により加算する。
部をパイプライン方式とした装置は、一般に第２図に示
す装置が用いられている。この装置は、乗算部１では、
X,Yの２つの入力データを乗算器３で乗算し、乗算結果
を10のパイプラインレジスタB1に納め、算術演算部２で
は、５のレジスタＡのデータＡと、10のパイプラインレ
ジスタB1のデータB1とを加算器４により加算する。
発明が解決しようとする課題 しかしながら上記のような構成では、入力データのビッ
ト幅の増加に供い、乗算部の演算速度が算術演算部の演
算速度に対して遅くなるという問題点を有していた。例
えば、乗算部で16ビット×16ビットの乗算をキャリーセ
ーブ方式で計算する時の遅延時間は、 （乗算部遅延時間）＝（部分積生成）＋（ハーフアダ） ＋（フルアダ×13）＋（15ビット加算遅延） ……
（１） で計算される。これに対し算術演算部の16ビット加算の
遅延時間は、 （算術演算部の遅延時間）＝（16ビットの加算遅延）…
…（２） のみで乗算部と算術演算部をパイプライン方式で結ぶ
と、実行速度の差が問題となることが分かる。
ト幅の増加に供い、乗算部の演算速度が算術演算部の演
算速度に対して遅くなるという問題点を有していた。例
えば、乗算部で16ビット×16ビットの乗算をキャリーセ
ーブ方式で計算する時の遅延時間は、 （乗算部遅延時間）＝（部分積生成）＋（ハーフアダ） ＋（フルアダ×13）＋（15ビット加算遅延） ……
（１） で計算される。これに対し算術演算部の16ビット加算の
遅延時間は、 （算術演算部の遅延時間）＝（16ビットの加算遅延）…
…（２） のみで乗算部と算術演算部をパイプライン方式で結ぶ
と、実行速度の差が問題となることが分かる。
課題を解決するための手段 本発明は上記問題を解決するため、乗算部は、乗数と被
乗数から部分積を生成する部分積生成回路と、前記部分
積生成部より得られたｍ個のデータをｎ個（ｍ＞n;n≧
2,m≧３）のデータに変換する第１の変換手段と、前記
第１の変換手段より得られたｎ個の出力データを納める
ｎ個のパイプラインレジスタとを有し、算術演算部は、
前記ｎ個の中間出力と前記算術演算部で加算される１入
力の合計（ｎ＋１）入力を２入力に変換する第２の変換
手段と、前記２入力を加算する加算器と、前記加算器の
加算結果を格納する結果レジスタとを有することを特徴
とする積和演算装置である。
乗数から部分積を生成する部分積生成回路と、前記部分
積生成部より得られたｍ個のデータをｎ個（ｍ＞n;n≧
2,m≧３）のデータに変換する第１の変換手段と、前記
第１の変換手段より得られたｎ個の出力データを納める
ｎ個のパイプラインレジスタとを有し、算術演算部は、
前記ｎ個の中間出力と前記算術演算部で加算される１入
力の合計（ｎ＋１）入力を２入力に変換する第２の変換
手段と、前記２入力を加算する加算器と、前記加算器の
加算結果を格納する結果レジスタとを有することを特徴
とする積和演算装置である。
作用 上記した構成により、乗算部の演算速度の高速化が図
れ、又、パイプライン方式において重要な乗算部と算術
演算部との演算速度とのバランスがとれるようになり、
積和演算の総合的な高速化が可能となる。
れ、又、パイプライン方式において重要な乗算部と算術
演算部との演算速度とのバランスがとれるようになり、
積和演算の総合的な高速化が可能となる。
例えば、本発明を用いた時、乗算部で16ビット×16ビッ
トの乗算の途中結果を２個のパイプラインレジスタにキ
ャリーセーブ方式を用いて納める時の遅延時間は、 （乗算部遅延時間）＝（部分積生成）＋（ハーフアダ） ＋（フルアダ×13） ……（３） となり、（１）式と比較して（15ビット加算遅延）の遅
延時間が減少されたことになる。これに対し算術演算部
での16ビットの加算の遅延時間は、 （算術演算部の遅延時間）＝（フルアダ×１） ＋（16ビットの加算遅延） ……（４） となる。以上のように、２個のパイプラインレジスタを
用いることによって、従来の乗算部での15ビットの加算
遅延時間が、算術演算部のフルアダ１つの遅延時間に代
用される。
トの乗算の途中結果を２個のパイプラインレジスタにキ
ャリーセーブ方式を用いて納める時の遅延時間は、 （乗算部遅延時間）＝（部分積生成）＋（ハーフアダ） ＋（フルアダ×13） ……（３） となり、（１）式と比較して（15ビット加算遅延）の遅
延時間が減少されたことになる。これに対し算術演算部
での16ビットの加算の遅延時間は、 （算術演算部の遅延時間）＝（フルアダ×１） ＋（16ビットの加算遅延） ……（４） となる。以上のように、２個のパイプラインレジスタを
用いることによって、従来の乗算部での15ビットの加算
遅延時間が、算術演算部のフルアダ１つの遅延時間に代
用される。
実施例 本実施例では、乗数、被乗数を各々16ビットとし、この
乗算の２個の途中結果を２個のパイプラインレジスタに
納める場合の積和演算に関する説明を行う。第１図に本
発明の乗算部と算術演算部が、B1,B2の２個のパイプラ
インレジスタ10,11によって結ばれる時の積和演算装置
の例を示す。以下このブロック図について説明する。乗
算部21は、乗算器の中間出力生成部23と、２個のパイプ
ラインレジスタ10、11により構成される。中間出力生成
部23の内部は、乗数と被乗数から部分積を生成する部分
積生成部と、この部分積生成部より得られた複数のデー
タを２個のデータに変換する変換手段により構成され
る。また算術演算部22は、変換器６と、加算器４と、レ
ジスタ５により構成される。
乗算の２個の途中結果を２個のパイプラインレジスタに
納める場合の積和演算に関する説明を行う。第１図に本
発明の乗算部と算術演算部が、B1,B2の２個のパイプラ
インレジスタ10,11によって結ばれる時の積和演算装置
の例を示す。以下このブロック図について説明する。乗
算部21は、乗算器の中間出力生成部23と、２個のパイプ
ラインレジスタ10、11により構成される。中間出力生成
部23の内部は、乗数と被乗数から部分積を生成する部分
積生成部と、この部分積生成部より得られた複数のデー
タを２個のデータに変換する変換手段により構成され
る。また算術演算部22は、変換器６と、加算器４と、レ
ジスタ５により構成される。
乗算部21では、入力データＸとＹの乗算が乗算器の中間
出力生成部23でなされるが、その演算は最終までされず
途中結果として Ｘ＋Ｙ＝B1＋B2 ……（５） （５）式で示す。B1,B2というデータの形で10,11のパイ
プラインレジスタB1,B2に納められる。
出力生成部23でなされるが、その演算は最終までされず
途中結果として Ｘ＋Ｙ＝B1＋B2 ……（５） （５）式で示す。B1,B2というデータの形で10,11のパイ
プラインレジスタB1,B2に納められる。
算術演算部22では、データB1,B2と、算術演算部で加算
される５のレジスタＡに納められているデータＡの合計
３入力のデータが、６の変換器Ｃによって、 B1＋B2＋Ａ＝C1＋C2 ……（６） （６）式で示すようにC1とC2という２入力のデータに変
換される。この変換器ＣはVallaceTree方式によるもの
で、入力が３入力の場合は１段のフルアダーで実現でき
る。変換された２つのデータC1,C2は従来の加算部と同
様に加算器４で加算され、レジスタＡに納められる。
される５のレジスタＡに納められているデータＡの合計
３入力のデータが、６の変換器Ｃによって、 B1＋B2＋Ａ＝C1＋C2 ……（６） （６）式で示すようにC1とC2という２入力のデータに変
換される。この変換器ＣはVallaceTree方式によるもの
で、入力が３入力の場合は１段のフルアダーで実現でき
る。変換された２つのデータC1,C2は従来の加算部と同
様に加算器４で加算され、レジスタＡに納められる。
以上、乗算部と算術演算部とを２本のパイプラインレジ
スタによって結ぶ時の積和演算装置について説明した
が、乗算部と算術演算部の実行速度のバランスをさらに
良くするためパイプラインレジスタの数を複数個を用い
ることも可能である。
スタによって結ぶ時の積和演算装置について説明した
が、乗算部と算術演算部の実行速度のバランスをさらに
良くするためパイプラインレジスタの数を複数個を用い
ることも可能である。
発明の効果 以上説明したように、本発明を用いれば、乗算部での演
算速度が高速化され、又パイプライン方式において重要
な乗算部と算術演算部との演算速度のバランスがとれる
よう設計でき、積和演算の総合的な高速化が図れる。
又、素子数の面において、従来の積和演算装置と比較し
てみても、ほとんど変わらず、その実用的効果は大き
い。
算速度が高速化され、又パイプライン方式において重要
な乗算部と算術演算部との演算速度のバランスがとれる
よう設計でき、積和演算の総合的な高速化が図れる。
又、素子数の面において、従来の積和演算装置と比較し
てみても、ほとんど変わらず、その実用的効果は大き
い。
第１図は本発明の乗算部と算術演算部を２個のパイプラ
インレジスタによって結んだ時の積和演算装置の構成
図、第２図は従来の積和演算装置の構成図である。 １……乗算部、６……変換器Ｃ、２……算術演算部、10
〜11……パイプラインレジスタB1,B2、３……乗算器、
４……加算器、５……レジスタＡ、21……乗算部、22…
…算術演算部、23……乗算器の中間出力生成部。
インレジスタによって結んだ時の積和演算装置の構成
図、第２図は従来の積和演算装置の構成図である。 １……乗算部、６……変換器Ｃ、２……算術演算部、10
〜11……パイプラインレジスタB1,B2、３……乗算器、
４……加算器、５……レジスタＡ、21……乗算部、22…
…算術演算部、23……乗算器の中間出力生成部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 丸山 征克 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭63−47874（ＪＰ，Ａ) 特開 昭60−54070（ＪＰ，Ａ) 電子通信学会論文誌 ｖｏｌ．Ｊ65− Ｄ，Ｎｏ．６（1982−６）Ｐ．807−808 日本大学理工学部学術講演会講演論文集 ｖｏｌ．32（1988）Ｐ．585−586
Claims (3)
- 【請求項１】乗算部と算術演算部を持ち、積和演算を繰
り返し実行する積和演算装置において、前記乗算部の実
行と前記算術演算部の実行をパイプライン方式とし、 前記乗算部は、 乗数と被乗数から部分積を生成する部分積生成部と、 前記部分積生成部より得られたｍ個のデータをｎ個（ｍ
＞n;n≧2,m≧３）のデータに変換する第１の変換手段
と、 前記第１の変換手段より得られたｎ個の出力データを納
めるｎ個のパイプラインレジスタとを有し、 前記算術演算部は、 前記ｎ個の中間出力と前記算術演算部で加算される１入
力の合計（ｎ＋１）入力を２入力に変換する第２の変換
手段と、 前記２入力を加算する加算器と、 前記加算器の加算結果を格納する結果レジスタとを有す
る ことを特徴とする積和演算装置。 - 【請求項２】第２の変換手段は、Wallace treeの変換器
であることを特徴とする請求項１記載の積和演算装置。 - 【請求項３】第１の変換手段は、キャリーセーブ方式の
変換器であることを特徴とする請求項１または２記載の
積和演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026094A JPH07117954B2 (ja) | 1988-02-05 | 1988-02-05 | 積和演算装置 |
| US08/051,273 US5278781A (en) | 1987-11-12 | 1993-04-23 | Digital signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026094A JPH07117954B2 (ja) | 1988-02-05 | 1988-02-05 | 積和演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201771A JPH01201771A (ja) | 1989-08-14 |
| JPH07117954B2 true JPH07117954B2 (ja) | 1995-12-18 |
Family
ID=12184010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026094A Expired - Lifetime JPH07117954B2 (ja) | 1987-11-12 | 1988-02-05 | 積和演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117954B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103419A (en) * | 1989-02-02 | 1992-04-07 | Matsushita Electric Industrial Co., Ltd. | Circuit for calculating the sum of products of data |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
-
1988
- 1988-02-05 JP JP63026094A patent/JPH07117954B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 日本大学理工学部学術講演会講演論文集ｖｏｌ．３２（１９８８）Ｐ．５８５−５８６ |
| 電子通信学会論文誌ｖｏｌ．Ｊ６５−Ｄ，Ｎｏ．６（１９８２−６）Ｐ．８０７−８０８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01201771A (ja) | 1989-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |