JPH06103299A - 積和演算器 - Google Patents
積和演算器Info
- Publication number
- JPH06103299A JPH06103299A JP24918792A JP24918792A JPH06103299A JP H06103299 A JPH06103299 A JP H06103299A JP 24918792 A JP24918792 A JP 24918792A JP 24918792 A JP24918792 A JP 24918792A JP H06103299 A JPH06103299 A JP H06103299A
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- Japan
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- result
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Abstract
(57)【要約】
【目的】乗算結果を高速に累算する積和演算器を提供す
る。 【構成】部分積生成回路３により得られる乗数と被乗数
との論理演算の結果としての部分積と、累算レジスタ５
に保存されている直前までの累算の途中結果とを、単一
のウォレスツリー４で一括して加算し、その結果とし
て、桁上げを保留して各桁が最も多い桁については複数
のビットの和とし表される加算結果を新たな累算の途中
結果としてレジスタ６に入力する。 【効果】累算を伴う積和演算において、累算を高速に実
行することができる。累算は一つの演算結果出力を得る
ために複数回実行される。
る。 【構成】部分積生成回路３により得られる乗数と被乗数
との論理演算の結果としての部分積と、累算レジスタ５
に保存されている直前までの累算の途中結果とを、単一
のウォレスツリー４で一括して加算し、その結果とし
て、桁上げを保留して各桁が最も多い桁については複数
のビットの和とし表される加算結果を新たな累算の途中
結果としてレジスタ６に入力する。 【効果】累算を伴う積和演算において、累算を高速に実
行することができる。累算は一つの演算結果出力を得る
ために複数回実行される。
Description
【０００１】
【産業上の利用分野】本発明は乗算とその乗算結果の累
積とを行う積和演算器に関する。
積とを行う積和演算器に関する。
【０００２】
【従来の技術】積和を行う場合、完全な二進表現の乗算
結果と、もう一つの完全な二進表現の入力とを加え、積
和の結果を完全な二進表現で得る構成が一般的である。
この構成では、乗算及び、積和結果を完全な二進表現に
変換するため、２回にわたり下位の桁から上位の桁に桁
上げ信号が伝播する。桁上げ信号の伝播には一般的に時
間がかかるため、この構成により乗算結果の累積を行う
と演算に長い時間を要する。これに対して、従来、特開
平３−２２０６６８号公報に示される方法によりこの問
題に対処していた。
結果と、もう一つの完全な二進表現の入力とを加え、積
和の結果を完全な二進表現で得る構成が一般的である。
この構成では、乗算及び、積和結果を完全な二進表現に
変換するため、２回にわたり下位の桁から上位の桁に桁
上げ信号が伝播する。桁上げ信号の伝播には一般的に時
間がかかるため、この構成により乗算結果の累積を行う
と演算に長い時間を要する。これに対して、従来、特開
平３−２２０６６８号公報に示される方法によりこの問
題に対処していた。
【０００３】図２に、この方法を用いた６×６ビットの
乗算結果を累算する積和演算器の例を示す。乗数入力
１、被乗数入力２より入力された乗数および被乗数は部
分積生成回路３により互いに論理演算をほどこされ、部
分積が生成される。この部分積は、キャリーセーブアダ
ー９により加算され、各桁につき高々２本にまで削減さ
れた段階で桁上げが保留され、乗算結果とされる。この
乗算結果はキャリーセーブアダー５により、累算レジス
タ６に保存されていた直前までの累算の途中結果と加算
され、やはり桁上げが保留されたまま新たな累算の途中
結果とされる。新たな累算の途中結果は累算レジスタ６
に保持され、次の累算に用いられる。所定の累算を終了
すると、累算結果の保留されてい桁上げをキャリープロ
パゲーションアダー７により伝播し、完全な二進表現の
演算結果を得る。
乗算結果を累算する積和演算器の例を示す。乗数入力
１、被乗数入力２より入力された乗数および被乗数は部
分積生成回路３により互いに論理演算をほどこされ、部
分積が生成される。この部分積は、キャリーセーブアダ
ー９により加算され、各桁につき高々２本にまで削減さ
れた段階で桁上げが保留され、乗算結果とされる。この
乗算結果はキャリーセーブアダー５により、累算レジス
タ６に保存されていた直前までの累算の途中結果と加算
され、やはり桁上げが保留されたまま新たな累算の途中
結果とされる。新たな累算の途中結果は累算レジスタ６
に保持され、次の累算に用いられる。所定の累算を終了
すると、累算結果の保留されてい桁上げをキャリープロ
パゲーションアダー７により伝播し、完全な二進表現の
演算結果を得る。
【０００４】
【発明が解決しようとする課題】図２に示す従来技術に
よれば、部分積を加算し乗算結果を得るキャリーセーブ
アダー９の演算時間と、乗算結果と過去の累算の途中結
果を加えるキャリーセーブアダー５の演算時間の和より
も短い時間間隔では累算を行うことができない。キャリ
ーセーブアダー９をウォレスツリーによって構成するこ
とにより部分積の加算にかかる演算時間を短縮できる
が、やはりウォレスツリーの演算時間とキャリーセーブ
アダー５の演算時間の和よりも短い時間間隔では累算を
行うことはできない。
よれば、部分積を加算し乗算結果を得るキャリーセーブ
アダー９の演算時間と、乗算結果と過去の累算の途中結
果を加えるキャリーセーブアダー５の演算時間の和より
も短い時間間隔では累算を行うことができない。キャリ
ーセーブアダー９をウォレスツリーによって構成するこ
とにより部分積の加算にかかる演算時間を短縮できる
が、やはりウォレスツリーの演算時間とキャリーセーブ
アダー５の演算時間の和よりも短い時間間隔では累算を
行うことはできない。
【０００５】
【課題を解決するための手段】乗算における部分積の加
算を行うためのキャリーセーブアダーと、累算を行うた
めのキャリーセーブアダーを分離して構成するのではな
く、一つのウォレスツリーにより構成する。前記ウォレ
スツリーは、部分積と累算の途中結果を一括して加算す
るが、複数の信号線が残された桁が存在する状態でそれ
以上の桁上げを保留したまま累算の途中結果として出力
する。
算を行うためのキャリーセーブアダーと、累算を行うた
めのキャリーセーブアダーを分離して構成するのではな
く、一つのウォレスツリーにより構成する。前記ウォレ
スツリーは、部分積と累算の途中結果を一括して加算す
るが、複数の信号線が残された桁が存在する状態でそれ
以上の桁上げを保留したまま累算の途中結果として出力
する。
【０００６】
【作用】部分積生成回路は、被乗数と乗数との部分積を
生成し、ウォレスツリーは、前記部分積及び、過去の累
算の途中結果との和をとるが、その結果を、桁上げの伝
播を保留し桁によっては複数の信号線を残した状態で新
しい累算の途中結果として出力する。新しい累算の途中
結果は累算レジスタに保存され、後続の累算に用いられ
る。所定の累算が終了すると、キャリープロバケーショ
ンアダーにより保留されていた桁上げを伝播し、完全な
二進表現に変換され、出力される。
生成し、ウォレスツリーは、前記部分積及び、過去の累
算の途中結果との和をとるが、その結果を、桁上げの伝
播を保留し桁によっては複数の信号線を残した状態で新
しい累算の途中結果として出力する。新しい累算の途中
結果は累算レジスタに保存され、後続の累算に用いられ
る。所定の累算が終了すると、キャリープロバケーショ
ンアダーにより保留されていた桁上げを伝播し、完全な
二進表現に変換され、出力される。
【０００７】ウォレスツリーは、１段ごとに全入力ビッ
ト数を約２／３に減じるという、おおよそ指数的な効果
を持っている。従って、本構成のように部分積の加算と
累算のための加算を単一のウォレスツリーにより一括し
て行うと、従来のように別々に行う場合に比べて少ない
段数で演算が可能となる。
ト数を約２／３に減じるという、おおよそ指数的な効果
を持っている。従って、本構成のように部分積の加算と
累算のための加算を単一のウォレスツリーにより一括し
て行うと、従来のように別々に行う場合に比べて少ない
段数で演算が可能となる。
【０００８】
【実施例】第１の実施例として、図４に乗数６ビット、
被乗数６ビットの乗算を行い、その乗算結果の累算を行
う積和演算器の構成を示す。乗算入力１及び被乗数入力
２から入力された乗数、被乗数は、部分積生成回路３に
入力され、最下位桁から順に１、２、３、４、５、６、
５、４、３、２、１ビットの部分積が生成される。次
に、累算レジシタ６に保存されていた最下位桁から順に
１、１、１、１、２、２、２、２、２、２、２ビットか
らなる直前までの累算の途中結果と、部分積とはウォレ
スツリー４に入力され、全加算器と半加算器が４段相互
接続された構造により互いに加算され、最下位桁から順
に１、１、１、１、２、２、２、２、２、２、２ビット
となるまで削減され、それ以上の桁上げが保留されたま
ま出力される。ウォレスツリー４の出力は、新たな累算
の途中結果として累算レジスタ６に保存され、次回の累
算に用いられる。所定の累算が終了すると、キャリープ
ロバケーションアダー７により、保留されていた桁上げ
が伝播され、最終的な演算結果を得て演算結果出力８に
出力される。
被乗数６ビットの乗算を行い、その乗算結果の累算を行
う積和演算器の構成を示す。乗算入力１及び被乗数入力
２から入力された乗数、被乗数は、部分積生成回路３に
入力され、最下位桁から順に１、２、３、４、５、６、
５、４、３、２、１ビットの部分積が生成される。次
に、累算レジシタ６に保存されていた最下位桁から順に
１、１、１、１、２、２、２、２、２、２、２ビットか
らなる直前までの累算の途中結果と、部分積とはウォレ
スツリー４に入力され、全加算器と半加算器が４段相互
接続された構造により互いに加算され、最下位桁から順
に１、１、１、１、２、２、２、２、２、２、２ビット
となるまで削減され、それ以上の桁上げが保留されたま
ま出力される。ウォレスツリー４の出力は、新たな累算
の途中結果として累算レジスタ６に保存され、次回の累
算に用いられる。所定の累算が終了すると、キャリープ
ロバケーションアダー７により、保留されていた桁上げ
が伝播され、最終的な演算結果を得て演算結果出力８に
出力される。
【０００９】図２の従来法による構成では、キャリーセ
ーブアダー９をウォレスツリーによって構成することで
処理段階を削減したとしても、累算と累算の時間間隔は
最小でも全加算器を５段通過する時間必要であるのに対
し、本構成では全加算器４段分の時間とすることができ
る。
ーブアダー９をウォレスツリーによって構成することで
処理段階を削減したとしても、累算と累算の時間間隔は
最小でも全加算器を５段通過する時間必要であるのに対
し、本構成では全加算器４段分の時間とすることができ
る。
【００１０】第２の実施例として、図１に乗数６ビッ
ト、被乗数６ビット乗算を行い、その乗算結果の累算を
行う積和演算器の構成を示す。乗数入力１及び被乗数入
力２から入力された乗数、被乗数は、部分積生成回路３
に入力され、最下位桁から順に１、２、３、４、５、
６、５、４、３、２、１ビットの部分積が生成される。
次に、累算レジスタ６に保存されていた最下位桁から順
に１、１、１、２、２、３、３、３、３、２、２ビット
からなる直前までの累算の途中結果と、部分積とはウォ
レスツリー４に入力され、全加算器と半加算器が３段相
互接続された構成により互いに加算され、最下位桁から
順に１、１、１、２、２、３、３、３、３、２、２ビッ
トとなるまで削減され、それ以上の桁上げが保留された
まま出力される。ウォレスツリー４の出力は新たな累算
の途中結果として累算レジスタ６に保存され、次回の累
算に用いられる。所定の累算が終了すると、キャリープ
ロバゲーションアダー７により、保留されていた桁上げ
が伝播され、最終的な演算結果を得て演算結果出力８に
出力される。
ト、被乗数６ビット乗算を行い、その乗算結果の累算を
行う積和演算器の構成を示す。乗数入力１及び被乗数入
力２から入力された乗数、被乗数は、部分積生成回路３
に入力され、最下位桁から順に１、２、３、４、５、
６、５、４、３、２、１ビットの部分積が生成される。
次に、累算レジスタ６に保存されていた最下位桁から順
に１、１、１、２、２、３、３、３、３、２、２ビット
からなる直前までの累算の途中結果と、部分積とはウォ
レスツリー４に入力され、全加算器と半加算器が３段相
互接続された構成により互いに加算され、最下位桁から
順に１、１、１、２、２、３、３、３、３、２、２ビッ
トとなるまで削減され、それ以上の桁上げが保留された
まま出力される。ウォレスツリー４の出力は新たな累算
の途中結果として累算レジスタ６に保存され、次回の累
算に用いられる。所定の累算が終了すると、キャリープ
ロバゲーションアダー７により、保留されていた桁上げ
が伝播され、最終的な演算結果を得て演算結果出力８に
出力される。
【００１１】本実施例では、キャリープロバゲーション
アダーまで含めた全体の段数は図４に示した実施例と同
一であるが、累算中に介存する段数が図４の実施例にお
いては４段であるのに対し本実例では３段であり、少な
くなっている。このため高速演算が可能である。
アダーまで含めた全体の段数は図４に示した実施例と同
一であるが、累算中に介存する段数が図４の実施例にお
いては４段であるのに対し本実例では３段であり、少な
くなっている。このため高速演算が可能である。
【００１２】第３の実施例として、図５に乗数４ビッ
ト、被乗数４ビットの乗算を行い、その乗算結果の累算
を行う積和演算器で、ウォレスツリーの段数を１段とし
た構成を示す。乗数入力１及び被乗数入力２から入力さ
れた乗数、被乗数は、部分積生成回路３に入力され、最
下位桁から順に１、２、３、４、３、２、１ビットの部
分積が生成される。次に、累算レジスタ６に保存されて
いた最下位桁から順に１、３、５、７、８、７、５ビッ
トからなる直前までの累算の途中結果と、部分積とは１
段の全加算器、半加算器からなるウォレスツリー４に入
力され、互いに加算され、最下位桁から順に１、３、
５、７、８、７、５ビットに削減され、桁上げが保留さ
れたまま出力される。ウォレスツリー４の出力は、新た
な累算の途中結果として累算レジスタ６に保存され、次
回の累算に用いられる。所定の累算が終了すると、キャ
リープロバゲーションアダー７により、保留されていた
桁上げが伝播され、最終的な演算結果を得て演算結果出
力８に出力される。
ト、被乗数４ビットの乗算を行い、その乗算結果の累算
を行う積和演算器で、ウォレスツリーの段数を１段とし
た構成を示す。乗数入力１及び被乗数入力２から入力さ
れた乗数、被乗数は、部分積生成回路３に入力され、最
下位桁から順に１、２、３、４、３、２、１ビットの部
分積が生成される。次に、累算レジスタ６に保存されて
いた最下位桁から順に１、３、５、７、８、７、５ビッ
トからなる直前までの累算の途中結果と、部分積とは１
段の全加算器、半加算器からなるウォレスツリー４に入
力され、互いに加算され、最下位桁から順に１、３、
５、７、８、７、５ビットに削減され、桁上げが保留さ
れたまま出力される。ウォレスツリー４の出力は、新た
な累算の途中結果として累算レジスタ６に保存され、次
回の累算に用いられる。所定の累算が終了すると、キャ
リープロバゲーションアダー７により、保留されていた
桁上げが伝播され、最終的な演算結果を得て演算結果出
力８に出力される。
【００１３】本実施例では、キャリープロバゲーション
アダーまで含めた全体の段数は図１に示した実施例より
１段多いが、累算中に介在する段数が図１の実施例では
３段であるのに対し本実施例では１段であり、少なくな
っている。このため、一つの演算結果を得るために累算
を２回以上行う場合、図１に示した実施例に比べ、更に
高速演算が可能である。
アダーまで含めた全体の段数は図１に示した実施例より
１段多いが、累算中に介在する段数が図１の実施例では
３段であるのに対し本実施例では１段であり、少なくな
っている。このため、一つの演算結果を得るために累算
を２回以上行う場合、図１に示した実施例に比べ、更に
高速演算が可能である。
【００１４】本発明の積和演算回路をトランスバーサル
フィルタや行列演算回路に用いた場合、累算を複数回行
う間に一つの演算結果を出力すれば良い。この場合、キ
ャリープロバゲーションアダー７における桁上げの伝播
に許容される時間は累算を所定回数行う時間となる。こ
の時、累算レジスタ６とキャリープロバゲーションアダ
ー７の間にラッチを設けることにより回路を効率よく動
行させることができる。この場合、高速動作によって累
算を実行するのは回路の一部とすることができるので、
消費電力を低く押えることができる。
フィルタや行列演算回路に用いた場合、累算を複数回行
う間に一つの演算結果を出力すれば良い。この場合、キ
ャリープロバゲーションアダー７における桁上げの伝播
に許容される時間は累算を所定回数行う時間となる。こ
の時、累算レジスタ６とキャリープロバゲーションアダ
ー７の間にラッチを設けることにより回路を効率よく動
行させることができる。この場合、高速動作によって累
算を実行するのは回路の一部とすることができるので、
消費電力を低く押えることができる。
【００１５】なお、部分積生成回路３は、図３に示すよ
うな構成で実現できる。符号付演算を行う場合にもこの
構成を僅かに変更することにより部分積を生成できる。
また、ブースのアルゴリズム等により部分積を生成する
ことも可能である。
うな構成で実現できる。符号付演算を行う場合にもこの
構成を僅かに変更することにより部分積を生成できる。
また、ブースのアルゴリズム等により部分積を生成する
ことも可能である。
【００１６】また、演算結果を得るために必要な累算の
回数が多いために本発明の積和演算器１個では累算が終
了しない場合、一つの積和演算器で可能な回数の累算を
行った時点で、その途中結果を桁上げを保留したまま別
の本発明の積和演算器に転送し、累算の初期値として用
いることで引き続き累算を行うこともできる。このよう
にして、本発明の積和演算器を複数個縦続接続し、所定
の累算が終了した時点でキャリープロパゲーションアダ
ーにより１度だけ桁上げを伝播することにより大規模な
累算を行う場合でも効率よく演算を行うことができる。
例えば、エコーキャンセラや受信等化器は大規模なトラ
ンスバーサルフィルタによって構成されるが、本発明の
積和演算器を縦続接続して用いると効果的である。
回数が多いために本発明の積和演算器１個では累算が終
了しない場合、一つの積和演算器で可能な回数の累算を
行った時点で、その途中結果を桁上げを保留したまま別
の本発明の積和演算器に転送し、累算の初期値として用
いることで引き続き累算を行うこともできる。このよう
にして、本発明の積和演算器を複数個縦続接続し、所定
の累算が終了した時点でキャリープロパゲーションアダ
ーにより１度だけ桁上げを伝播することにより大規模な
累算を行う場合でも効率よく演算を行うことができる。
例えば、エコーキャンセラや受信等化器は大規模なトラ
ンスバーサルフィルタによって構成されるが、本発明の
積和演算器を縦続接続して用いると効果的である。
【００１７】
【発明の効果】本発明によれば、累算を伴う積和演算に
おいて、累算を高速に実行することができる。累算は一
つの演算結果出力を得るために複数回実行されるため、
高速化の効果は大きい。
おいて、累算を高速に実行することができる。累算は一
つの演算結果出力を得るために複数回実行されるため、
高速化の効果は大きい。
【図１】本発明の第２の実施例を示すブロック図。
【図２】従来の技術のブロック図。
【図３】符号無し乗算のための部分積生成回路図。
【図４】本実施例の第１の実施例を示すブロック図。
【図５】本発明の第３の実施例を示すブロック図。
１…乗数入力、２…被乗数入力、３…部分積生成回路、
４…ウォレスツリー、５，９…キャリーセーブアダー、
６…累算レジスタ、７…キャリープロパゲーションアダ
ー、８…演算結果出力。
４…ウォレスツリー、５，９…キャリーセーブアダー、
６…累算レジスタ、７…キャリープロパゲーションアダ
ー、８…演算結果出力。
Claims (2)
- 【請求項１】乗算を行い、その複数の乗算結果を累積し
て出力する積和演算において、乗数と被乗数の部分積を
出力する部分積生成回路と、累積値を保持するレジスタ
と、前記部分積生成回路の出力と前記レジスタの出力と
を入力し、桁上げが保留された各桁が最も多い桁は複数
のビットの和として表される累積値を出力するウォレス
ツリーとを含み、前記ウォレスツリーの出力が前記レジ
スタに入力されることを特徴とする積和演算器。 - 【請求項２】請求項１において、前記ウォレスツリーが
出力する累積値が、桁上げ保留され各桁が最も多い桁は
三つ以上のビットの和として表わされる積和演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24918792A JPH06103299A (ja) | 1992-09-18 | 1992-09-18 | 積和演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24918792A JPH06103299A (ja) | 1992-09-18 | 1992-09-18 | 積和演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103299A true JPH06103299A (ja) | 1994-04-15 |
Family
ID=17189198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24918792A Pending JPH06103299A (ja) | 1992-09-18 | 1992-09-18 | 積和演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847980A (en) * | 1995-09-12 | 1998-12-08 | Matsushita Electric Industrial Co., Ltd. | Product-summing arithmetic circuit |
-
1992
- 1992-09-18 JP JP24918792A patent/JPH06103299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847980A (en) * | 1995-09-12 | 1998-12-08 | Matsushita Electric Industrial Co., Ltd. | Product-summing arithmetic circuit |
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