JPH06223097A - 乗算器、積和演算器の回路記述の発生方法 - Google Patents
乗算器、積和演算器の回路記述の発生方法Info
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- JPH06223097A JPH06223097A JP5009384A JP938493A JPH06223097A JP H06223097 A JPH06223097 A JP H06223097A JP 5009384 A JP5009384 A JP 5009384A JP 938493 A JP938493 A JP 938493A JP H06223097 A JPH06223097 A JP H06223097A
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Abstract
(57)【要約】
【目的】 要求仕様を満たしたまま、回路要素の少ない
回路記述を生成する。 【構成】 ステップ〔１〕において、発生する積和演算
器の各種パラメータを読み込む。パラメータには、被乗
数の語長ｍ、乗数の語長ｎ、入力加数及び演算出力の語
長ｗ、動作サイクル時間Ｃ、全加算器の動作時間Ｔがあ
る。ステップ〔２〕において、乗算による部分積と入力
加数に定数０を補って規則正しい形にし、全加算器を横
方向にｗ個、縦方向に（ｎ＋２）個複製し、第１の加算
回路の記述を生成する。ステップ〔３〕において、出力
の冗長度数ｒを式Ｃ／Ｔ−ｎによって決定する。ステッ
プ〔４〕において、出力をｒビットごとに分割し、それ
ぞれについてｒビットの桁上げ加算を行う第２の加算回
路の記述を生成する。ステップ〔５〕において、冗長回
路削除プログラムを用いて、回路記述から無駄な回路を
除去する。ステップ〔６〕において、回路記述（ネット
リスト）を出力する。
回路記述を生成する。 【構成】 ステップ〔１〕において、発生する積和演算
器の各種パラメータを読み込む。パラメータには、被乗
数の語長ｍ、乗数の語長ｎ、入力加数及び演算出力の語
長ｗ、動作サイクル時間Ｃ、全加算器の動作時間Ｔがあ
る。ステップ〔２〕において、乗算による部分積と入力
加数に定数０を補って規則正しい形にし、全加算器を横
方向にｗ個、縦方向に（ｎ＋２）個複製し、第１の加算
回路の記述を生成する。ステップ〔３〕において、出力
の冗長度数ｒを式Ｃ／Ｔ−ｎによって決定する。ステッ
プ〔４〕において、出力をｒビットごとに分割し、それ
ぞれについてｒビットの桁上げ加算を行う第２の加算回
路の記述を生成する。ステップ〔５〕において、冗長回
路削除プログラムを用いて、回路記述から無駄な回路を
除去する。ステップ〔６〕において、回路記述（ネット
リスト）を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路をＬＳＩ化する場合等に使用される乗算器の回路記述
の発生方法及び積和演算器の回路記述の発生方法に関す
るものである。
路をＬＳＩ化する場合等に使用される乗算器の回路記述
の発生方法及び積和演算器の回路記述の発生方法に関す
るものである。
【０００２】
【従来の技術】２つのベクトルＡ（ａ，ｂ，ｃ）とＢ
（ｄ，ｅ，ｆ）の内積ａｄ＋ｂｅ＋ｃｆを計算するため
に、図５に示すような内積演算回路が考えられる。図５
において、Ｒは高速動作のためのパイプラインレジスタ
を表す。図５は、図６に示すような積和演算器を組み合
わせることで実現できる。
（ｄ，ｅ，ｆ）の内積ａｄ＋ｂｅ＋ｃｆを計算するため
に、図５に示すような内積演算回路が考えられる。図５
において、Ｒは高速動作のためのパイプラインレジスタ
を表す。図５は、図６に示すような積和演算器を組み合
わせることで実現できる。
【０００３】積和演算器（図６）の動作は、図７に示す
ようなものである。すなわち、被乗数（Ｘ3 ，Ｘ2 ，Ｘ
1 ，Ｘ0 ）および乗数（Ｙ2 ，Ｙ1 ，Ｙ0 ）による部分
積Ｘ i ×Ｙj と、加数（Ｌ7 ，Ｌ6 ，Ｌ5 ，Ｌ4 ，
Ｌ3 ，Ｌ2 ，Ｌ1 ，Ｌ0 ）を加算して、演算結果
（Ｐ7 ，Ｐ6 ，Ｐ5 ，Ｐ4 ，Ｐ3 ，Ｐ2 ，Ｐ1 ，Ｐ0 ）
を得るものである。
ようなものである。すなわち、被乗数（Ｘ3 ，Ｘ2 ，Ｘ
1 ，Ｘ0 ）および乗数（Ｙ2 ，Ｙ1 ，Ｙ0 ）による部分
積Ｘ i ×Ｙj と、加数（Ｌ7 ，Ｌ6 ，Ｌ5 ，Ｌ4 ，
Ｌ3 ，Ｌ2 ，Ｌ1 ，Ｌ0 ）を加算して、演算結果
（Ｐ7 ，Ｐ6 ，Ｐ5 ，Ｐ4 ，Ｐ3 ，Ｐ2 ，Ｐ1 ，Ｐ0 ）
を得るものである。
【０００４】図７を実際に計算する場合は、キャリーセ
ーブ方式で上から順に加算（同じ桁の３本の信号を全加
算器で加算してキャリーとサムの２本の信号にし、順次
部分積を減らしていく加算方法）していき、加算すべき
データが最終的に１桁あたりキャリーとサムの２つの信
号になった時点で桁上げ加算を行い、演算結果Ｐを得
る。
ーブ方式で上から順に加算（同じ桁の３本の信号を全加
算器で加算してキャリーとサムの２本の信号にし、順次
部分積を減らしていく加算方法）していき、加算すべき
データが最終的に１桁あたりキャリーとサムの２つの信
号になった時点で桁上げ加算を行い、演算結果Ｐを得
る。
【０００５】図７の演算で、最も時間のかかるのは、加
算における桁上げの処理である。そこで一般には、桁上
げ加算のいらない冗長２進表現形式が入出力に用いられ
る。冗長２進形式を用いた積和演算器の動作を、図８に
示す。
算における桁上げの処理である。そこで一般には、桁上
げ加算のいらない冗長２進表現形式が入出力に用いられ
る。冗長２進形式を用いた積和演算器の動作を、図８に
示す。
【０００６】図８の積和演算器では、最後の桁上げ加算
を行わないため、演算結果が冗長表現（Ｊ7 ，Ｊ6 ，Ｊ
5 ，Ｊ4 ，Ｊ3 ，Ｊ2 ，Ｊ1 ，Ｊ0 ）と（Ｋ7 ，Ｋ6 ，
Ｋ5，Ｋ4 ，Ｋ3 ，Ｋ2 ，Ｋ1 ，Ｋ0 ）で得られる。
を行わないため、演算結果が冗長表現（Ｊ7 ，Ｊ6 ，Ｊ
5 ，Ｊ4 ，Ｊ3 ，Ｊ2 ，Ｊ1 ，Ｊ0 ）と（Ｋ7 ，Ｋ6 ，
Ｋ5，Ｋ4 ，Ｋ3 ，Ｋ2 ，Ｋ1 ，Ｋ0 ）で得られる。
【０００７】図８の積和演算器を組み合わせて内積演算
回路を構成する場合、ある積和演算器の出力が次の積和
演算器の加数入力に接続されるので、入力加数も冗長表
現（Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 ，Ａ3 ，Ａ2 ，Ａ1 ，
Ａ0 ）と（Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ 4 ，Ｂ3 ，Ｂ2 ，
Ｂ1 ，Ｂ0 ）で表される数を入力している。
回路を構成する場合、ある積和演算器の出力が次の積和
演算器の加数入力に接続されるので、入力加数も冗長表
現（Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 ，Ａ3 ，Ａ2 ，Ａ1 ，
Ａ0 ）と（Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ 4 ，Ｂ3 ，Ｂ2 ，
Ｂ1 ，Ｂ0 ）で表される数を入力している。
【０００８】ある冗長２進表現のデータにおいて、ｒ桁
ごとにサムとキャリーの２ビットによる表現がされてい
るとき、ｒをこのデータの冗長度数と呼ぶ。図８のデー
タの場合の冗長度数ｒは１である。
ごとにサムとキャリーの２ビットによる表現がされてい
るとき、ｒをこのデータの冗長度数と呼ぶ。図８のデー
タの場合の冗長度数ｒは１である。
【０００９】図８の積和演算器を図９のように表す。図
９において、入力加数及び演算結果が２本の矢印で表さ
れているのは、１桁あたりキャリーとサムの２本の信号
でデータを表していることを示している。
９において、入力加数及び演算結果が２本の矢印で表さ
れているのは、１桁あたりキャリーとサムの２本の信号
でデータを表していることを示している。
【００１０】図９の積和演算器を用いた内積演算回路を
図１０に示す。図１０の内積演算回路の場合、演算結果
を得るための桁上げ加算器は最終段の１つだけでよい。
したがって、各積和演算器が桁上げ加算を行わなくても
よい分、高速で動作できる。しかし、図５のように冗長
表現を用いない場合に比べ、データの伝達に必要なレジ
スタの数は、２倍の個数が必要になる。
図１０に示す。図１０の内積演算回路の場合、演算結果
を得るための桁上げ加算器は最終段の１つだけでよい。
したがって、各積和演算器が桁上げ加算を行わなくても
よい分、高速で動作できる。しかし、図５のように冗長
表現を用いない場合に比べ、データの伝達に必要なレジ
スタの数は、２倍の個数が必要になる。
【００１１】従来、図８に示す積和演算器の回路記述
を、乗数、被乗数、加数、出力のそれぞれの語長を与え
ることにより自動発生するプログラムがあった。その原
理は、まず図１１に示すように、部分積の形の不規則な
部分に定数０を補い、図１２に示すように、規則的に並
べた全加算器（ＦＡ）に信号を割り当てるものであっ
た。
を、乗数、被乗数、加数、出力のそれぞれの語長を与え
ることにより自動発生するプログラムがあった。その原
理は、まず図１１に示すように、部分積の形の不規則な
部分に定数０を補い、図１２に示すように、規則的に並
べた全加算器（ＦＡ）に信号を割り当てるものであっ
た。
【００１２】すなわち、図８の部分積は不規則な形にな
っているので、この回路記述を自動発生するのは困難で
あったので、図１１に示すように故意に定数０を付加し
て、部分積を規則的な形にして、回路記述の自動発生を
行いやすくしている。
っているので、この回路記述を自動発生するのは困難で
あったので、図１１に示すように故意に定数０を付加し
て、部分積を規則的な形にして、回路記述の自動発生を
行いやすくしている。
【００１３】つまり、部分積と入力加数の形が８×５の
長方形状になるので、回路記述の自動発生プログラム
は、全加算器を８×５個生成して、対応する信号を図１
２に示すように接続するという簡単なものでよい。
長方形状になるので、回路記述の自動発生プログラム
は、全加算器を８×５個生成して、対応する信号を図１
２に示すように接続するという簡単なものでよい。
【００１４】図１２には、常に定数０同士の加算を行う
ような、無駄な全加算器が含まれる。このような冗長な
回路を取り除くためのプログラムとして、本願出願人は
先に特願平４−１６７７２７号「論理回路圧縮方法」を
提案した。この方法は、与えられた回路を、等価でより
規模の小さい回路に変換するものである。この方法によ
れば、定数が入力されている全加算器等は、その出力値
も定数に確定しているので、全加算器の代わりに単なる
定数の供給回路に置き換えることができる。
ような、無駄な全加算器が含まれる。このような冗長な
回路を取り除くためのプログラムとして、本願出願人は
先に特願平４−１６７７２７号「論理回路圧縮方法」を
提案した。この方法は、与えられた回路を、等価でより
規模の小さい回路に変換するものである。この方法によ
れば、定数が入力されている全加算器等は、その出力値
も定数に確定しているので、全加算器の代わりに単なる
定数の供給回路に置き換えることができる。
【００１５】この冗長回路削除プログラムを用いると、
上記の無駄な全加算器等は回路から削除され、図１３に
示すような無駄のない回路が得られる。図１３は不規則
な回路であり、このような回路の記述を自動的に発生す
るためのプログラムを作成することは困難であるが、上
記の手順によれば、最初から図１３に示す回路記述を発
生させるのと同じことが、簡単な自動発生プログラムと
冗長回路削除プログラムを用いて実現できた。
上記の無駄な全加算器等は回路から削除され、図１３に
示すような無駄のない回路が得られる。図１３は不規則
な回路であり、このような回路の記述を自動的に発生す
るためのプログラムを作成することは困難であるが、上
記の手順によれば、最初から図１３に示す回路記述を発
生させるのと同じことが、簡単な自動発生プログラムと
冗長回路削除プログラムを用いて実現できた。
【００１６】ところが上述の内積演算回路の構成では、
各積和演算器がデータを冗長度数１の冗長表現で伝える
ので、冗長表現を用いない場合に比べて、パイプライン
用レジスタの数が２倍必要であった。一方、各々の積和
演算器は、桁上げ加算器を分離したことにより、高速動
作が可能となり、要求される動作サイクル時間よりも十
分速く演算を終了し、なおかつ時間が余ることがあっ
た。
各積和演算器がデータを冗長度数１の冗長表現で伝える
ので、冗長表現を用いない場合に比べて、パイプライン
用レジスタの数が２倍必要であった。一方、各々の積和
演算器は、桁上げ加算器を分離したことにより、高速動
作が可能となり、要求される動作サイクル時間よりも十
分速く演算を終了し、なおかつ時間が余ることがあっ
た。
【００１７】これに対し、従来の回路記述発生方法で
は、時間が余った場合でも常にパイプラインレジスタの
多い回路を発生していた。すなわち従来の回路記述発生
方法では、動作時間がもっと遅くてもよいから規模の小
さい回路記述を発生したいという要望に答えられていな
かった。
は、時間が余った場合でも常にパイプラインレジスタの
多い回路を発生していた。すなわち従来の回路記述発生
方法では、動作時間がもっと遅くてもよいから規模の小
さい回路記述を発生したいという要望に答えられていな
かった。
【００１８】
【発明が解決しようとする課題】解決しようとする問題
点は、動作時間がもっと遅くてもよいから規模の小さい
回路記述を発生したいという要望に答えられていなかっ
たというものである。
点は、動作時間がもっと遅くてもよいから規模の小さい
回路記述を発生したいという要望に答えられていなかっ
たというものである。
【００１９】
【課題を解決するための手段】本発明による第１の手段
は、入力されてくる乗数の語長及び被乗数の語長によ
り、各部分積を加算して、各ビットを冗長表現形式で出
力する第１の加算回路の回路記述を発生し、入力されて
くる最大許容遅延時間から上記第１の加算回路での遅延
時間を引いた時間に応じて、冗長度数ｒを決定し、上記
第１の加算回路の出力である各ビットが冗長表現形式で
あるデータを入力とし、ｒビット毎に分割した上記デー
タを加算し、ｒビット毎の冗長表現形式で出力する第２
の加算回路の回路記述を発生することを特徴とする乗算
器の回路記述の発生方法である。
は、入力されてくる乗数の語長及び被乗数の語長によ
り、各部分積を加算して、各ビットを冗長表現形式で出
力する第１の加算回路の回路記述を発生し、入力されて
くる最大許容遅延時間から上記第１の加算回路での遅延
時間を引いた時間に応じて、冗長度数ｒを決定し、上記
第１の加算回路の出力である各ビットが冗長表現形式で
あるデータを入力とし、ｒビット毎に分割した上記デー
タを加算し、ｒビット毎の冗長表現形式で出力する第２
の加算回路の回路記述を発生することを特徴とする乗算
器の回路記述の発生方法である。
【００２０】本発明による第２の手段は、入力されてく
る乗数の語長、被乗数の語長及び加数の語長により、乗
数と被乗数の積及び加数から成る部分積を加算して、各
ビットを冗長表現形式で出力する第１の加算回路の回路
記述を発生し、入力されてくる最大許容遅延時間から上
記第１の加算回路での遅延時間を引いた時間に応じて、
冗長度数ｒを決定し、上記第１の加算回路の出力である
各ビットが冗長表現形式であるデータを入力とし、ｒビ
ット毎に分割した上記データを加算し、ｒビット毎の冗
長表現形式で出力する第２の加算回路の回路記述を発生
することを特徴とする積和演算器の回路記述の発生方法
である。
る乗数の語長、被乗数の語長及び加数の語長により、乗
数と被乗数の積及び加数から成る部分積を加算して、各
ビットを冗長表現形式で出力する第１の加算回路の回路
記述を発生し、入力されてくる最大許容遅延時間から上
記第１の加算回路での遅延時間を引いた時間に応じて、
冗長度数ｒを決定し、上記第１の加算回路の出力である
各ビットが冗長表現形式であるデータを入力とし、ｒビ
ット毎に分割した上記データを加算し、ｒビット毎の冗
長表現形式で出力する第２の加算回路の回路記述を発生
することを特徴とする積和演算器の回路記述の発生方法
である。
【００２１】
【作用】これによれば、第２の加算回路により、ｒビッ
トごとに冗長な出力が得られるので、従来の積和演算器
の出力に比べ、ｒ桁あたり（ｒ−１）個分だけ、パイプ
ラインレジスタの数が少なくて済む。また余った時間を
有効に利用することで、要求仕様を満たしたまま、パイ
プラインレジスタの数が少ない回路の記述を生成するこ
とができる。
トごとに冗長な出力が得られるので、従来の積和演算器
の出力に比べ、ｒ桁あたり（ｒ−１）個分だけ、パイプ
ラインレジスタの数が少なくて済む。また余った時間を
有効に利用することで、要求仕様を満たしたまま、パイ
プラインレジスタの数が少ない回路の記述を生成するこ
とができる。
【００２２】
【実施例】本発明の方法により自動発生される回路記述
は以下のようなものである。すなわち、要求仕様を満た
したまま、パイプラインレジスタの数が従来より少ない
回路の記述である。
は以下のようなものである。すなわち、要求仕様を満た
したまま、パイプラインレジスタの数が従来より少ない
回路の記述である。
【００２３】各々の積和演算器から出力される冗長表現
のデータに対し、余った時間内で出来る限りの桁上げ加
算を行う。例えば、図１４のＰＡ〜ＰＥのデータを、キ
ャリーセーブ方式で加算していくと、全加算器により３
つのデータを２つのデータに変換することを繰り返すの
で、冗長２進表現のデータＰＪ〜ＰＫを得るには、図１
４の様に３回全加算器による加算が必要になる。
のデータに対し、余った時間内で出来る限りの桁上げ加
算を行う。例えば、図１４のＰＡ〜ＰＥのデータを、キ
ャリーセーブ方式で加算していくと、全加算器により３
つのデータを２つのデータに変換することを繰り返すの
で、冗長２進表現のデータＰＪ〜ＰＫを得るには、図１
４の様に３回全加算器による加算が必要になる。
【００２４】図１４におけるＰＡ〜ＰＥ，ＰＪ，ＰＫ
は、それぞれ図１１における ＰＡ＝（０，０，０，０，Ｘ3 Ｙ0 ，Ｘ2 Ｙ0 ，Ｘ1 Ｙ
0 ，Ｘ0 Ｙ0 ） ＰＢ＝（０，０，０，Ｘ3 Ｙ1 ，Ｘ2 Ｙ1 ，Ｘ1 Ｙ1 ，
Ｘ0 Ｙ1 ，０） ＰＣ＝（０，０，Ｘ3 Ｙ2 ，Ｘ2 Ｙ2 ，Ｘ1 Ｙ2 ，Ｘ0
Ｙ2 ，０，０） ＰＤ＝（Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 ，Ａ3 ，Ａ2 ，Ａ1 ，
Ａ0 ） ＰＥ＝（Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ4 ，Ｂ3 ，Ｂ2 ，Ｂ1 ，
Ｂ0 ） ＰＪ＝（Ｊ7 ，Ｊ6 ，Ｊ5 ，Ｊ4 ，Ｊ3 ，Ｊ2 ，Ｊ1 ，
Ｊ0 ） ＰＫ＝（Ｋ7 ，Ｋ6 ，Ｋ5 ，Ｋ4 ，Ｋ3 ，Ｋ2 ，Ｋ1 ，
Ｋ0 ） に対応している。
は、それぞれ図１１における ＰＡ＝（０，０，０，０，Ｘ3 Ｙ0 ，Ｘ2 Ｙ0 ，Ｘ1 Ｙ
0 ，Ｘ0 Ｙ0 ） ＰＢ＝（０，０，０，Ｘ3 Ｙ1 ，Ｘ2 Ｙ1 ，Ｘ1 Ｙ1 ，
Ｘ0 Ｙ1 ，０） ＰＣ＝（０，０，Ｘ3 Ｙ2 ，Ｘ2 Ｙ2 ，Ｘ1 Ｙ2 ，Ｘ0
Ｙ2 ，０，０） ＰＤ＝（Ａ7 ，Ａ6 ，Ａ5 ，Ａ4 ，Ａ3 ，Ａ2 ，Ａ1 ，
Ａ0 ） ＰＥ＝（Ｂ7 ，Ｂ6 ，Ｂ5 ，Ｂ4 ，Ｂ3 ，Ｂ2 ，Ｂ1 ，
Ｂ0 ） ＰＪ＝（Ｊ7 ，Ｊ6 ，Ｊ5 ，Ｊ4 ，Ｊ3 ，Ｊ2 ，Ｊ1 ，
Ｊ0 ） ＰＫ＝（Ｋ7 ，Ｋ6 ，Ｋ5 ，Ｋ4 ，Ｋ3 ，Ｋ2 ，Ｋ1 ，
Ｋ0 ） に対応している。
【００２５】全加算器が１回の加算を行うのに例えば５
ｎｓかかるとすると、５×３＝１５ｎｓで上記の加算は
実行できる。回路に要求される動作時間が例えば３０ｎ
ｓであった場合、３０−１５＝１５ｎｓの時間が余る。
ｎｓかかるとすると、５×３＝１５ｎｓで上記の加算は
実行できる。回路に要求される動作時間が例えば３０ｎ
ｓであった場合、３０−１５＝１５ｎｓの時間が余る。
【００２６】今、余った時間で図２（Ａ）のような冗長
２進表現のデータの桁上げ加算を行うことを考える。１
桁分の桁上げ加算に対し全加算器が１回分、すなわち５
ｎｓの時間がかかるので、１５ｎｓでは、１５／５＝３
桁分の桁上げ加算が実行できる。
２進表現のデータの桁上げ加算を行うことを考える。１
桁分の桁上げ加算に対し全加算器が１回分、すなわち５
ｎｓの時間がかかるので、１５ｎｓでは、１５／５＝３
桁分の桁上げ加算が実行できる。
【００２７】そこで、図２（Ｂ）のように出力を３桁ご
とに区切って、それぞれ図２（Ｃ）のように桁上げ加算
を行い、分割する前の状態に戻すと、図２（Ｄ）のよう
なデータが得られる。これは元のデータを冗長度数３で
冗長表現したもので、データの表す内容は同じものであ
る。この冗長度数３のデータを出力すると、元の冗長度
数１のデータを出力するのに比べ、必要なパイプライン
レジスタの数が１６個から１０個に減少する。
とに区切って、それぞれ図２（Ｃ）のように桁上げ加算
を行い、分割する前の状態に戻すと、図２（Ｄ）のよう
なデータが得られる。これは元のデータを冗長度数３で
冗長表現したもので、データの表す内容は同じものであ
る。この冗長度数３のデータを出力すると、元の冗長度
数１のデータを出力するのに比べ、必要なパイプライン
レジスタの数が１６個から１０個に減少する。
【００２８】つまり、内積演算回路を構成した場合、積
和演算回路間に接続されているパイプラインレジスタの
個数は、従来は冗長度数が１の回路記述しか自動生成で
きなかったので、（語長×２）＝１６個必要であった。
それに比べ、本発明の方法により生成される回路記述は
上述の回路（冗長度数３）であり、図２（Ｄ）に示すよ
うに、１０個で済む。
和演算回路間に接続されているパイプラインレジスタの
個数は、従来は冗長度数が１の回路記述しか自動生成で
きなかったので、（語長×２）＝１６個必要であった。
それに比べ、本発明の方法により生成される回路記述は
上述の回路（冗長度数３）であり、図２（Ｄ）に示すよ
うに、１０個で済む。
【００２９】本発明は、動作サイクル時間をパラメータ
として与えることにより、上記のような回路の回路記述
を自動的に発生する方法である。図１に、本発明のフロ
ーチャート図を示す。
として与えることにより、上記のような回路の回路記述
を自動的に発生する方法である。図１に、本発明のフロ
ーチャート図を示す。
【００３０】まず、積和演算器での演算に必要な時間を
求める。積和演算器の演算時間は、ほとんどが部分積の
加算回路によって費やされると考えられる。そこで、積
和演算器の演算時間は、部分積の加算回路における入力
から出力までの全加算器の最大通過段数と、全加算器１
段あたりの動作時間の積を用いる。
求める。積和演算器の演算時間は、ほとんどが部分積の
加算回路によって費やされると考えられる。そこで、積
和演算器の演算時間は、部分積の加算回路における入力
から出力までの全加算器の最大通過段数と、全加算器１
段あたりの動作時間の積を用いる。
【００３１】部分積の加算回路における全加算器の段数
は、乗数、被乗数の語長、乗算方法の種類、加算方法の
種類などから求めることができる。
は、乗数、被乗数の語長、乗算方法の種類、加算方法の
種類などから求めることができる。
【００３２】例えば、図８の積和演算器では、ｍビット
×ｎビットの乗算を行った場合、乗算による部分積の数
はｎ個になる。さらに、冗長表現の入力加数を含める
と、全部でｎ＋２個のデータを加算することになる。ｎ
＋２個の部分積をキャリーセーブ方式で加算すると、ｎ
段の全加算器が必要になる。
×ｎビットの乗算を行った場合、乗算による部分積の数
はｎ個になる。さらに、冗長表現の入力加数を含める
と、全部でｎ＋２個のデータを加算することになる。ｎ
＋２個の部分積をキャリーセーブ方式で加算すると、ｎ
段の全加算器が必要になる。
【００３３】全加算器１段の演算にＴ（ｎｓ）の時間が
かかるものとすると、この場合の部分積の加算回路の演
算時間はＴ×ｎ（ｎｓ）となる。したがって、積和演算
器の演算時間もＴ×ｎ（ｎｓ）である。
かかるものとすると、この場合の部分積の加算回路の演
算時間はＴ×ｎ（ｎｓ）となる。したがって、積和演算
器の演算時間もＴ×ｎ（ｎｓ）である。
【００３４】一方、この積和演算器に要求される動作サ
イクル時間がＣ（ｎｓ）であるとすると、Ｃ−Ｔ×ｎ
（ｎｓ）だけ時間が余る。
イクル時間がＣ（ｎｓ）であるとすると、Ｃ−Ｔ×ｎ
（ｎｓ）だけ時間が余る。
【００３５】ここで、冗長度数ｒ＝Ｃ／Ｔ−ｎとする
と、余った時間でｒ段の全加算器を介した分の演算がで
きる。すなわち、ｒ桁分の桁上げ加算が実行できる。
と、余った時間でｒ段の全加算器を介した分の演算がで
きる。すなわち、ｒ桁分の桁上げ加算が実行できる。
【００３６】そこで、出力をｒ桁ごとに区切って、それ
ぞれに小さな桁上げ加算器を付加する。この結果、冗長
度数ｒの出力が得られる。
ぞれに小さな桁上げ加算器を付加する。この結果、冗長
度数ｒの出力が得られる。
【００３７】さらに図１と対応させながら詳しく述べ
る。ステップ〔１〕において、発生する積和演算器の各
種パラメータを読み込む。パラメータには、被乗数の語
長ｍ、乗数の語長ｎ、入力加数及び演算出力の語長ｗ、
動作サイクル時間Ｃ、全加算器の動作時間Ｔがある。ス
テップ〔２〕において、乗算による部分積と入力加数に
定数０を補って規則正しい形（図１１）にし、全加算器
を横方向にｗ個、縦方向に（ｎ＋２）個複製し、図１２
に示すような、第１の加算回路の記述を生成する。ステ
ップ〔３〕において、出力の冗長度数ｒを式Ｃ／Ｔ−ｎ
によって決定する。ステップ〔４〕において、出力をｒ
ビットごとに分割し、それぞれについてｒビットの桁上
げ加算を行う第２の加算回路の記述を生成する。ステッ
プ〔５〕において、冗長回路削除プログラムを用いて、
回路記述から無駄な回路を除去する。ステップ〔６〕に
おいて、回路記述（ネットリスト）を出力する。
る。ステップ〔１〕において、発生する積和演算器の各
種パラメータを読み込む。パラメータには、被乗数の語
長ｍ、乗数の語長ｎ、入力加数及び演算出力の語長ｗ、
動作サイクル時間Ｃ、全加算器の動作時間Ｔがある。ス
テップ〔２〕において、乗算による部分積と入力加数に
定数０を補って規則正しい形（図１１）にし、全加算器
を横方向にｗ個、縦方向に（ｎ＋２）個複製し、図１２
に示すような、第１の加算回路の記述を生成する。ステ
ップ〔３〕において、出力の冗長度数ｒを式Ｃ／Ｔ−ｎ
によって決定する。ステップ〔４〕において、出力をｒ
ビットごとに分割し、それぞれについてｒビットの桁上
げ加算を行う第２の加算回路の記述を生成する。ステッ
プ〔５〕において、冗長回路削除プログラムを用いて、
回路記述から無駄な回路を除去する。ステップ〔６〕に
おいて、回路記述（ネットリスト）を出力する。
【００３８】ここで、従来の積和演算器と本発明による
積和演算器の比較を、図３に示す。図３においてｍ、ｎ
はそれぞれ乗算器の被乗数、乗数の語長を、ｗは入力加
数および出力の語長を表す。また、ｒは本発明による積
和演算器の演算結果の冗長度数を表している。
積和演算器の比較を、図３に示す。図３においてｍ、ｎ
はそれぞれ乗算器の被乗数、乗数の語長を、ｗは入力加
数および出力の語長を表す。また、ｒは本発明による積
和演算器の演算結果の冗長度数を表している。
【００３９】積和演算器の動作は、乗算による部分積と
入力加数をすべて加算し、冗長２進表現の演算結果を出
力することである。これは、例えば従来の積和演算器で
あれば、（ｍ×ｎ＋ｗ×２）ビットからなるデータを、
加算器によって（ｗ×２）ビットにまで圧縮することを
意味する。
入力加数をすべて加算し、冗長２進表現の演算結果を出
力することである。これは、例えば従来の積和演算器で
あれば、（ｍ×ｎ＋ｗ×２）ビットからなるデータを、
加算器によって（ｗ×２）ビットにまで圧縮することを
意味する。
【００４０】１つの全加算器は、３ビットのデータを２
ビットに変換するので、全加算器１つで１ビットのデー
タを減らすことができる。したがって、（ｍ×ｎ）ビッ
トのデータを減らすためには、（ｍ×ｎ）個の全加算器
が必要である。
ビットに変換するので、全加算器１つで１ビットのデー
タを減らすことができる。したがって、（ｍ×ｎ）ビッ
トのデータを減らすためには、（ｍ×ｎ）個の全加算器
が必要である。
【００４１】このことは、本発明による積和演算器でも
同様である。すなわち、本発明による積和演算器では、
（ｎ×ｍ＋ｗ＋ｗ／ｒ）ビットからなるデータを、（ｗ
＋ｗ／ｒ）にまで圧縮するので、これに必要な全加算器
の数は（ｍ×ｎ）個で、従来の積和演算器と同じであ
る。
同様である。すなわち、本発明による積和演算器では、
（ｎ×ｍ＋ｗ＋ｗ／ｒ）ビットからなるデータを、（ｗ
＋ｗ／ｒ）にまで圧縮するので、これに必要な全加算器
の数は（ｍ×ｎ）個で、従来の積和演算器と同じであ
る。
【００４２】しかるに、本発明による積和演算器では、
演算結果を保持するために必要なレジスタの数は、従来
の積和演算器に比べｒ桁あたり（ｒ−１）個分少なくて
済む。
演算結果を保持するために必要なレジスタの数は、従来
の積和演算器に比べｒ桁あたり（ｒ−１）個分少なくて
済む。
【００４３】なおこれまでの説明ではキャリーセーブ型
で加算する回路について述べたが、Wallace Tree型で加
算する回路についても適用できることは言うまでもな
い。
で加算する回路について述べたが、Wallace Tree型で加
算する回路についても適用できることは言うまでもな
い。
【００４４】こうして冗長表現を用いた積和演算回路を
組み合わせて内積演算回路を構成する際、本発明により
自動発生される積和演算回路を用いれば、要求される動
作サイクル時間内でできる限りの桁上げ加算を行う加算
器が付加されるので、従来よりもパイプランレジスタの
個数を少なくすることができるものである。
組み合わせて内積演算回路を構成する際、本発明により
自動発生される積和演算回路を用いれば、要求される動
作サイクル時間内でできる限りの桁上げ加算を行う加算
器が付加されるので、従来よりもパイプランレジスタの
個数を少なくすることができるものである。
【００４５】また、乗算器についても本発明は適用でき
る。すなわち、図３の積和演算回路において、加数入力
部を取り除いた回路は乗算器として働くので、積和演算
回路の回路記述を発生させるのと同様な方法で、出力が
ｒビットごとに冗長であるような乗算器の回路記述を発
生することができる。このことを図４を用いて説明す
る。
る。すなわち、図３の積和演算回路において、加数入力
部を取り除いた回路は乗算器として働くので、積和演算
回路の回路記述を発生させるのと同様な方法で、出力が
ｒビットごとに冗長であるような乗算器の回路記述を発
生することができる。このことを図４を用いて説明す
る。
【００４６】まず、乗算器での演算に必要な時間を求め
る。乗算器の演算時間は、ほとんどが部分積の加算回路
によって費やされると考えられる。そこで、乗算器の演
算時間は、部分積の加算回路における入力から出力まで
の全加算器の段数と、全加算器１段あたりの動作時間の
積を用いる。
る。乗算器の演算時間は、ほとんどが部分積の加算回路
によって費やされると考えられる。そこで、乗算器の演
算時間は、部分積の加算回路における入力から出力まで
の全加算器の段数と、全加算器１段あたりの動作時間の
積を用いる。
【００４７】部分積の加算回路における全加算器の段数
は、乗数、被乗数の語長、乗算方法の種類、加算方法の
種類などから求めることができる。
は、乗数、被乗数の語長、乗算方法の種類、加算方法の
種類などから求めることができる。
【００４８】図４の乗算器では、ｍビット×ｎビットの
乗算を行った場合、乗算による部分積の数はｎ個にな
る。ｎ個の部分積をキャリーセーブ方式で加算すると、
（ｎ−２）段の全加算器が必要になる。
乗算を行った場合、乗算による部分積の数はｎ個にな
る。ｎ個の部分積をキャリーセーブ方式で加算すると、
（ｎ−２）段の全加算器が必要になる。
【００４９】全加算器１段の演算にＴ（ｎｓ）の時間が
かかるものとすると、この場合の部分積の加算回路の演
算時間はＴ×（ｎ−２）（ｎｓ）となる。したがって、
乗算器の演算時間もＴ×（ｎ−２）（ｎｓ）である。
かかるものとすると、この場合の部分積の加算回路の演
算時間はＴ×（ｎ−２）（ｎｓ）となる。したがって、
乗算器の演算時間もＴ×（ｎ−２）（ｎｓ）である。
【００５０】一方、この乗算器に要求される動作サイク
ル時間がＣ（ｎｓ）であるとすると、Ｃ−Ｔ×（ｎ−
２）（ｎｓ）だけ時間が余る。
ル時間がＣ（ｎｓ）であるとすると、Ｃ−Ｔ×（ｎ−
２）（ｎｓ）だけ時間が余る。
【００５１】ここで、冗長度数ｒ＝Ｃ／Ｔ−（ｎ−２）
とすると、余った時間でｒ段の全加算器を介した分の演
算ができる。すなわち、ｒ桁分の桁上げ加算が実行でき
る。
とすると、余った時間でｒ段の全加算器を介した分の演
算ができる。すなわち、ｒ桁分の桁上げ加算が実行でき
る。
【００５２】そこで、出力をｒ桁ごとに区切って、それ
ぞれに小さな桁上げ加算器を付加する。この結果、冗長
度数ｒの出力が得られる。
ぞれに小さな桁上げ加算器を付加する。この結果、冗長
度数ｒの出力が得られる。
【００５３】
【発明の効果】本発明により自動生成される乗算器及び
積和演算器の回路記述では、演算結果を保持するために
必要なレジスタの数は、従来の乗算器及び積和演算器に
比べｒ桁あたり（ｒ−１）個分少なくて済むようになっ
た。
積和演算器の回路記述では、演算結果を保持するために
必要なレジスタの数は、従来の乗算器及び積和演算器に
比べｒ桁あたり（ｒ−１）個分少なくて済むようになっ
た。
【図１】本発明による積和演算器の回路記述の発生方法
の一例のフローチャート図である。
の一例のフローチャート図である。
【図２】本発明による第２の桁上げ加算回路の説明のた
めの図である。
めの図である。
【図３】本発明による積和演算回路と従来の積和演算回
路の比較図である。
路の比較図である。
【図４】本発明による乗算回路と従来の乗算回路の比較
図である。
図である。
【図５】内積演算回路の説明のための図である。
【図６】積和演算回路の説明のための図である。
【図７】積和演算回路の説明のための図である。
【図８】冗長表現を用いた積和演算回路の説明のための
図である。
図である。
【図９】冗長表現を用いた積和演算回路の説明のための
図である。
図である。
【図１０】冗長表現を用いた内積演算回路の説明のため
の図である。
の図である。
【図１１】冗長表現を用いた積和演算回路の説明のため
の図である。
の図である。
【図１２】冗長表現を用いた積和演算回路の説明のため
の図である。
の図である。
【図１３】冗長表現を用いた積和演算回路の説明のため
の図である。
の図である。
【図１４】キャリーセーブアレイ方式による加算方法の
説明のための図である。
説明のための図である。
［１］発生する積和演算器のパラメータを読み込むステ
ップ ［２］第１の加算回路を発生するステップ ［３］出力の冗長度数を決定するステップ ［４］第２の加算回路を発生するステップ ［５］冗長な回路を削除するステップ ［６］発生した回路を出力するステップ
ップ ［２］第１の加算回路を発生するステップ ［３］出力の冗長度数を決定するステップ ［４］第２の加算回路を発生するステップ ［５］冗長な回路を削除するステップ ［６］発生した回路を出力するステップ
Claims (2)
- 【請求項１】 入力されてくる乗数の語長及び被乗数の
語長により、各部分積を加算して、各ビットを冗長表現
形式で出力する第１の加算回路の回路記述を発生し、 入力されてくる最大許容遅延時間から上記第１の加算回
路での遅延時間を引いた時間に応じて、冗長度数ｒを決
定し、 上記第１の加算回路の出力である各ビットが冗長表現形
式であるデータを入力とし、ｒビット毎に分割した上記
データを加算し、 ｒビット毎の冗長表現形式で出力する第２の加算回路の
回路記述を発生することを特徴とする乗算器の回路記述
の発生方法。 - 【請求項２】 入力されてくる乗数の語長、被乗数の語
長及び加数の語長により、乗数と被乗数の積及び加数か
ら成る部分積を加算して、各ビットを冗長表現形式で出
力する第１の加算回路の回路記述を発生し、 入力されてくる最大許容遅延時間から上記第１の加算回
路での遅延時間を引いた時間に応じて、冗長度数ｒを決
定し、 上記第１の加算回路の出力である各ビットが冗長表現形
式であるデータを入力とし、ｒビット毎に分割した上記
データを加算し、 ｒビット毎の冗長表現形式で出力する第２の加算回路の
回路記述を発生することを特徴とする積和演算器の回路
記述の発生方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009384A JPH06223097A (ja) | 1993-01-22 | 1993-01-22 | 乗算器、積和演算器の回路記述の発生方法 |
| US08/184,628 US5473558A (en) | 1993-01-22 | 1994-01-21 | Method for generating hardware description of multiplier and/or multiplier-adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009384A JPH06223097A (ja) | 1993-01-22 | 1993-01-22 | 乗算器、積和演算器の回路記述の発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223097A true JPH06223097A (ja) | 1994-08-12 |
Family
ID=11718960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009384A Pending JPH06223097A (ja) | 1993-01-22 | 1993-01-22 | 乗算器、積和演算器の回路記述の発生方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473558A (ja) |
| JP (1) | JPH06223097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642093A2 (en) * | 1993-09-02 | 1995-03-08 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for automatically designing a multiplier circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764558A (en) * | 1995-08-25 | 1998-06-09 | International Business Machines Corporation | Method and system for efficiently multiplying signed and unsigned variable width operands |
| EP1308836A1 (en) * | 2001-10-31 | 2003-05-07 | Motorola, Inc. | Adder tree structure with reduced carry ripple adder stage |
| US8346831B1 (en) * | 2006-07-25 | 2013-01-01 | Vivante Corporation | Systems and methods for computing mathematical functions |
| GB201111243D0 (en) * | 2011-06-30 | 2011-08-17 | Imagination Tech Ltd | Method and apparatus for use in the sysnthesis of lossy integer multipliers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736335A (en) * | 1984-11-13 | 1988-04-05 | Zoran Corporation | Multiplier-accumulator circuit using latched sums and carries |
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
| JP3205969B2 (ja) * | 1991-07-10 | 2001-09-04 | ソニー株式会社 | 回路記述合成装置 |
-
1993
- 1993-01-22 JP JP5009384A patent/JPH06223097A/ja active Pending
-
1994
- 1994-01-21 US US08/184,628 patent/US5473558A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642093A2 (en) * | 1993-09-02 | 1995-03-08 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for automatically designing a multiplier circuit |
| EP0642093A3 (en) * | 1993-09-02 | 1996-03-13 | Matsushita Electric Ind Co Ltd | Method and device for the automatic design of a multiplier circuit. |
| EP1475699A2 (en) * | 1993-09-02 | 2004-11-10 | Matsushita Electric Industrial Co., Ltd. | Multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| US5473558A (en) | 1995-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |