JP3457082B2 - 演算装置 - Google Patents
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- JP3457082B2 JP3457082B2 JP03117695A JP3117695A JP3457082B2 JP 3457082 B2 JP3457082 B2 JP 3457082B2 JP 03117695 A JP03117695 A JP 03117695A JP 3117695 A JP3117695 A JP 3117695A JP 3457082 B2 JP3457082 B2 JP 3457082B2
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Description
【０００１】
【産業上の利用分野】本発明は、乗算セルをアレイ状に
並べ分割可能な演算装置に関する。
並べ分割可能な演算装置に関する。
【０００２】
【従来の技術】近年、音声の符号化や変復調、画像の圧
縮／伸長等の複雑なディジタル処理がディジタル信号処
理ＬＳＩにより実現されている。ディジタル信号処理Ｌ
ＳＩでは、基本的な演算機能を高速に実行するため乗算
回路など各種の演算回路を備える。
縮／伸長等の複雑なディジタル処理がディジタル信号処
理ＬＳＩにより実現されている。ディジタル信号処理Ｌ
ＳＩでは、基本的な演算機能を高速に実行するため乗算
回路など各種の演算回路を備える。
【０００３】乗算回路の方式としては、基本的なセルを
アレイ状に並べた構成の並列演算型がある（「ＬＳＩ化
が進む並列演算方式による乗算器の回路方式を見る」日
経エレクトロニクス、１９７８．５．２９）。また、特
開昭62-229440には、２つの乗算を並行に行う分割可能
な配列乗算器が示されている。
アレイ状に並べた構成の並列演算型がある（「ＬＳＩ化
が進む並列演算方式による乗算器の回路方式を見る」日
経エレクトロニクス、１９７８．５．２９）。また、特
開昭62-229440には、２つの乗算を並行に行う分割可能
な配列乗算器が示されている。
【０００４】図１２は、上記配列乗算器の構成を示すブ
ロック図である。この乗算器は主として４つのアレイブ
ロック１２１〜１２４と選択回路１３、１５、１７と分
離回路１４と有する。被乗数Ｘ（上位半ワードをＸＨ、
下位半ワードをＸＬとする）と乗数Ｙ（上位半ワードを
ＹＨ、下位半ワードをＹＬとする）は、同図のように選
択回路を介して４つのアレイブロックに入力される。
ロック図である。この乗算器は主として４つのアレイブ
ロック１２１〜１２４と選択回路１３、１５、１７と分
離回路１４と有する。被乗数Ｘ（上位半ワードをＸＨ、
下位半ワードをＸＬとする）と乗数Ｙ（上位半ワードを
ＹＨ、下位半ワードをＹＬとする）は、同図のように選
択回路を介して４つのアレイブロックに入力される。
【０００５】この構成によれば配列乗算器を分割しない
場合には１ワード×１ワードの乗算を、分割する場合に
は半ワード×半ワードの２つの乗算を次のように実行す
る。分割しない場合には、アレイブロック１２１〜１２
４には選択回路を介して被乗数Ｘおよび乗数Ｙが入力さ
れる。その結果１ワードの乗算Ｘ・Ｙが実行され、２ワ
ードの乗算結果Ｚ３〜Ｚ０が得られる。
場合には１ワード×１ワードの乗算を、分割する場合に
は半ワード×半ワードの２つの乗算を次のように実行す
る。分割しない場合には、アレイブロック１２１〜１２
４には選択回路を介して被乗数Ｘおよび乗数Ｙが入力さ
れる。その結果１ワードの乗算Ｘ・Ｙが実行され、２ワ
ードの乗算結果Ｚ３〜Ｚ０が得られる。
【０００６】分割する場合には、アレイブロック１２１
には選択回路を介して被乗数ＸＬと乗数ＹＬが、アレイ
ブロック１２２には選択回路を介して被乗数ＸＨと乗数
ＹＨが、アレイブロック１２３、１２４には選択回路を
介して０が入力される。これによりアレイブロック１２
３、１２４における部分積が０になり、また、このとき
アレイブロック１２３において分離回路１４はキャリー
の伝搬を止める。その結果、アレイブロック１２１は半
ワードの乗算ＸＬ・ＹＬを実行し１ワードの乗算結果Ｚ
１、Ｚ０を出力する。同時に、アレイブロック１２２は
半ワードの乗算ＸＨ・ＹＨを実行し１ワードの乗算結果
Ｚ３、Ｚ２を出力する。
には選択回路を介して被乗数ＸＬと乗数ＹＬが、アレイ
ブロック１２２には選択回路を介して被乗数ＸＨと乗数
ＹＨが、アレイブロック１２３、１２４には選択回路を
介して０が入力される。これによりアレイブロック１２
３、１２４における部分積が０になり、また、このとき
アレイブロック１２３において分離回路１４はキャリー
の伝搬を止める。その結果、アレイブロック１２１は半
ワードの乗算ＸＬ・ＹＬを実行し１ワードの乗算結果Ｚ
１、Ｚ０を出力する。同時に、アレイブロック１２２は
半ワードの乗算ＸＨ・ＹＨを実行し１ワードの乗算結果
Ｚ３、Ｚ２を出力する。
【０００７】このように従来の乗算器では、半ワード同
士の２つの乗算を同時に実行することを可能にしてい
る。
士の２つの乗算を同時に実行することを可能にしてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
技術における乗算器によれば、積和演算つまり２つの乗
算結果をさらに加算することができないという問題があ
った。例えば、ディジタル信号処理においては積和演算
を行う機能が非常に有用とされる。ところが上記乗算器
では２つの乗算のみを行うので、この乗算結果の和を求
めるためには別途加算器が必要という問題があった。さ
らにこの場合乗算の後に加算処理が必要となり処理時間
が長くなるという問題点がある。
技術における乗算器によれば、積和演算つまり２つの乗
算結果をさらに加算することができないという問題があ
った。例えば、ディジタル信号処理においては積和演算
を行う機能が非常に有用とされる。ところが上記乗算器
では２つの乗算のみを行うので、この乗算結果の和を求
めるためには別途加算器が必要という問題があった。さ
らにこの場合乗算の後に加算処理が必要となり処理時間
が長くなるという問題点がある。
【０００９】上記問題点を解決するため本発明は、分割
可能な配列乗算器を改良して別途加算器を設けなくても
積和演算の処理を効率よく実行する演算装置を提供する
ことを目的とする。
可能な配列乗算器を改良して別途加算器を設けなくても
積和演算の処理を効率よく実行する演算装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、１ワードの被乗数と１ワードの乗
数との積を求める配列乗算器を構成する４つのアレイブ
ロックを有する演算装置であって、被乗数の下位半ワー
ド（以下ＸＬと略す）と０とを選択的に出力する第１の
選択回路と、被乗数の上位半ワード（以下ＸＨ）と０と
を選択的に出力する第２の選択回路と、前記ＸＨと乗数
の下位半ワード（以下ＹＬ）とが入力される第１のアレ
イブロックと、第１の選択回路の出力と前記ＹＬとが入
力される第２のアレイブロックと、第２の選択回路の出
力と乗数の上位半ワード（以下ＹＨ）とが入力される第
３のアレイブロックと、前記ＸＬと前記ＹＨとが入力さ
れる第４のアレイブロックとを備える。第１及び第２の
選択回路が０を同時に選択することによりＸＨ・ＹＬ＋
ＸＬ・ＹＨを算出する。
に請求項１の発明は、１ワードの被乗数と１ワードの乗
数との積を求める配列乗算器を構成する４つのアレイブ
ロックを有する演算装置であって、被乗数の下位半ワー
ド（以下ＸＬと略す）と０とを選択的に出力する第１の
選択回路と、被乗数の上位半ワード（以下ＸＨ）と０と
を選択的に出力する第２の選択回路と、前記ＸＨと乗数
の下位半ワード（以下ＹＬ）とが入力される第１のアレ
イブロックと、第１の選択回路の出力と前記ＹＬとが入
力される第２のアレイブロックと、第２の選択回路の出
力と乗数の上位半ワード（以下ＹＨ）とが入力される第
３のアレイブロックと、前記ＸＬと前記ＹＨとが入力さ
れる第４のアレイブロックとを備える。第１及び第２の
選択回路が０を同時に選択することによりＸＨ・ＹＬ＋
ＸＬ・ＹＨを算出する。
【００１１】請求項２の発明は請求項１の演算装置にお
いて、前記ＹＨと１とを選択的に第４のアレイブロック
に出力する第３の選択回路を備え、前記第２の選択回路
は、さらに前記ＸＨと０の他に１を選択的に出力する。
第１の選択回路が０を、第２の選択回路が１を、第３の
選択回路が１を同時に選択することによりＸＨ・ＹＬ＋
（ＹＨとＸＬとからなる１ワード）を算出する。
いて、前記ＹＨと１とを選択的に第４のアレイブロック
に出力する第３の選択回路を備え、前記第２の選択回路
は、さらに前記ＸＨと０の他に１を選択的に出力する。
第１の選択回路が０を、第２の選択回路が１を、第３の
選択回路が１を同時に選択することによりＸＨ・ＹＬ＋
（ＹＨとＸＬとからなる１ワード）を算出する。
【００１２】請求項３発明は、請求項１記載においてさ
らに、第１のアレイブロックの前記ＸＨ入力の代わり
に、前記ＸＨと０とを選択的に出力する第４の選択回路
と、第４のアレイブロックの前記ＸＬ入力の代わりに、
前記ＸＬと０とを選択的に出力する第５の選択回路とを
備え、前記第４のアレイブロックは、所定桁位置のキャ
リーの伝搬を阻止する制御を行うキャリー制御回路を有
する。第１の選択回路がＸＬを、第２の選択回路がＸＨ
を、第４の選択回路が０を、第５の選択回路が０を同時
に選択するとともに、前記キャリー制御回路がキャリー
の伝搬を阻止することによりＸＨ・ＹＨ及びＸＬ・ＹＬ
を算出する。
らに、第１のアレイブロックの前記ＸＨ入力の代わり
に、前記ＸＨと０とを選択的に出力する第４の選択回路
と、第４のアレイブロックの前記ＸＬ入力の代わりに、
前記ＸＬと０とを選択的に出力する第５の選択回路とを
備え、前記第４のアレイブロックは、所定桁位置のキャ
リーの伝搬を阻止する制御を行うキャリー制御回路を有
する。第１の選択回路がＸＬを、第２の選択回路がＸＨ
を、第４の選択回路が０を、第５の選択回路が０を同時
に選択するとともに、前記キャリー制御回路がキャリー
の伝搬を阻止することによりＸＨ・ＹＨ及びＸＬ・ＹＬ
を算出する。
【００１３】
【作用】上記の手段により請求項１の演算装置では、第
１選択回路が０を、第２の選択回路が０を同時に選択し
た場合、第１から第４のアレイブロックは、それぞれ
（被乗数、乗数）として（ＸＨ、ＹＬ）、（０、Ｙ
Ｌ）、（０、ＹＨ）、（ＸＬ、ＹＨ）が入力される。第
２及び第３のアレイブロックの部分積は０になるので、
第１及び第４のアレイブロックの部分積が各アレイブロ
ックを通過して加算される結果、ＸＨ・ＹＬ＋ＸＬ・Ｙ
Ｈつまり半ワードの２つの乗算と、２つの乗算結果の和
を求める積和演算を同時に実行する。
１選択回路が０を、第２の選択回路が０を同時に選択し
た場合、第１から第４のアレイブロックは、それぞれ
（被乗数、乗数）として（ＸＨ、ＹＬ）、（０、Ｙ
Ｌ）、（０、ＹＨ）、（ＸＬ、ＹＨ）が入力される。第
２及び第３のアレイブロックの部分積は０になるので、
第１及び第４のアレイブロックの部分積が各アレイブロ
ックを通過して加算される結果、ＸＨ・ＹＬ＋ＸＬ・Ｙ
Ｈつまり半ワードの２つの乗算と、２つの乗算結果の和
を求める積和演算を同時に実行する。
【００１４】また、第１の選択回路がＸＬを、第２の選
択回路がＸＨを同時に選択した場合には、ＸＨとＸＬか
らなる１ワードの被乗数ＸとＹＨとＹＬからなる１ワー
ドの乗数Ｙとの積を求め、２ワードの乗算結果Ｘ・Ｙが
得られる。請求項２の演算装置では、第１の選択回路が
０を、第２の選択回路が１を、第３の選択回路が１を同
時に選択した場合、第１から第４のアレイブロックは、
それぞれ（被乗数、乗数）として（ＸＨ、ＹＬ）、
（０、ＹＬ）、（１、ＹＨ）、（ＸＬ、１）が入力さ
れ、部分積としてＸＨ・ＹＬ、０、ＹＨ、ＸＬが求めら
れる。これらの部分積が各アレイを通して加算される結
果、ＸＨ・ＹＬ＋（ＹＨの左半ワードシフト結果）＋Ｘ
Ｌが算出される。この場合、ＹＨとＸＬとが別個の半ワ
ードデータであれば、ＸＨ・ＹＬ＋（ＹＨの左半ワード
シフト結果）＋ＸＬを算出することになる。また、ＹＨ
とＸＬとが１ワードデータ中の上位と下位の関係にあれ
ば、半ワードの乗算及びその結果と１ワードデータとの
加算とが同時に実行されることになる。
択回路がＸＨを同時に選択した場合には、ＸＨとＸＬか
らなる１ワードの被乗数ＸとＹＨとＹＬからなる１ワー
ドの乗数Ｙとの積を求め、２ワードの乗算結果Ｘ・Ｙが
得られる。請求項２の演算装置では、第１の選択回路が
０を、第２の選択回路が１を、第３の選択回路が１を同
時に選択した場合、第１から第４のアレイブロックは、
それぞれ（被乗数、乗数）として（ＸＨ、ＹＬ）、
（０、ＹＬ）、（１、ＹＨ）、（ＸＬ、１）が入力さ
れ、部分積としてＸＨ・ＹＬ、０、ＹＨ、ＸＬが求めら
れる。これらの部分積が各アレイを通して加算される結
果、ＸＨ・ＹＬ＋（ＹＨの左半ワードシフト結果）＋Ｘ
Ｌが算出される。この場合、ＹＨとＸＬとが別個の半ワ
ードデータであれば、ＸＨ・ＹＬ＋（ＹＨの左半ワード
シフト結果）＋ＸＬを算出することになる。また、ＹＨ
とＸＬとが１ワードデータ中の上位と下位の関係にあれ
ば、半ワードの乗算及びその結果と１ワードデータとの
加算とが同時に実行されることになる。
【００１５】
【実施例】図１は、本発明の第１実施例に係る演算装置
の概略構成を示すブロック図である。本演算装置は、ラ
ッチ１〜８、アレイブロック１０、２０、３０、４０、
選択回路１１、２１、３１、４１、キャリー伝搬制御回
路４２とを備え、(1)１ワード（３２ビット）×１ワー
ドの乗算、(2)半ワード（１６ビット）×半ワードの２
つの乗算、(3)半ワード×半ワードの２つの乗算とその
加算の３種類の演算を実行するよう構成されている。
の概略構成を示すブロック図である。本演算装置は、ラ
ッチ１〜８、アレイブロック１０、２０、３０、４０、
選択回路１１、２１、３１、４１、キャリー伝搬制御回
路４２とを備え、(1)１ワード（３２ビット）×１ワー
ドの乗算、(2)半ワード（１６ビット）×半ワードの２
つの乗算、(3)半ワード×半ワードの２つの乗算とその
加算の３種類の演算を実行するよう構成されている。
【００１６】同図においてラッチ１、ラッチ２は、それ
ぞれ被乗数の上位半ワード（１６ビット）、下位半ワー
ドをラッチする。被乗数をＸ、ラッチ１の上位半ワード
をＸＨ、ラッチ２の下位半ワードをＸＬとする。ラッチ
３、ラッチ４は、それぞれ乗数Ｙの上位半ワード、下位
半ワードＹＬをラッチする。乗数をＹ、ラッチ３の上位
半ワードをＹＨ、ラッチ４の下位半ワードをＹＬとす
る。
ぞれ被乗数の上位半ワード（１６ビット）、下位半ワー
ドをラッチする。被乗数をＸ、ラッチ１の上位半ワード
をＸＨ、ラッチ２の下位半ワードをＸＬとする。ラッチ
３、ラッチ４は、それぞれ乗数Ｙの上位半ワード、下位
半ワードＹＬをラッチする。乗数をＹ、ラッチ３の上位
半ワードをＹＨ、ラッチ４の下位半ワードをＹＬとす
る。
【００１７】ラッチ５〜ラッチ８は、２ワードの演算結
果を半ワードずつ（上位から順にそれぞれＺ３、Ｚ２、
Ｚ１、Ｚ０とする）をラッチする。アレイブロック１０
〜４０は、それぞれ３２ビット配列乗算器を４分割した
一部分であり、（ＸＨ又は０、ＹＬ）、（ＸＬ又は０、
ＹＬ）、（ＸＨ又は０、ＹＨ）、（ＸＬ又は０、ＹＨ）
が選択回路を介して入力される。
果を半ワードずつ（上位から順にそれぞれＺ３、Ｚ２、
Ｚ１、Ｚ０とする）をラッチする。アレイブロック１０
〜４０は、それぞれ３２ビット配列乗算器を４分割した
一部分であり、（ＸＨ又は０、ＹＬ）、（ＸＬ又は０、
ＹＬ）、（ＸＨ又は０、ＹＨ）、（ＸＬ又は０、ＹＨ）
が選択回路を介して入力される。
【００１８】選択回路１１、３１は、それぞれアレイブ
ロック１０、３０に被乗数ＸＨと０とを選択的に供給す
る。選択回路２１、４１は、それぞれアレイブロック２
０、４０に被乗数ＸＬと０とを選択的に供給する。具体
的には上記の演算(1)実行時には選択回路１１、２１、
３１、４１は被乗数を選択し、演算(2)実行時には選択
回路１１、４１は０を、選択回路２１、３１は被乗数を
選択し、演算(3)実行時には選択回路１１、４１は被乗
数を、選択回路２１、３１は０を選択して供給する。
ロック１０、３０に被乗数ＸＨと０とを選択的に供給す
る。選択回路２１、４１は、それぞれアレイブロック２
０、４０に被乗数ＸＬと０とを選択的に供給する。具体
的には上記の演算(1)実行時には選択回路１１、２１、
３１、４１は被乗数を選択し、演算(2)実行時には選択
回路１１、４１は０を、選択回路２１、３１は被乗数を
選択し、演算(3)実行時には選択回路１１、４１は被乗
数を、選択回路２１、３１は０を選択して供給する。
【００１９】キャリー伝搬制御回路４２は、アレイブロ
ック４０における特定の位（演算結果Ｚ１の最上位ビッ
トに相当する桁）からのキャリーの伝搬を阻止する。具
体的には上記の演算(1)実行時には選択回路１１、２
１、３１、４１は被乗数を選択し、演算(2)実行時には
選択回路１１、４１は０を、選択回路２１、３１は被乗
数を選択し、演算(3)実行時には選択回路１１、４１は
被乗数を、選択回路２１、３１は０を選択して供給す
る。
ック４０における特定の位（演算結果Ｚ１の最上位ビッ
トに相当する桁）からのキャリーの伝搬を阻止する。具
体的には上記の演算(1)実行時には選択回路１１、２
１、３１、４１は被乗数を選択し、演算(2)実行時には
選択回路１１、４１は０を、選択回路２１、３１は被乗
数を選択し、演算(3)実行時には選択回路１１、４１は
被乗数を、選択回路２１、３１は０を選択して供給す
る。
【００２０】図２は、上記演算装置の詳細な構成を示す
ブロック図である。同図では説明の便宜上、１つのアレ
イブロックが４×４ビット（演算装置全体では８×８ビ
ット）の場合の構成例を示す。アレイブロックの内部は
規則的に配列されているのでデータ幅は任意に設定でき
る。３２×３２ビット構成であれば基本セルを３２×３
２個に増やし、各ラッチと各選択回路とを１６ビット長
に拡張すればよい。また、同図ではアレイブロック内の
桁位置を揃えるため基本セルが斜めに配置されている
が、実際のＬＳＩでは回路面積を小さくするため図１の
ように配置される。
ブロック図である。同図では説明の便宜上、１つのアレ
イブロックが４×４ビット（演算装置全体では８×８ビ
ット）の場合の構成例を示す。アレイブロックの内部は
規則的に配列されているのでデータ幅は任意に設定でき
る。３２×３２ビット構成であれば基本セルを３２×３
２個に増やし、各ラッチと各選択回路とを１６ビット長
に拡張すればよい。また、同図ではアレイブロック内の
桁位置を揃えるため基本セルが斜めに配置されている
が、実際のＬＳＩでは回路面積を小さくするため図１の
ように配置される。
【００２１】図２において、アレイブロック１０〜４０
は、それぞれアレイ状に並べられら１６個の基本セルか
らなる。各基本セルは、ＡＮＤゲート６１とフルアダー
６２とからなり、次式の論理演算を行うことにより乗算
における部分積を求める。 ｓ＝ｋEOR(ｘ・ｙ)EORｃ ｃ´＝(ｋ・ｘ・ｙ)OR(ｋEOR(ｘ・ｙ))・ｃ ここで、Ｓは次段への加算結果出力、ｋは前段からの加
算結果入力、ｘは被乗数ビット入力、ｙは乗数ビット入
力、ｃは下位桁からのキャリー入力、ｃ´は上位桁への
キャリー出力を表す。EORは排他的論理和、ORは論理
和、・は論理積を表す。図中、破線矢印のｋ入力とｃ入
力はローレベル（論理０）を示す。
は、それぞれアレイ状に並べられら１６個の基本セルか
らなる。各基本セルは、ＡＮＤゲート６１とフルアダー
６２とからなり、次式の論理演算を行うことにより乗算
における部分積を求める。 ｓ＝ｋEOR(ｘ・ｙ)EORｃ ｃ´＝(ｋ・ｘ・ｙ)OR(ｋEOR(ｘ・ｙ))・ｃ ここで、Ｓは次段への加算結果出力、ｋは前段からの加
算結果入力、ｘは被乗数ビット入力、ｙは乗数ビット入
力、ｃは下位桁からのキャリー入力、ｃ´は上位桁への
キャリー出力を表す。EORは排他的論理和、ORは論理
和、・は論理積を表す。図中、破線矢印のｋ入力とｃ入
力はローレベル（論理０）を示す。
【００２２】選択回路１１、２１、３１、４１は、それ
ぞれ４個のＡＮＤゲートからなり、制御信号sel1、sel
2、sel3、sel4がハイレベルのときは被乗数を、ローレ
ベルのときは０を出力する。具体的には上記の(1)１ワ
ード×１ワードの乗算、(2)半ワード（１６ビット）×
半ワードの２つの乗算、(3)半ワード×半ワードの２つ
の乗算結果の加算の各場合に、各選択回路は次のように
動作する。 ＜演算種類＞＜sel1、sel2、sel3、sel4＞→＜１１、２１、３１、４１＞ ＜演算(1) ＞＜ハイ、ハイ、ハイ、ハイ＞→＜ＸＨ、ＸＬ、ＸＨ、ＸＬ＞ ＜演算(2) ＞＜ロー、ハイ、ハイ、ロー＞→＜ ０、ＸＬ、ＸＨ、 ０＞ ＜演算(3) ＞＜ハイ、ロー、ロー、ハイ＞→＜ＸＨ、 ０、 ０、ＸＬ＞ ここでハイは選択信号がハイレベル、ローはローレベル
であることを示す。
ぞれ４個のＡＮＤゲートからなり、制御信号sel1、sel
2、sel3、sel4がハイレベルのときは被乗数を、ローレ
ベルのときは０を出力する。具体的には上記の(1)１ワ
ード×１ワードの乗算、(2)半ワード（１６ビット）×
半ワードの２つの乗算、(3)半ワード×半ワードの２つ
の乗算結果の加算の各場合に、各選択回路は次のように
動作する。 ＜演算種類＞＜sel1、sel2、sel3、sel4＞→＜１１、２１、３１、４１＞ ＜演算(1) ＞＜ハイ、ハイ、ハイ、ハイ＞→＜ＸＨ、ＸＬ、ＸＨ、ＸＬ＞ ＜演算(2) ＞＜ロー、ハイ、ハイ、ロー＞→＜ ０、ＸＬ、ＸＨ、 ０＞ ＜演算(3) ＞＜ハイ、ロー、ロー、ハイ＞→＜ＸＨ、 ０、 ０、ＸＬ＞ ここでハイは選択信号がハイレベル、ローはローレベル
であることを示す。
【００２３】キャリー伝搬制御回路４２は４個のＡＮＤ
ゲート６３からなり、演算結果z7ビットからz8ビットの
桁に相当するアレイブロック４０内のキャリーの伝搬を
制御信号c-onに従って次のように制御する。 ＜演算種類＞＜c-on＞→＜伝搬 ＞ ＜演算(1) ＞＜ハイ＞→＜する ＞ ＜演算(2) ＞＜ロー＞→＜しない＞ ＜演算(3) ＞＜ハイ＞→＜する ＞ 以上のように構成された本発明の演算装置について、以
下その動作を説明する。演算動作のうち上記(1)１ワー
ド×１ワードの乗算、及び(2)半ワード×半ワードの２
つの乗算については、従来技術と同様であるので簡単に
説明する。以下の説明では１ワードを８ビットとして説
明する。
ゲート６３からなり、演算結果z7ビットからz8ビットの
桁に相当するアレイブロック４０内のキャリーの伝搬を
制御信号c-onに従って次のように制御する。 ＜演算種類＞＜c-on＞→＜伝搬 ＞ ＜演算(1) ＞＜ハイ＞→＜する ＞ ＜演算(2) ＞＜ロー＞→＜しない＞ ＜演算(3) ＞＜ハイ＞→＜する ＞ 以上のように構成された本発明の演算装置について、以
下その動作を説明する。演算動作のうち上記(1)１ワー
ド×１ワードの乗算、及び(2)半ワード×半ワードの２
つの乗算については、従来技術と同様であるので簡単に
説明する。以下の説明では１ワードを８ビットとして説
明する。
【００２４】(1)１ワード×１ワードの乗算を行う場
合、４つの選択回路１１、２１、３１、４１はいずれも
被乗数を選択し、キャリー伝搬制御回路４２はキャリー
の伝搬を行う。これにより、８ビット被乗数Ｘと８ビッ
ト乗数Ｙの積が求められ、ラッチ５〜８に１６ビットの
乗算結果が４ビットずつ（Ｚ３、Ｚ２、Ｚ１、Ｚ０）出
力される。
合、４つの選択回路１１、２１、３１、４１はいずれも
被乗数を選択し、キャリー伝搬制御回路４２はキャリー
の伝搬を行う。これにより、８ビット被乗数Ｘと８ビッ
ト乗数Ｙの積が求められ、ラッチ５〜８に１６ビットの
乗算結果が４ビットずつ（Ｚ３、Ｚ２、Ｚ１、Ｚ０）出
力される。
【００２５】図３は、１ワード（８ビット）×１ワード
の乗算を行う場合の計算過程を示す説明図である。図
中、X7〜X4、X3〜X0はラッチ１、ラッチ２内の８ビット
被乗数Ｘの各ビットを、Y7〜Y4、Y4〜Y0はラッチ３、ラ
ッチ４内の８ビット乗数の各ビットを示す。同図のよう
に、１ワード（８ビット）×ワードの乗算は、４つのア
レイブロック全体を使って、筆算による乗算に対応した
動作を行う。ここでは、基本セルの１つが１ビットの部
分積と前段との和を求めている。
の乗算を行う場合の計算過程を示す説明図である。図
中、X7〜X4、X3〜X0はラッチ１、ラッチ２内の８ビット
被乗数Ｘの各ビットを、Y7〜Y4、Y4〜Y0はラッチ３、ラ
ッチ４内の８ビット乗数の各ビットを示す。同図のよう
に、１ワード（８ビット）×ワードの乗算は、４つのア
レイブロック全体を使って、筆算による乗算に対応した
動作を行う。ここでは、基本セルの１つが１ビットの部
分積と前段との和を求めている。
【００２６】(2)演算装置を分割して半ワード長の２つ
の乗算を同時に行う場合は、選択回路１１と選択回路４
１は０を選択してアレイブロック１０、４０に出力す
る。選択回路２１と選択回路３１は被乗数を選択してア
レイブロック２０、３０に出力する。キャリー伝搬制御
回路４２はキャリーを伝搬しない。そのためアレイブロ
ック２０におけるＸＬ・ＹＬの演算結果がアレイブロッ
ク３０におけるＸＨ・ＹＨの演算に影響しないようにな
る。このときの状態を図４に示す。アレイブロック１
０、４０（図中のハッチング部分）ではその演算結果は
０となり、アレイブロック２０と３０では、それぞれＸ
Ｌ・ＹＬとＸＨ・ＹＨの乗算が行われる。アレイブロッ
ク２０によるＸＬ・ＹＬの３２ビット演算結果はラッチ
７、８（Ｚ１、Ｚ０）に出力される。アレイブロック３
０によるＸＨ・ＹＨの３２ビット演算結果はラッチ５、
６（Ｚ３、Ｚ２）に出力される。このように半ワードの
２つの乗算が同時に実行される。
の乗算を同時に行う場合は、選択回路１１と選択回路４
１は０を選択してアレイブロック１０、４０に出力す
る。選択回路２１と選択回路３１は被乗数を選択してア
レイブロック２０、３０に出力する。キャリー伝搬制御
回路４２はキャリーを伝搬しない。そのためアレイブロ
ック２０におけるＸＬ・ＹＬの演算結果がアレイブロッ
ク３０におけるＸＨ・ＹＨの演算に影響しないようにな
る。このときの状態を図４に示す。アレイブロック１
０、４０（図中のハッチング部分）ではその演算結果は
０となり、アレイブロック２０と３０では、それぞれＸ
Ｌ・ＹＬとＸＨ・ＹＨの乗算が行われる。アレイブロッ
ク２０によるＸＬ・ＹＬの３２ビット演算結果はラッチ
７、８（Ｚ１、Ｚ０）に出力される。アレイブロック３
０によるＸＨ・ＹＨの３２ビット演算結果はラッチ５、
６（Ｚ３、Ｚ２）に出力される。このように半ワードの
２つの乗算が同時に実行される。
【００２７】(3)半ワード×半ワードの２つの乗算結果
の加算を行う場合、選択回路１１、選択回路４１は、被
乗数ＸＨ、ＸＬを選択してアレイブロック１０、４０に
出力する。選択回路２１と選択回路３１は０を選択して
アレイブロック２０、３０に出力する。キャリー伝搬制
御回路４２はキャリーを伝搬する。このときの状態を図
５に示す。アレイブロック２０、３０（ハッチング部
分）ではその演算結果は０となり、アレイブロック１０
と４０ではそれぞれＸＨ・ＹＬとＸＬ・ＹＨの乗算が行
われる。その加算結果（ＸＨ・ＹＬ＋ＸＬ・ＹＨ）がラ
ッチ６とラッチ７に出力される。
の加算を行う場合、選択回路１１、選択回路４１は、被
乗数ＸＨ、ＸＬを選択してアレイブロック１０、４０に
出力する。選択回路２１と選択回路３１は０を選択して
アレイブロック２０、３０に出力する。キャリー伝搬制
御回路４２はキャリーを伝搬する。このときの状態を図
５に示す。アレイブロック２０、３０（ハッチング部
分）ではその演算結果は０となり、アレイブロック１０
と４０ではそれぞれＸＨ・ＹＬとＸＬ・ＹＨの乗算が行
われる。その加算結果（ＸＨ・ＹＬ＋ＸＬ・ＹＨ）がラ
ッチ６とラッチ７に出力される。
【００２８】図６は、上記半ワード×半ワードの２つの
乗算とその加算を同時に行う場合の動作説明図である。
破線枠で示したX7〜X4、Y4〜Y0は、半ワードの被乗数Ｘ
Ｈと半ワードの乗数ＹＬとのペアとしてラッチ１、ラッ
チ４に保持される。実線枠で示したX3〜X0、Y7〜Y4は、
半ワードの被乗数ＸＬと半ワードの乗数ＹＨとの他方の
ペアとしてラッチ２、ラッチ３に保持される。アレイブ
ロック２０、３０では選択回路２１、３１により被乗数
として０が入力されるので、各基本セルの部分積出力Ｓ
が０になる。またアレイブロック１０、アレイブロック
３０で半ワードの乗算ＸＨ・ＹＬ、ＸＬ・ＹＨが求めら
れる。この２つの乗算結果は位取りが同じ位置にあるの
で基本セルの各段を通じて加算される。この加算結果
（ＸＨ・ＹＬ＋ＸＬ・ＹＨ）はラッチ６とラッチ７に出
力される。
乗算とその加算を同時に行う場合の動作説明図である。
破線枠で示したX7〜X4、Y4〜Y0は、半ワードの被乗数Ｘ
Ｈと半ワードの乗数ＹＬとのペアとしてラッチ１、ラッ
チ４に保持される。実線枠で示したX3〜X0、Y7〜Y4は、
半ワードの被乗数ＸＬと半ワードの乗数ＹＨとの他方の
ペアとしてラッチ２、ラッチ３に保持される。アレイブ
ロック２０、３０では選択回路２１、３１により被乗数
として０が入力されるので、各基本セルの部分積出力Ｓ
が０になる。またアレイブロック１０、アレイブロック
３０で半ワードの乗算ＸＨ・ＹＬ、ＸＬ・ＹＨが求めら
れる。この２つの乗算結果は位取りが同じ位置にあるの
で基本セルの各段を通じて加算される。この加算結果
（ＸＨ・ＹＬ＋ＸＬ・ＹＨ）はラッチ６とラッチ７に出
力される。
【００２９】次に本発明の第２の実施例について説明す
る。図７は、第２の実施例における演算装置の概略構成
を示すブロック図である。同図の演算装置は、図１に対
して選択回路３１の代わりに選択回路３２が備えられ新
たに選択回路４３が追加されており、第１の実施例の演
算(1)〜(3)に加えて (4)ＸＨ・ＹＬ＋ＹＨ＜＜（半ワード）＋ＸＬを求める
演算を実行するよう構成されている。ここで”＜＜”は
左シフト演算を表し、アレイブロックが１６ビットであ
るときは１６ビット左シフトを、４ビットであるときは
４ビット左シフトになる。以下図１と同じ番号の構成要
素は同一の回路を表すので説明を省略し、異なる点のみ
説明する。
る。図７は、第２の実施例における演算装置の概略構成
を示すブロック図である。同図の演算装置は、図１に対
して選択回路３１の代わりに選択回路３２が備えられ新
たに選択回路４３が追加されており、第１の実施例の演
算(1)〜(3)に加えて (4)ＸＨ・ＹＬ＋ＹＨ＜＜（半ワード）＋ＸＬを求める
演算を実行するよう構成されている。ここで”＜＜”は
左シフト演算を表し、アレイブロックが１６ビットであ
るときは１６ビット左シフトを、４ビットであるときは
４ビット左シフトになる。以下図１と同じ番号の構成要
素は同一の回路を表すので説明を省略し、異なる点のみ
説明する。
【００３０】選択回路３２は、被乗数の上位半ワードＸ
Ｈと０と１の何れかを選択する。選択回路４３は、乗数
上位半ワードＹＨと１の何れかを選択する。具体的には
上記の演算(1)実行時には選択回路１１、２１、３２、
４１は被乗数を、選択回路４３は乗数を選択する。演算
(2)実行時には選択回路１１、４１は０を、選択回路２
１、３２は被乗数を、選択回路４３は乗数を選択する。
演算(3)実行時には選択回路１１、４１は被乗数を、選
択回路２１、３２は０を、選択回路４３は乗数を選択す
る。上記演算(4)実行時には、選択回路１１、４１は被
乗数を、選択回路２１０を、選択回路３２、４３は１を
選択する。
Ｈと０と１の何れかを選択する。選択回路４３は、乗数
上位半ワードＹＨと１の何れかを選択する。具体的には
上記の演算(1)実行時には選択回路１１、２１、３２、
４１は被乗数を、選択回路４３は乗数を選択する。演算
(2)実行時には選択回路１１、４１は０を、選択回路２
１、３２は被乗数を、選択回路４３は乗数を選択する。
演算(3)実行時には選択回路１１、４１は被乗数を、選
択回路２１、３２は０を、選択回路４３は乗数を選択す
る。上記演算(4)実行時には、選択回路１１、４１は被
乗数を、選択回路２１０を、選択回路３２、４３は１を
選択する。
【００３１】図８は、上記演算装置の詳細な構成を示す
ブロック図である。同図では説明の便宜上、１つのアレ
イブロックが４×４ビット（演算装置全体では８×８ビ
ット）の場合の構成例を示す。選択回路３２、選択回路
４３以外の構成要素は図２と同じなので、異なる点のみ
説明する。選択回路３２は、それぞれ４個のＡＮＤゲー
トと１個のＯＲゲートからなり、、２本の制御信号（se
l3a、sel3b）が（ハイ、ロー）のときは被乗数ＸＨを、
（ロー、ロー）ときは０を、（ロー、ハイ）のときは１
（ＸＨのＬＳＢのみ１）を出力する。
ブロック図である。同図では説明の便宜上、１つのアレ
イブロックが４×４ビット（演算装置全体では８×８ビ
ット）の場合の構成例を示す。選択回路３２、選択回路
４３以外の構成要素は図２と同じなので、異なる点のみ
説明する。選択回路３２は、それぞれ４個のＡＮＤゲー
トと１個のＯＲゲートからなり、、２本の制御信号（se
l3a、sel3b）が（ハイ、ロー）のときは被乗数ＸＨを、
（ロー、ロー）ときは０を、（ロー、ハイ）のときは１
（ＸＨのＬＳＢのみ１）を出力する。
【００３２】選択回路４３は、それぞれ４個のＡＮＤゲ
ートと１個のＯＲゲートからなり、、２本の制御信号
（sel4a、sel4b）が（ハイ、ロー）のときは乗数ＹＨ
を、（ロー、ハイ）のときは１（ＹＨのＬＳＢのみ１で
他のビットは０）を出力する。各選択回路11、21、32、41、
43は、(1)１ワード×１ワードの乗算、(2)半ワード（１
６ビット）×半ワードの２つの乗算、(3)半ワード×半
ワードの２つの乗算結果の加算、(4)ＸＨ・ＹＬ＋ＹＨ
＜＜（半ワード）＋ＸＬを求める演算の各場合に、選択
信号に応じて次のように動作する。 <演算種類><sel1、sel2、(sel3a、 3b)、sel4、(sel4a、 4b)> → <11、21、32、41、43> <演算(1) ><ハイ、ハイ、(ハイ、ロー)、ハイ、(ハイ、ロー)> → <XH、XL、XH、XL、YH> <演算(2) ><ロー、ハイ、(ハイ、ロー)、ロー、(ハイ、ロー)> → < 0、XL、XH、 0、YH> <演算(3) ><ハイ、ロー、(ロー、ロー)、ハイ、(ハイ、ロー)> → <XH、 0、 0、XL、YH> <演算(4) ><ハイ、ロー、(ロー、ハイ)、ハイ、(ロー、ハイ)> → <XH、 0、 1、XL、 1> またキャリー伝搬制御回路４２は、演算結果z7ビットか
らz8ビットの桁に相当するアレイブロック４０内のキャ
リーの伝搬を制御信号c-onに従って次のように制御す
る。 ＜演算種類＞＜c-on＞→＜伝搬 ＞ ＜演算(1) ＞＜ハイ＞→＜する ＞ ＜演算(2) ＞＜ロー＞→＜しない＞ ＜演算(3) ＞＜ハイ＞→＜する ＞ ＜演算(4) ＞＜ハイ＞→＜する ＞ 以上のように構成された本実施例の演算装置について、
以下その動作を説明する。演算動作のうち上記演算(1)
１ワード×１ワードの乗算及び演算(2)半ワード×半ワ
ードの２つの乗算については従来技術と同様であり、演
算(3)については第１実施例と同様であるので説明を省
略する。以下の説明では１ワードを８ビットとして説明
する。
ートと１個のＯＲゲートからなり、、２本の制御信号
（sel4a、sel4b）が（ハイ、ロー）のときは乗数ＹＨ
を、（ロー、ハイ）のときは１（ＹＨのＬＳＢのみ１で
他のビットは０）を出力する。各選択回路11、21、32、41、
43は、(1)１ワード×１ワードの乗算、(2)半ワード（１
６ビット）×半ワードの２つの乗算、(3)半ワード×半
ワードの２つの乗算結果の加算、(4)ＸＨ・ＹＬ＋ＹＨ
＜＜（半ワード）＋ＸＬを求める演算の各場合に、選択
信号に応じて次のように動作する。 <演算種類><sel1、sel2、(sel3a、 3b)、sel4、(sel4a、 4b)> → <11、21、32、41、43> <演算(1) ><ハイ、ハイ、(ハイ、ロー)、ハイ、(ハイ、ロー)> → <XH、XL、XH、XL、YH> <演算(2) ><ロー、ハイ、(ハイ、ロー)、ロー、(ハイ、ロー)> → < 0、XL、XH、 0、YH> <演算(3) ><ハイ、ロー、(ロー、ロー)、ハイ、(ハイ、ロー)> → <XH、 0、 0、XL、YH> <演算(4) ><ハイ、ロー、(ロー、ハイ)、ハイ、(ロー、ハイ)> → <XH、 0、 1、XL、 1> またキャリー伝搬制御回路４２は、演算結果z7ビットか
らz8ビットの桁に相当するアレイブロック４０内のキャ
リーの伝搬を制御信号c-onに従って次のように制御す
る。 ＜演算種類＞＜c-on＞→＜伝搬 ＞ ＜演算(1) ＞＜ハイ＞→＜する ＞ ＜演算(2) ＞＜ロー＞→＜しない＞ ＜演算(3) ＞＜ハイ＞→＜する ＞ ＜演算(4) ＞＜ハイ＞→＜する ＞ 以上のように構成された本実施例の演算装置について、
以下その動作を説明する。演算動作のうち上記演算(1)
１ワード×１ワードの乗算及び演算(2)半ワード×半ワ
ードの２つの乗算については従来技術と同様であり、演
算(3)については第１実施例と同様であるので説明を省
略する。以下の説明では１ワードを８ビットとして説明
する。
【００３３】演算(4)のＸＨ・ＹＬ＋ＹＨ＜＜４＋ＸＬ
を求める動作について説明する。選択回路２１は０を選
択し、ＸＬとＹＬの入力されるアレイブロック２０の出
力を０とする。図９に、このときの状態を示す。図中ハ
ッチングされた部分は演算を行わない部分を表す。選択
回路１１は被乗数ＸＨを選択し、アレイブロック１０で
はＸＨとＹＬの間の乗算を実行する。選択回路３２では
被乗数ＸＨの代りに１が選択されるのでアレイブロック
３０からはＹＨを半ワード左シフトされて出力される。
選択回路４３では被乗数の代りに１が選択されアレイブ
ロック４０からはＸＬが出力される。
を求める動作について説明する。選択回路２１は０を選
択し、ＸＬとＹＬの入力されるアレイブロック２０の出
力を０とする。図９に、このときの状態を示す。図中ハ
ッチングされた部分は演算を行わない部分を表す。選択
回路１１は被乗数ＸＨを選択し、アレイブロック１０で
はＸＨとＹＬの間の乗算を実行する。選択回路３２では
被乗数ＸＨの代りに１が選択されるのでアレイブロック
３０からはＹＨを半ワード左シフトされて出力される。
選択回路４３では被乗数の代りに１が選択されアレイブ
ロック４０からはＸＬが出力される。
【００３４】図１０は、上記半ワード×半ワードの２つ
の乗算とその加算を同時に行う場合の動作説明図であ
る。破線枠で示したX7〜X4、Y4〜Y0は半ワードの被乗数
ＸＨと半ワードの乗数ＹＬとのペアとしてラッチ１、ラ
ッチ４に保持される。実線枠で示したY7〜Y4は加算の対
象としてラッチ３に保持される。二重線で示したX3〜X0
は半ワード左シフトの対象としてラッチ２に保持され
る。アレイブロック１０では被乗数ＸＨと乗数ＹＬの乗
算が実行される。アレイブロック２０では各基本セルの
出力が０になる。アレイブロック３０ではＹＨと半ワー
ド分上位に位置する１とが乗算された結果としてＹＨが
４ビット（半ワード）左シフトされる。アレイブロック
４０ではーＬと１とが乗算された結果としてＸＬが得ら
れる。これらのアレイブロックの演算結果は、各段を通
過することによって加算されてＸＨ・ＹＬ＋ＹＨ＜＜４
＋ＸＬの演算結果がラッチ６、ラッチ７に出力される。
の乗算とその加算を同時に行う場合の動作説明図であ
る。破線枠で示したX7〜X4、Y4〜Y0は半ワードの被乗数
ＸＨと半ワードの乗数ＹＬとのペアとしてラッチ１、ラ
ッチ４に保持される。実線枠で示したY7〜Y4は加算の対
象としてラッチ３に保持される。二重線で示したX3〜X0
は半ワード左シフトの対象としてラッチ２に保持され
る。アレイブロック１０では被乗数ＸＨと乗数ＹＬの乗
算が実行される。アレイブロック２０では各基本セルの
出力が０になる。アレイブロック３０ではＹＨと半ワー
ド分上位に位置する１とが乗算された結果としてＹＨが
４ビット（半ワード）左シフトされる。アレイブロック
４０ではーＬと１とが乗算された結果としてＸＬが得ら
れる。これらのアレイブロックの演算結果は、各段を通
過することによって加算されてＸＨ・ＹＬ＋ＹＨ＜＜４
＋ＸＬの演算結果がラッチ６、ラッチ７に出力される。
【００３５】なお、上記の動作のうち左半ワードシフト
の動作は、ＹＨもＸＬも半ワードの別個の数値データで
あることを前提としている。これ以外に、１ワードの数
値データについて上位半ワードをＹＨ、下位半ワードを
ＸＬとして上記演算(4)を実行させた場合は、図１１に
示すように入力Ｘ（上位半ワードＸＨ、下位半ワードＸ
Ｌ）と入力Ｙ（上位半ワードＹＨ、下位半ワードＹＬ）
に対して出力Ｚは、Ｚ＝ＸＨ・ＹＬ＋［ＹＨ、ＸＬ］が
得られる。ここで［］内は連結を表し、ＹＨは上位半ワ
ード、ＸＬは下位半ワードである。この場合、半ワード
×半ワードの乗算結果と１ワードの数値データとを加算
する積和演算が１回で実行可能となる。
の動作は、ＹＨもＸＬも半ワードの別個の数値データで
あることを前提としている。これ以外に、１ワードの数
値データについて上位半ワードをＹＨ、下位半ワードを
ＸＬとして上記演算(4)を実行させた場合は、図１１に
示すように入力Ｘ（上位半ワードＸＨ、下位半ワードＸ
Ｌ）と入力Ｙ（上位半ワードＹＨ、下位半ワードＹＬ）
に対して出力Ｚは、Ｚ＝ＸＨ・ＹＬ＋［ＹＨ、ＸＬ］が
得られる。ここで［］内は連結を表し、ＹＨは上位半ワ
ード、ＸＬは下位半ワードである。この場合、半ワード
×半ワードの乗算結果と１ワードの数値データとを加算
する積和演算が１回で実行可能となる。
【００３６】
【発明の効果】以上説明してきたように請求項１の発明
によれば、演算の回路を増加させることなく、２つの半
ワード長の乗算とこの乗算結果の和を１度に求める積和
演算が可能となる。請求項２の発明によれば、半ワード
長の乗算と、この乗算結果と１ワード長の入力との和を
求める積和演算を１度に実行することが可能となり、加
算回路の付加なしに積和演算を高速に実行することが可
能となる。
によれば、演算の回路を増加させることなく、２つの半
ワード長の乗算とこの乗算結果の和を１度に求める積和
演算が可能となる。請求項２の発明によれば、半ワード
長の乗算と、この乗算結果と１ワード長の入力との和を
求める積和演算を１度に実行することが可能となり、加
算回路の付加なしに積和演算を高速に実行することが可
能となる。
【００３７】請求項３の発明によれば、請求項１の効果
に加えて、積和演算の他に独立した２つの半ワード長の
乗算を並列に実行することができる。
に加えて、積和演算の他に独立した２つの半ワード長の
乗算を並列に実行することができる。
【図１】本発明の第１実施例に係る演算装置の概略構成
を示すブロック図である。
を示すブロック図である。
【図２】同実施例における演算装置の詳細な構成を示す
ブロック図である。
ブロック図である。
【図３】同実施例において１ワード（８ビット）×１ワ
ードの乗算を行う場合の計算過程を示す説明図である。
ードの乗算を行う場合の計算過程を示す説明図である。
【図４】同実施例における２つの半ワード乗算を並列実
行させるときの演算装置の状態を示す図である。
行させるときの演算装置の状態を示す図である。
【図５】同実施例における２つの半ワード乗算とその加
算を並列実行させるときの演算装置の状態を示す図であ
る。
算を並列実行させるときの演算装置の状態を示す図であ
る。
【図６】同実施例における２つの半ワード乗算とその加
算を同時に行う場合の動作説明図である。
算を同時に行う場合の動作説明図である。
【図７】第２の実施例における演算装置の概略構成を示
すブロック図である。
すブロック図である。
【図８】同実施例における演算装置の詳細な構成を示す
ブロック図である。
ブロック図である。
【図９】同実施例におけるＸＨ・ＹＬ＋ＹＨ＜＜４＋Ｘ
Ｌを求める演算実行時の演算装置の状態を示す図であ
る。
Ｌを求める演算実行時の演算装置の状態を示す図であ
る。
【図１０】同実施例における半ワード×半ワードの２つ
の乗算とその加算を同時に行う場合の動作説明図であ
る。
の乗算とその加算を同時に行う場合の動作説明図であ
る。
【図１１】同実施例における半ワードの乗算と１ワード
データの加算を求める積和演算の説明図である。
データの加算を求める積和演算の説明図である。
【図１２】従来技術における配列乗算器の構成を示すブ
ロック図である。
ロック図である。
１〜８ ラッチ
１０ アレイブロック
２０ アレイブロック
３０ アレイブロック
４０ アレイブロック
１１ 選択回路
２１ 選択回路
３１ 選択回路
３２ 選択回路
４１ 選択回路
４２ キャリー伝搬制御回路
４３ 選択回路
６１ ＡＮＤゲート
６２ フルアダー
６３ ＡＮＤゲート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52
G06F 7/00
G06F 17/10
Claims (3)
- 【請求項１】 １ワードの被乗数と１ワードの乗数との
積を求める配列乗算器を構成する４つのアレイブロック
を有する演算装置であって、 被乗数の下位半ワード（以下ＸＬと略す）と０とを選択
的に出力する第１の選択回路と、 被乗数の上位半ワード（以下ＸＨ）と０とを選択的に出
力する第２の選択回路と、 前記ＸＨと乗数の下位半ワード（以下ＹＬ）とが入力さ
れる第１のアレイブロックと、 第１の選択回路の出力と前記ＹＬとが入力される第２の
アレイブロックと、 第２の選択回路の出力と乗数の上位半ワード（以下Ｙ
Ｈ）とが入力される第３のアレイブロックと、 前記ＸＬと前記ＹＨとが入力される第４のアレイブロッ
クとを備え、 第１及び第２の選択回路が０を同時に選択することによ
りＸＨ・ＹＬ＋ＸＬ・ＹＨを算出することを特徴とする
演算装置。 - 【請求項２】 請求項１記載の演算装置はさらに、前記
ＹＨと１とを選択的に第４のアレイブロックに出力する
第３の選択回路を備え、 前記第２の選択回路は、さらに前記ＸＨと０の他に１を
選択的に出力し、 第１の選択回路が０を、第２の選択回路が１を、第３の
選択回路が１を同時に選択することによりＸＨ・ＹＬ＋
（ＹＨとＸＬとからなる１ワード）を算出することを特
徴とする演算装置。 - 【請求項３】 請求項１記載の演算装置はさらに、 第１のアレイブロックの前記ＸＨ入力の代わりに、前記
ＸＨと０とを選択的に出力する第４の選択回路と、 第４のアレイブロックの前記ＸＬ入力の代わりに、前記
ＸＬと０とを選択的に出力する第５の選択回路とを備
え、 前記第４のアレイブロックは、所定桁位置のキャリーの
伝搬を阻止する制御を行うキャリー制御回路を有し、 第１の選択回路がＸＬを、第２の選択回路がＸＨを、第
４の選択回路が０を、第５の選択回路が０を同時に選択
するとともに、前記キャリー制御回路がキャリーの伝搬
を阻止することによりＸＨ・ＹＨ及びＸＬ・ＹＬを算出
することを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03117695A JP3457082B2 (ja) | 1995-02-20 | 1995-02-20 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03117695A JP3457082B2 (ja) | 1995-02-20 | 1995-02-20 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227354A JPH08227354A (ja) | 1996-09-03 |
| JP3457082B2 true JP3457082B2 (ja) | 2003-10-14 |
Family
ID=12324146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03117695A Expired - Fee Related JP3457082B2 (ja) | 1995-02-20 | 1995-02-20 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457082B2 (ja) |
-
1995
- 1995-02-20 JP JP03117695A patent/JP3457082B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08227354A (ja) | 1996-09-03 |
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