JP3198868B2

JP3198868B2 - 乗算処理装置

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Publication number: JP3198868B2
Application number: JP09485895A
Authority: JP
Inventors: 明三好; 保西山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-04-20
Filing date: 1995-04-20
Publication date: 2001-08-13
Anticipated expiration: 2016-08-13
Also published as: JPH08292875A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＬＳＩ化に好適な高速乗
算処理装置に関するものであり、ＳＤ（Ｓｉｇｎｅｄ
Ｄｉｇｉｔ）数を用いた乗算装置に関するものである。

【０００２】

【従来の技術】近年の集積回路技術の進歩にともない３
２ビット、６４ビットの浮動小数点演算をおこなう算術
演算用プロセッサが１チップで開発されるようになり、
グラフィックスや回路シミュレーション等種々の分野へ
の応用がなされている。これら演算プロセッサの中に
は、ＡＬＵのみならず、乗算回路も実装することが多く
なってきている。

【０００３】乗算を高速に実現するためには、乗数をデ
コードし、生成される部分積数を減らし、部分積の加算
数を減らすことにより乗算の高速化を実現する手法が用
いられてきた。例えば、従来において、３次のブースデ
コード回路を用いた乗算については、特開平１−２６３
７２０号公報に記述されている。該従来例に示される３
次のブースデコーダによる部分積生成を示す回路を図７
に示す。１はＳＤ数加算器、２は選択器、３は３次のブ
ースデコーダである。ここで、ＳＤ数とは、−１、０、
１の様にある一つの桁を正と負の複数個の数字で表す方
法である。

【０００４】該従来例においては、３次のブースのデコ
ーダを使用し、部分積を以下のように生成している。つ
まり、３次のブースデコーダを用いた部分積の生成は、
３次のブースデコーダから出力される出力信号線１６−
１〜１６−５を通して、被乗数＊１の部分積を生成する
命令が選択器Ａに入力された場合、選択器Ａは第ｉビッ
ト信号の符号ビットおよび信号ビット入力信号線１１−
１,１１−２の信号を選択し、選択器Ａの符号ビットお
よび信号ビットの出力線１５−１,１５−２に出力す
る。３次のブースデコーダより被乗数＊２および被乗数
＊４の部分積を生成する命令を選択器Ａに与えると、選
択器Ａはそれぞれ、前記被乗数第ｉ−１ビット信号の符
号ビットおよび信号ビット入力信号線１２−１、１２−
２および、前記被乗数第ｉ−２ビット信号の符号ビット
および信号ビット入力信号線１４−１、１４−２の信号
を選択し出力する。これらは、シフトアップの動作であ
り、高速に実行できる。また、３次のブースデコードが
被乗数＊３の部分積を生成する命令を選択器Ａに与える
と、選択器ＡはＳＤ数加算器の符号ビットおよび信号ビ
ットの出力信号線１３−１、１３−２の信号を選択する
ことにより、被乗数＊３の部分積を生成する。ここでＳ
Ｄ数加算器１には、被乗数の第ｉビット信号の符号ビッ
トおよび信号ビットの入力信号線１１−１,１１−２と
被乗数の第ｉ−１ビット信号の符号ビットおよび信号ビ
ットの入力信号線１２−１,１２−２が入力されてい
る。

【０００５】図７のＳＤ数加算器１の詳細図を図８に示
す。３１はＳＤ数中間加算器であり、入力される２つの
ＳＤ数を加算し、中間和２７,２８、中間桁上げ２２,２
３を生成する回路である。３２はＳＤ数最終加算器であ
り、前記ＳＤ数中間加算器３１から出力される中間和２
７,２８と一つ下位桁からの中間桁上げ２４,２５を加算
し、加算結果１３ー１１,１３ー２１を出力する回路で
ある。

【０００６】３次のブースデコード回路によるデコード
値が、３、−３の場合には、ＳＤ数加算器１で（数１）
のように３倍値を生成する。つまり、ＳＤ数中間加算器
３１とＳＤ数最終加算器３２は加算器であるため、３倍
値は、被乗数Ｘの２倍値（１桁左シフト）と被乗数Ｘの
加算になる。ここで、ＸはいまＳＤ数である場合につい
て述べたが、被乗数Ｘが２進数である場合は、ＳＤ数の
符号桁を０に固定すれば、同様に３倍値を生成出来る。

【０００７】

【数１】

【０００８】しかしながら、該従来例においては、図８
に示すように、３倍値を生成するために、必ず２つの加
算（ＳＤ数中間加算器、ＳＤ数最終加算器）を使用しな
ければならなかった。

【０００９】例えば、被乗数Ｘを２進数としたとき、３
倍値を生成するためには、図９に示されるような構成方
法が考えられる。３０１は中間加算器である。３０２
は、ＳＤ数加算器である。いま、２進数の被乗数をＸと
し、（数２）に示されるように８ビット符号無し整数で
構成されるとする。

【００１０】

【数２】

【００１１】この時、中間加算器３０１では、例えば以
下の論理に従って２ＸとＸを加算する。２Ｘは、１桁左
シフトすることで実現できるため、加算はＸ_i-1とＸ_iの
加算で実現できる。中間加算器３０１は（数３）に従
い、中間和Ｓ_i、中間桁上げＣ_iが、（表１）に示す様に
生成される。ここで、Ｔは−１を表す。（表１）から分
かる様に、中間和Ｓは非正、中間桁上げＣを非負で作
る。さらに、ＳＤ加算器３０２では、（表１）で生成さ
れた中間和Ｓ、中間桁上げＣからＳＤ数Ｚを生成する。
これは（数４）に従い生成され、例えば（表２）に示さ
れる様に構成される。

【００１２】

【数３】

【００１３】

【表１】

【００１４】

【数４】

【００１５】

【表２】

【００１６】このように、従来の３次のブースを用いた
乗算回路の様に３倍値を被乗数Ｘの２倍値と被乗数Ｘの
加算により実現する場合、中間加算回路およびＳＤ数加
算回路が必要になり、３倍値の生成に多くのトランジス
タが必要になると同時に、３倍値の生成時間がかかると
いう問題点を有していた。つまり、従来の被乗数の３倍
値生成には、加算器を２つシリアルに使用しなければ成
らず演算時間が遅くしかも論理が複雑であり素子数が多
いという問題点があった。

【００１７】また、乗数においてさらに高次のデコード
を行う場合、例えば、４次のデコードの場合、デコード
値として、ー８から８までの整数値が生成される。この
時、部分積生成回路では、例えば、（表３）の様に部分
積が生成されていた。ここで、Ｘは被乗数である。つま
り、被乗数の３倍値、５倍値、７倍値については、予め
ＲＯＭや演算回路等で求められた値を部分積生成回路に
入力し、これを乗数デコード値で選択し出力ようになっ
ていた。このため、上記３倍値、５倍値、７倍値を生成
するために、図７に示したようなＳＤ加算器がさらに必
要になり、ハードウェアの増加が大きいという問題があ
った。

【００１８】

【表３】

【００１９】また、従来の乗算器においては、入力デー
タの到達時刻をそろえることで、論理回路の無駄な状態
遷移をなくし消費電力を低減するという処理、および実
現手段がとられていなかった。

【００２０】例えば、図７の場合、ＳＤ数加算器１に入
力されるデータおよび３次のブースデコーダ３に入力さ
れるデータは、それぞれのデータを同じクロックにより
ラッチされているとする。そして、３次のブースデコー
ダで入力データをデコードするために必要な時間をｔｄ
とし、ＳＤ数加算器１で３倍値を生成するために必要な
時間をＴｔとし、Ｔｄ、Ｔｔは違うとすると、選択器Ａ
２に入力されるＳＤ数加算器１、３次のブースデコーダ
３からの入力データの到達時間の違いによる無駄な動作
が発生する。無駄な動作が発生するということは、選択
器Ａを構成する論理回路が動作し、その分余計に電力を
消費するということである。特にブースのデコード回路
を用いた並列乗算回路では、いくつかの選択器Ａの出力
を加算し乗算結果を生成するため、特に選択器Ａに入力
されるデータのタイミングがずれているということは、
消費電力を増加させる原因と成っていた。

【００２１】

【発明が解決しようとする課題】以上説明したような従
来の乗算処理装置に於ては、デコード値に基づき、３倍
値をＳＤ数表現で生成する場合、中間和中間桁上げ生成
手段、ＳＤ数変換手段が必要になり、トランジスタ数も
多く、演算時間も遅くする原因となっていた。

【００２２】第１の発明は上記問題点に鑑み、高次のブ
ースデコード回路を用いた乗算処理装置において、被乗
数の（２ⁱ−２^m）倍値（ｉ＞ｍ）を高速に少ないハード
ウエアで生成する乗算処理装置を提供することを目的と
する。

【００２３】また、従来の乗算処理装置では、乗数を高
次にわたりデコードする場合、被乗数の倍数値を予め演
算しておくための演算装置がＳＤ数を生成するために中
間和、中間桁上げを生成し、その後加算しなければなら
ず、回路規模が大きくなるという問題点を有していた。

【００２４】第２の発明は上記問題点に鑑み、乗数デコ
ード値が被乗数の（２ⁱ＋２^m）倍値であった場合にも同
様に少ないハードウエアで乗算ができる乗算処理装置を
提供することを目的とする。

【００２５】また、従来の乗算装置に於いては、部分積
生成回路に入力される入力データの到達時刻を揃える手
段が講じられていなかった。このため、部分積の加算に
おいて、入力時間の相違による無駄な状態遷移が発生
し、消費電力が増加するという問題があった。

【００２６】第３の発明は、上記問題点に鑑み、乗数デ
コード回路の出力または、被乗数演算回路の出力に遅延
手段または制御信号により動作するデータ保持手段を設
けることで、低消費電力を実現する乗算処理装置を提供
することを目的とする。

【００２７】

【課題を解決するための手段】上記問題点を解決するた
めに、第１の発明の乗算処理装置は、乗数をデコードし
出力するデコード回路と、該デコード値の情報に基づき
複数の数値の中から１つを選択し、部分積を生成する部
分積生成回路を備えた乗算処理装置に於て、被乗数の２
ⁱ倍値から被乗数の２^m倍値（ｉ＞ｍ）を減算し、ＳＤ数
を生成する減算回路を有し、該減算回路の出力値を上記
複数の数値の一部とするものである。前記減算回路は被
乗数の４倍値から被乗数を減算し、３倍の被乗数値をＳ
Ｄ数で生成するか、または被乗数の８倍値から被乗数を
減算し、７倍の被乗数値をＳＤ数で生成するものが望ま
しい。

【００２８】第２の発明の乗算処理装置は、乗数をデコ
ードし出力するデコード回路と、該デコード値の情報に
基づき複数の数値の中から１つを選択し、部分積を生成
する部分積生成回路を備えた乗算処理装置に於て、被乗
数の２ⁱ倍値から２^m倍の論理反転値を減算しＳＤ数を生
成する減算回路を有し、該減算回路の出力値を上記複数
の数値の一部とし、上記部分積生成回路の最下位桁にお
いて、前記デコード値の情報によって、数値０と数値１
を選択し出力するものである。前記減算回路は被乗数の
４倍値から被乗数の論理反転値を減算しＳＤ数を生成す
るものが望ましい。

【００２９】第３の発明（その１）は、乗数をデコード
し出力するデコード回路と、被乗数を演算し出力する演
算回路と、前記デコード回路の出力値と演算回路の出力
値より部分積を生成する複数の部分積生成回路と、該複
数の部分積生成回路から出力される部分積をツリー状に
加算し、積を出力する加算回路を備えた乗算処理装置に
おいて、前記デコード回路の出力と部分積生成回路の
間、または、前記演算回路の出力と部分積生成回路の間
のどちらか一方に遅延手段を有するものである。

【００３０】また、第３の発明（その２）は、乗数をデ
コードし出力するデコード回路と、被乗数を演算し出力
する演算回路と、前記デコード回路の出力値と演算回路
の出力値より部分積を生成する複数の部分積生成回路
と、該複数の部分積生成回路から出力される部分積をツ
リー状に加算し、積を出力する加算回路を備えた乗算処
理装置において、前記デコード回路の出力と部分積生成
回路の間、または、前記演算回路の出力と部分積生成回
路の間に制御信号により動作するデータ保持手段を有す
るものである。

【００３１】

【作用】第１の発明は、高次のブースデコード回路を用
いた乗算処理装置において、被乗数の２ⁱ倍値から被乗
数の２^m倍値（ｉ＞ｍ）を減算し、ＳＤ数を生成する減
算回路を有し、該減算回路の出力値を上記複数の数値の
一部とするため、被乗数の（２ⁱ−２^m）倍値を高速に少
ないハードウエアで生成されることとなる。例えば、被
乗数の３倍値生成は、被乗数に４倍値（２桁右シフト）
から被乗数を減算することにより実現する。

【００３２】第２の発明は、乗数を高次にわたりデコー
ドする乗算処理装置において、被乗数の２ⁱ倍値から２^m
倍の論理反転値を減算しＳＤ数を生成する減算回路を有
し、該減算回路の出力値を上記複数の数値の一部とし、
上記部分積生成回路の最下位桁において、前記デコード
値の情報によって、数値０と数値１を選択し出力するた
め、回路規模を小さくできる。例えば、被乗数の５倍値
生成は、被乗数の４倍値から被乗数の論理反転を減算し
部分積を生成し、これを加算する際に前記被乗数の補正
項を足し込むことにより実現する。

【００３３】また、第３の発明は、部分積生成加算回路
の乗数側、被乗数側へのデータ入力到達時刻を同一にす
ることで、低消費電力な乗算処理装置が実現できる。

【００３４】

【実施例】

（実施例１）図１は第１の発明の一実施例に於ける乗算
処理装置のブロック図である。

【００３５】図１において、１０１は３次のブースデコ
ード回路であり、被乗数を−４から４までの値にデコー
ドする。１０２はデコード回路１０１から出力されたデ
コード値と被乗数を用いて冗長２進数で表現される部分
積を生成する部分積生成回路である。１０３は、部分積
生成回路１０２から出力される部分積を加算する冗長２
進加算回路である。１０４は被乗数Ｘを４倍した値（被
乗数を２桁左シフトにより実現）と、被乗数Ｘから被乗
数Ｘの３倍値を冗長２進数で生成する３倍値生成回路で
ある。

【００３６】以上のような構成により、例えば、８ビッ
トの符号無し整数のオペランドを乗算する場合について
述べる。

【００３７】いま、被乗数をＸ、乗数をＹとし、それぞ
れ、（数５）、（数６）のように表されるとする。

【００３８】

【数５】

【００３９】

【数６】

【００４０】３次のブースのデコード回路１０１は、例
えば、（数７）で書き換えられる。この様に、変形する
と、（数７）の係数部分（−４ｙ_j+2＋２ｙ_j+1＋ｙ_j＋
ｙ_j-1）は、−４から４までの整数値をとる。

【００４１】

【数７】

【００４２】部分積生成回路１０２では、（数７）に示
されるデコード値に基づき、部分積を生成する。部分積
の生成方法を（表４）に示す。ここで、Ｘは被乗数であ
る。すなわち、デコード値が３、−３の時には、３倍値
生成回路１０４の出力値を使用し、部分積を生成する。

【００４３】

【表４】

【００４４】３倍値生成回路１０４については、図２に
示される構成になる。２０１は２つの２進数同士を減算
し、冗長２進数を生成する、冗長２進減算回路である。
３倍値は、生成される３倍値の２ⁱ桁目の係数をｚ_iとす
ると、（数８）に示されるようになる。ここで、Ｘ_iは
２進数であるから、Ｚ_iは、−１，０，１の３値を持つ
冗長２進数になる。即ち、従来に比べ、中間加算器を使
用する事なく、３倍値が生成できるため、トランジスタ
数の少ない高速な３倍値生成回路を構成することが可能
になる。

【００４５】

【数８】

【００４６】（実施例２）次に第２の発明の一実施例と
なる４次の乗数デコードを行った場合について述べる。

【００４７】従来においては、部分積の生成は（表１）
に示されるように、３倍値、５倍値、７倍値を予めＲＯ
Ｍ、演算器等で生成しておかなければならなく行われて
いた。これに対し、本発明では、被乗数の５倍値の生
成、７倍値の生成を以下のように行う。

【００４８】まず７倍値の生成においては、上記した３
倍値の生成と同様に、２進数から２進数の減算を行う。
つまり（数９）により実行する。ここで、８Ｘは、被乗
数Ｘを３桁右シフトする事により実現できる。すなわ
ち、被乗数Ｘの７倍値は、２進数の減算により実現でき
るため、図２に示したような回路で実現できる。

【００４９】

【数９】

【００５０】一方、被乗数Ｘの５倍値については、（数
１０）の様に実現する。つまり被乗数Ｘの５倍値は以下
のように変形できる。ここで、ｎｏｔ（Ｘ）はＸの各桁
の符号反転、１はＸの２の補数を取るときに生じる補正
項である。ここで、５倍値生成の為に必要な数値４Ｘ−
ｎｏｔ（Ｘ）（以下この数値を５倍値生成準備値とす
る）を図２に示す回路を用いて生成する。そして、デコ
ード値の情報により、この５倍値生成準備値が選択され
た場合、部分積を加算する加算ツリーにおいて、（数１
０）に示す補正項を足し込む事により実現する。

【００５１】

【数１０】

【００５２】この様子を図３を用いて説明する。被乗数
Ｘと乗数Ｙの乗算の模式図を示す。ここで乗算式は、以
下のように（数７）を変形し、４次のブースデコードは
（数１１）のようにできる。すなわち、（数１１）の係
数部分（−８ｙ_j+3＋４ｙ_j+2＋２ｙ_j+1＋ｙ_j＋ｙ_j-1）
は、乗数デコード値であり、ー８から８までの整数値を
とる。つまり生成されるデコード値の２⁰の桁、２³の桁
の係数は、ー８から８までの値を取る。デコード値１３
０３により生成される部分積は１３０１である。デコー
ド値１３０４により生成される部分積は１３０２であ
る。１３０５はデコード値１３０３の数値の絶対値が５
の時、生じる補正項である。積は、生成される部分積１
３０１、１３０２と補正項１３０５の加算により実現で
きる。つまり、部分積の加算時に、補正項１３０５の足
し込みを行うことで、乗算が実現できる。

【００５３】

【数１１】

【００５４】図４は本発明（第２の発明）の一実施例に
おける、４次のブースデコードを用いた場合の、乗算処
理装置のブロック図を示し、同図において１４０１は４
次のブースデコード回路である。１４０２は被乗数Ｘの
３倍値生成回路であり、図２に示される様に構成され
る。１４０３は、（数１０）に示される４Ｘ−ｎｏｔ
（Ｘ）を生成する回路であり、図２に示されるように構
成される。１４０４は７倍値生成回路であり、図２に示
される回路で構成される。１４０５は部分積生成回路で
あり、４次のブースデコード回路から出力されるデコー
ド値に従い部分積を生成することと、デコード値に従っ
て補正項１４１１を出力する部分積生成回路である。１
４０６は、２つの部分積生成回路１４０６から出力され
る部分積と補正項を加算する加算回路である。

【００５５】このように、５倍値生成においても、その
補正値を部分積加算ツリーの中に埋め込むことができる
ため、高速に５倍値の生成ができる。

【００５６】（実施例３）次に、第３の発明についての
実施例を以下に述べる。

【００５７】図５は、本発明（第３の発明）の一実施例
における、部分積生成加算回路の入力に遅延手段を設け
た乗算処理装置のブロック図である。４０１は、図１で
示した３次のブースのデコード基本回路１０１を集つめ
た３次のブースデコード回路であり、データが入力され
てから出力されるまでの遅延時間はＴｄである。４０２
は図１に示される部分積生成回路１０２、冗長２進加算
回路１０３を含めた部分積生成加算回路である。１０４
は、被乗数Ｘの３倍値を生成する３倍値生成回路であ
り、データが入力されてから出力されるまでの遅延時間
はＴｔである。４０３は、被乗数の３倍値生成回路から
の出力値と被乗数数値を遅延させる、遅延手段である。
４０４は、３次のブースデコード回路４０１の出力値を
遅延させる遅延手段である。

【００５８】ここで、Ｔｄ＞Ｔｔの場合、図５に示す通
り、Ｔｄ−Ｔｔの遅延時間を持つ遅延手段４０３を３倍
値生成回路１０４と部分積生成加算回路４０２の間に置
き、４０４は０遅延（つまり何も置かない）にすること
によって、部分積生成加算回路４０２に入力される３次
のブースのデコード回路４０１から出力されるデータ４
１０と遅延手段４０３から出力されるデータ４１１の被
乗数、乗数のセットされた時刻からの遅延が同一（Ｔ
ｄ）になる。この様に入力データの到達時刻を同一にす
ることによって、部分積生成加算回路４０２で組まれて
いる論理回路のデータのばらつきを抑えることが可能に
なり、消費電力の低減が図れる。

【００５９】ここでは、Ｔｄ＞Ｔｔの場合について述べ
たが、Ｔｄ＜Ｔｔの場合についても、遅延手段を３次の
ブースデコード回路４０１と部分積生成加算回路４０２
の間に設けることで、部分積生成加算回路へのデータ入
力時刻を同一にすることが可能になる。

【００６０】また、部分積生成加算回路４０２へのデー
タの入力時刻を同一にするため、３次のブースデコード
回路４０１の出力値と、３倍値生成回路１０４の出力値
および被乗数Ｘをあるタイミングで同時に出力する保持
手段を設けることでも同様に実現できる。すなわち、該
保持手段のあるタイミングでの出力値を部分積生成加算
回路４０２に入力する。このことでも、同様に、部分積
生成加算回路４０２内部の論理回路への入力データのば
らつきを抑えることが可能になり、消費電力の低減が図
れる。

【００６１】図６は本発明（第３の発明）の他の実施例
における、部分積生成加算回路の入力に制御信号による
データ保持手段を設けた乗算処理装置のブロック図であ
る。４０１は、図１で示した３次のブースのデコード基
本回路１０１を集つめた３次のブースデコード回路であ
る。４０２は図１に示される部分積生成回路１０２、冗
長２進加算回路１０３を含めた部分積生成加算回路であ
る。１０４は、被乗数Ｘの３倍値を生成する３倍値生成
回路である。５０３は、ある制御信号によって、３倍値
生成回路１０４からの出力値と被乗数値Ｘを保持する保
持手段である。５０４は、ある制御信号によって、３次
のブースデコード回路４０１からの出力値を保持する保
持手段である。ここで、例えば、保持手段５０３,５０
４とはフリップフロップ（以下FFとする）のように、制
御信号の立上りエッジ（または立下がりエッジ）により
データを取り込み、次の制御信号の立上りエッジが来る
までデータを保持するような手段であるとする。

【００６２】いま、３次のブースデコード回路４０１に
データが入力されてから出力されるまでの遅延時間をＴ
ｄ、３倍値生成回路１０４にデータが入力されてから出
力されるまでの遅延時間はＴｔとする。乗数Ｙと被乗数
Ｘの入力時刻（時刻Ｔｉとする）が同一であるとし、Ｔ
ｄ＞Ｔｔであるとすると保持手段５０３,５０４に入力
される制御信号の立上り（または立下がり）時刻がＴｉ
＋Ｔｄになるような制御信号を入力することで、部分積
生成加算回路４０２に、３次のブースデコード回路４０
１からの出力値と、被乗数Ｘの３倍値生成回路１０４か
らの出力値または被乗数Ｘを同時刻（時刻Ｔｉ＋Ｔｄ）
に入力することができる。

【００６３】このことにより、部分積生成加算回路４０
２内部の論理回路への入力データのばらつきを抑えるこ
とが可能になり、消費電力の低減が図れる。ここでは、
Ｔｄ＞Ｔｔの場合について述べたが、Ｔｄ＜Ｔｔの場合
についても、制御信号の立上り（または立ち下がり）時
刻をＴｉ＋Ｔｄに設定すれば同様な動作が実現でき、部
分積生成加算回路４０２へのデータ入力時刻を同一にす
ることが可能になる。

【００６４】なお、本実施例は、乗算装置においての例
を示したが、他の論理回路においても当てはめられる。

【００６５】

【発明の効果】以上説明したように本発明（第１の発
明）は、高次のブースデコードを用いる乗算装置に於
て、被乗数の２ⁱ−２^m（ｉ＞ｍ）倍値を高速に少ない回
路規模で生成できることで回路規模の小さい低消費電力
な乗算処理装置を実現でき、実用上極めて有用である。

【００６６】また、本発明（第２の発明）は、被乗数の
２ⁱ＋２^m倍値を高速に少ない回路規模で生成できること
で回路規模の小さい低消費電力な乗算処理装置を実現で
き、実用上極めて有用である。

【００６７】また、本発明（第３の発明）は、部分積生
成加算回路の乗数側、被乗数側へのデータ入力到達時刻
を同一にすることで、低消費電力な乗算処理装置が実現
できるため、実用上極めて有用である。

【図面の簡単な説明】

【図１】本発明（第１の発明）の一実施例における、乗
算処理装置のブロック図

【図２】同実施例における２ⁱ−２^m倍値生成回路のブロ
ック図

【図３】被乗数Ｘと乗数Ｙの乗算の模式図

【図４】本発明（第２の発明）の一実施例における、４
次のブースデコードを用いた場合の、乗算処理装置のブ
ロック図

【図５】本発明（第３の発明）の一実施例における、部
分積生成加算回路の入力に遅延手段を設けた乗算処理装
置のブロック図

【図６】本発明（第３の発明）の他の実施例における、
部分積生成加算回路の入力に制御信号によるデータ保持
手段を設けた乗算処理装置のブロック図

【図７】従来の部分積生成に関するブロック図

【図８】従来のＳＤ数加算回路のブロック図

【図９】従来のＳＤ数加算回路のブロック図

【符号の説明】

１０１３次のブースデコード回路１０２部分積生成回路１０３冗長２進加算回路１０４３倍値生成回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310

Claims

(57)【特許請求の範囲】

【請求項１】乗数をデコードし出力するデコード回路
と、該デコード値の情報に基づき複数の数値の中から１
つを選択し、部分積を生成する部分積生成回路を備えた
乗算処理装置に於て、被乗数の２i倍値から被乗数の２m倍値（ｉ＞ｍ）を減算
し、ＳＤ数を生成する減算回路を有し、該減算回路の出
力値を上記複数の数値の一部とすることを特徴とする乗
算処理装置。
【請求項２】前記減算回路は被乗数の４倍値から被乗数
を減算し、３倍の被乗数値をＳＤ数で生成することを特
徴とする請求項１記載の乗算処理装置。
【請求項３】前記減算回路は被乗数の８倍値から被乗数
を減算し、７倍の被乗数値をＳＤ数で生成することを特
徴とする請求項１記載の乗算処理装置。
【請求項４】乗数をデコードし出力するデコード回路
と、該デコード値の情報に基づき複数の数値の中から１
つを選択し、部分積を生成する部分積生成回路を備えた
乗算処理装置に於て、被乗数の２i倍値から２m倍の論理反転値を減算しＳＤ数
を生成する減算回路を有し、該減算回路の出力値を上記
複数の数値の一部とし、上記部分積生成回路の最下位桁において、前記デコード
値の情報によって、数値０と数値１を選択し出力する事
を特徴とする乗算処理装置。
【請求項５】前記減算回路は被乗数の４倍値から被乗数
の論理反転値を減算しＳＤ数を生成することを特徴とす
る請求項４記載の乗算処理装置。