JPH01255032A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数の演算処理を行うことができる演算処理
装置に関するものである。

従来の技術 第３図に従来の複数の演算処理を行うことができる演５
算処理装置の構成図を示す。第２図は、例えば浮動小数
点演算プロセッサのデーターパス部であり、■はマルチ
ボートのデーターメモリ、２は加減算器、３は除算器、
４は乗算器を用いて除算を行う際、除数の逆数を出力す
るＲＯＭ、５は乗算型除算の時に用いる減算器、６，７
．８゜９．１０，１１．１２はそれぞれ２進のデーター
を保持するレジスタ、１３は外部とデーターメモリーと
のデーター人出力部である。

第２図の構成では加減算器を用いた加減算部と、乗算器
及び、減算器、ＲＯＭを用いた乗算部があるが、除算部
として別に除算器を構成することも可゛能である。これ
らの演算器は通常、全て普通の２進体系で構成されてい
る。

以上のように構成された従来の演算処理装置において、
データの流れを詳細に説明する。まず加減算を行う場合
、データメモリ１からレジスタ６及びレジスタ７にデー
タが取り込まれ、レジスタ６とレジスタ７、時によって
はレジスタ１１．１２のうちどれかから２つのデータが
２進体系で加減算器２に入力される。ここで通常の２進
体系による演算処理が行われた後、その結果が２進体系
でデータメモリ１とレジスタ１１に書き込まれる。

次に乗算を行う場合、データメモリ１からレジスタ８及
び９にデータが取り込まれ、レジスタ８とレジスタ９、
時によってはレジスタ１１．１２のうちどれかから２つ
のデータが２進体系で乗算器３に入力される。ここで２
進体系による演算処理が行われた後、その結果が２進体
系でデータメモリ１とレジスタ１２に書き込まれる。さ
らに除算を行う場合、データメモリ１からレジスタ８及
びレジスタ９にデータが取り込まれ、レジスタ８から２
進体系でＲＯＭ４にデータが入力される。ここで、除算
はニュートンラプソン法の利用により乗算器３を用いて
ＲＯＭ４から読み出した除数の逆数Ｒ８から、 Ｒ，＝Ｒ，−、Ｘ（２−Ｒ，、・Ｙ）　　　（Ｙ；除数
〕という演算を数回行って、ＲＯＭ４から読み出した除
数の逆数の精度を高め、最終的に Ｚ＝Ｒ，ＸＸ（Ｘ：被除数〕 という演算で結果を出す。除算第１ステツプでは、ＲＯ
Ｍ４からのデータとレジスタ８からのデータが２進体系
で乗算器３に入力され、通常の２進体系による演算処理
が行われてその結果が減算器５で処理され、２進体系の
データがレジスタ１０に書き込まれる。除算第２ステツ
プではレジスタ１０からのデータとＲＯＭ４からのデー
タが再び乗算器３に入力され処理された後、今後はレジ
スタ１２に直接取り込まれる。除算第３ステツプではレ
ジスタ１２からのデータとレジスタ８からのデータが乗
算器３に入力され演算が行われた後、その結果が減算器
５で処理されてレジスタ１０に書き込まれる。このよう
に繰り返し乗算を行い、ＲＯＭ４から読み出した除数の
精度を高めて、最終的にレジスタ９からの被除数データ
との乗算を行い、データメモリ１及びレジスタ１２に除
算結果が書き込まれる。また、データの入力部１３はデ
ータ用メモリ１と外部とのデータ入力を行う。

ここで、加減算及び乗算をそれぞれ１マシンサイクルと
すると、除算を考えた場合、ＲＯＭの精度にもよるが、
Ｒｏの精度を上げるるために３回の繰り返し乗算を行う
とすると、各サイクルにおいて、 ｌ、　　　　　ＲｏＸＹ ２．２−Ｒ’ＸＹ ３、　　　　　ＲｏＸ（２−ＲｏＸＹ）＝Ｒ。

４、　　　　　Ｒ，ＸＹ ５、　　　２−Ｒ，ＸＹ ６、　　　　　Ｒ，Ｘ（２−Ｒ，ＸＹ）−Ｒ，。

７、　　　　Ｒ２×Ｙ ８、　　　　２−Ｒ２ＸＹ ９、　　　　Ｒ２×（２−Ｒ２×Ｙ）＝Ｒ３１０、Ｒ３
ＸＸ ような演算を行うこととなり、１０サイクルの演算の演
算時間が必要となる。

また、文献名；　（Ｓ、　Ｋｕｎｉｎｏｂｕ　ｅｔ　ａ
ｌ、　：アイ・イ・イ・イ　プロシーディング第８回コ
ンピュータ“演算シボジウム（Ｉ　Ｅ　Ｅ　Ｅ　Ｐｒｏ
ｃ、　　８ｔｈ　Ｓｙｍｐｏ、ｏｎＣｏｍｐｎｔｅｒ　
　Ａｒｉｔｈｍｅｔｉｃ）　ＰＰ、８０−８６．１９８
７）によれば、乗算器においては、入出力を普通の２進
体系とし、内部論理として冗長度の存するＳＤ表示を用
いることによって、ゲート段数を減らしてトランジスタ
数を消滅し、配線もより単純なものとして高速化を図る
ことができる。

発明が解決しようとする課題 複数の演算を行うことができる演算処理装置において、
加減算器、乗算器、除算器など演算の種類に応じた演算
機をそれぞれ独立してハードウェアとして構成するので
あれば、演算処理装置として弗素に大規模なものとなり
、大きなレイアウト面積を占めることとなって、１チツ
プ上でのそれらの実現は、非常に困難なものとなる。

また、１つの演算器を用いて多種の演算を行う場合、例
えば乗算器を用いて乗算に加えて除算を行う場合におい
ては、乗算に対する除算の処理速度比は乗算器の処理速
度をどれだけ早くしたとしても、除算アルゴリズムが同
じであればそれほど比率が変わらないという点で課題が
ある。

以上のような事から、演算処理装置のトータルパフォー
マンスという点から見ても、コンパクト化、高速化とい
う点で課題を有している。

本発明はかかる点に鑑み、各種演算において高速でかつ
、少ないハードウェアにより多種の演算を行うことがで
きるトータルパフォーマンスの高い演算処理装置の提案
を目的とする。

課題を解決するための手段 本発明は、複数の演算処理を行うことができる演算処理
装置において、演算器の１つとして、内部論理に冗長度
の存するＳＤ表示を持つ乗算器を備え、その乗算器につ
いては、データ用メモリとの間に入力データを一時保持
するレジスタと、片方の入力側レジスタとの間に除算を
行うとき除数の逆数を出力するＲＯＭを設け、出力側に
は、除算のときに減算処理をする回路と冗長度の存する
ＳＤ表示のデータを一時保持するレジスタ、さらに冗長
度の存するＳＤ表示から２進数に変換する回路とその出
力を一時保持するレジスタを設けて、データ用メモリと
乗算器入力側レジスタ、冗長度の存するＳＤ表示から２
進数に変換する回路とデータ用メモリ、冗長度の存する
ＳＤ表示から２進数に変換する回路の出力側レジスタと
各演算器の入力、冗長度の存するＳＤ表示データを保持
するレジスタと乗算器の入力を接続するデータバス構成
を持ち、また、他の演算器については、演算器への入力
を一時保持するレジスタを設け、データ用メモリと演算
器入力側レジスタ、演算器の出力とデータ用メモリ、演
算器出力側レジスタと演算器入力を接続するデータバス
構成を持った演算処理装置である。

作　　　用 本発明は前記構成により、一つの演算器を用いて複数の
演算を行うことができ、演算処理装置として、少ないハ
ードウェア、即ち小規模でかつ多機能な演算処理装置を
得ることができる。また冗長度の存するＳＤ表示を用い
た乗算器は、前記のようにコンパクトで高速処理が可能
であり、本発明ではこのような乗算器を有することによ
って、演算の高速な処理が可能となり、また除算のため
に、冗長の存するＳＤ表示の特徴を生かして減算処理を
する回路を工夫することにより、乗算とその結果を２か
ら引くという処理が１サイクルで行うことができ、定数
の逆数の精度を上げる繰り返し乗算において、１サイク
ルずつ少なくした処理時間で除算が行える、即ち加減算
及び乗算に対する除算の処理時間比を小さくすることが
でき、演算処理装置としてしトータルパフォーマンスの
高い演算処理装置を提供することができる。

実施例 第１図に本発明の実施例を示す。１はマルチボートのデ
ータメモリ、２は加減器、３は乗算器、−〇　− ４は乗算器を用いて除算を行う際、除数の逆数を出力す
るＲＯＭ、５は乗算型除算の時に用いる減算回路、６は
冗長度の存するＳＤ表示型から２進の変換回路、７，８
．９，１０，１２．、．１３はそれぞれ２進のデータを
保持するレジスタ、１１は冗長度の存するＳＤ表示のデ
ータを保持するレジスタ、１４は外部とデータメモリと
のデータ入力部である。これは、従来例を示した第２図
の構成と異なり、乗算器３および減算回路５では内部論
理に冗長度の存するＳＤ表示を用いるほか、そういった
内部論理で処理したデータをメモリに送るために冗長２
進／２進数変換回路６が加わる。また乗算器３を用いた
除算において、繰り返し乗算に冗長度の存するＳＤ表示
の内部論理の特徴を生かすため、即ち乗算結果を２進数
に変換しないでそのまま次の乗算に利用できるように、
乗算器内部のりコード部を冗長度の存するＳＤ表示に適
応させ、加えて冗長度の存するＳＤ表示に適応したレジ
スタ１１を設けて、上記内部論理の特徴を生かすような
データバス構成となっている。　以下、データの流れに
ついて詳細に説明する。まず加減算を行う場合、データ
メモリ１からレジスタ７及びレジスタ８にデータが取り
込まれ、レジスタ７とレジスタ８、時によってはレジス
タ１２．１３のうちどれかから２つのデータが２進体系
で加減器２に入力される。ここで通常の２進体系による
演算処理が行われた後、その結果が２進体系でデータメ
モリ１とレジスタ１２に書き込まれる。次に乗算を行う
場合、データメモリ１からレジスタ９及びレジスタ１０
にデータが取り込まれ、レジスタ９とレジスタ１０、時
によってはレジスタ１２．１３のうちどれかから２つの
データが２進体系で乗算器３に入力される。そして乗算
器が３の内部で冗長度の存するＳＤ表示による演算が行
われ、レジスタ１１を通って冗長２進１２進変換回路で
６で２進体系に変換された後、その結果が２進体系でデ
ータメモリ１とレジスタ１３に書き込まれる。さらに除
算を行う場合、データメモリ１からレジスタ９及びレジ
スタが取り込まれ、レジスタ９から２進体系でＲＯＭ４
にデータが入力される。乗算第１ステツプでは、ＲＯＭ
からのデータとレジスタ９からのデータが２進体系で乗
算器に入力され、 ＲｏｘＹ 〔Ｙ：除数＋Ｒｏ：除数Ｙの逆数（共に２進）〕という
演算が冗長度の存するＳＤ表示により行われ、その結果
が減算回路５で −ＲｏＸＹ 〔はその結果が冗長度の存するＳＤ表示であることを示
す。〕 のように処理され、レジスタ１１に冗談度の存するＳＤ
表示のままで保持される。この動作と並行してＲＯＭ４
から出たデータは、レジスタ１３に２進体系で保持され
ている。除算第２ステツプではレジスタ１１からのデー
タ（ＳＤ表示）とレジスタ１３からのデータ（２進）が
再び乗算器３に入力され、 のように処理された後、今度はレジスタ１１に直接取り
込まれる。乗算器３ステツプでは、レジスタ１１からの
データ（ＳＤ表示）とレジスタ９からのデータ（２進）
が乗算器３に入力され、Ｒ，ＸＹ という演算が行われた後、その結果が減算回路５で ：２−Ｒ，ＸＹ のように処理され、レジスタ１１に冗長度の存するＳＤ
表示のままで保持される。この動作と並行して、レジス
タ１１からのデータは冗長２進／２進変換回路６で処理
されてレジスタ１３に保持されている。除算第４ステツ
プではレジスタ１１からのデータ（’ＳＤＳＤ表示レジ
スタ１３からのデータ（２進）が再び乗算器３に入力さ
れ、のように処理された後、レジスタ１１に直接取り込
まれる。このように繰り返し乗算を行い、ＲＯＭ４から
読みだした除数の逆数Ｒ８の精度を高めて最終的にレジ
スタ１０からの被除数データとの乗算Ｒ，ＸＸ　　　Ｃ
Ｘ：被除数〕 を行い、２進への変換を行った後にデータメモリ■及び
レジスター３に除算結果が書き込まれる。

また、データの入力部１４は、データメモリーと外部と
のデータの入出力を行う。

ここで、内部論理として冗長度の存するＳＤ表示を用い
て除算を行うときに使用される減算回路について説明す
る。除算は前記したようにＲＯＭから読み出した除数Ｙ
の逆数Ｒ８を用いて、Ｒ，＝Ｒ，Ｘ　（２−Ｒ，、ＸＹ
） Ｉ　　　　　Ｉ−１ という演算を繰り返し、除数の逆数の精度を高めるので
あるがＹを正規化された値とし、ＲＯＭから読みだした
値を Ｒｏ−１／Ｙ±δ （但し　１≦Ｙ〈２．δ≦２　とする）として処理を追
うと １、　　ＲＸＹ＝＝ｌ±Ｙδ ２−　２　　Ｒｏ　Ｘ　Ｙ−１＋　Ｙδ３、　　Ｒｘ　
（２−ＲｏｘＹ） ＝１／Ｙｔｌ−（Ｙδ）ｌ−Ｒ。

４、、ＲＸＹ＝１−　（Ｙδ） ５、　２−Ｒ，ｘＹ＝１＋　（Ｙδ）２６．　　　Ｒ，
Ｘ　（２−Ｒ，ＸＹ） ＝１／Ｙ（１−（Ｙδ）ｌ　　−Ｒ，。

７、　　　Ｒ２ＸＹ＝１−（Ｙδ） ８、　　２−Ｒ２ＸＹ＝１＋（Ｙδ） というようになる。減算回路５に入力されるデータは、
ＲｏｘＹ、Ｒ，ｘＹ及びＲ２×Ｙとの結果であり、それ
ぞれ１に近い値この場合誤差は２　以下をとる。１に近
い値を冗長度の存するＳＤ表示で表現すると、 ００、　１　１　１　１　１・・・・・・・・・０１、
０　０　０　０　０・・・・・・・・・０１．１１１１
１・・・・・・・・・ １０、　１　１　１　１　１・・・・・・・・・１１．
１１１１１・・・・・・・・・ １１．１１１１１・・・・・・・・・ ：（但し、１は−１） のように限り無く多く存在するが、１ビツトを符号ビッ
トと絶対値ビットて表す冗長度の存するＳＤ表示の場合
、上記の値について２からの引き算を考えると非常に簡
単に引き算値を表すことができる。即ち２１の位のビッ
トについて、絶対値ビットの論理を反転（１→Ｏ又はＯ
→１）し、２゜の位以下のビットについては符号ビット
の論理を反転することで引き算が得られる。例えば０．
１１１１・・・・・・のとき１０．１１１１・・・・・
・となる。

但し、２１より上位のビットについては、減算回路に入
力されるデータが前記のように１に近い値をとるので無
視してもよいことになる。これは、減算回路に入力され
るデータが１に近いとした場合のみ言えることである。

このように、冗長度の存するＳＤ表示のデータを２から
引（という処理は、除算の際のＲＯＭの精度を高める場
合に限つ−１６＝ て冗長度の存するＳＤ表示のまま行うと非常に簡単とな
り、その処理を実現する回路は第３図に示すように非常
に簡単なものとなる。

以上のように本実施例によれば、コンパクトで高速な処
理が可能である、冗長度の存するＳＤ表示を内部論理と
してもつ乗算器によって、乗算器。

は除算の際の繰り返し乗□算の演算時間を短くすること
ができ、マシンサイクルを小さ欣することが□できる。

そして、除算の際に用いる減□算回路を前記に述べたよ
うな回路とすることによって減算処理をその前のサイク
ルで同時に行うことが可能となり、繰り返し乗算を行う
毎に１サイクルずつ演算時間が短縮されるために、除算
の演算時間が極めて短くなる。加減及び乗算の演算時間
を１マシンサイクルとしてし除算を考えた場合、Ｒｏの
精度をあげるために３回の繰り返し除算を行うとすると
、各サイクルにおいて、 １、　２−ＲｏＸＹ ３、　　２−Ｒ，ｘＹ ４、　　　ＲＸ　（２−Ｒ，ｘＹ）　−Ｒ，。

■ ５．２−Ｒ２ＸＹ ６、　　　Ｒｘ　（２−Ｒ２ｘＹ）＝Ｒ３７、、Ｒ３Ｘ
Ｘ＝Ｚ ８、　　２　　＋　　Ｚ のような演算を行うこととなり、８サイクルで除算□結
果が得られる。

このことから、少ないハードウェアで多種の演算を行う
ことがで□きるのに加えて、各演算における演算時間の
短縮とともに加減算、乗算に対する除算の演算時間比が
小さくなり、演算処理装置としてトータルパプオーマン
スの高いものとなる。

なお、本実施例においては、冗長度の存するＳＤ表示を
内部論理とした乗算器を用いて除算を行えるようにして
いるが、減算回路の変更により、同じようにニュートン
ランプフン法の利用により乗算器を用いて開平をより少
ないマシンサイクルで演算することが可能である。そし
て、加減算器に通常の２進体系を用いているが、もちろ
んこれは冗長度の存するＳＤ表示を用いても良（、演算
処理装置としての構成も本実施例に限られたものではな
い。また、本実施例ではマルチボートのデータ用メモリ
を用いており、各演算器を並列に動作させることができ
るようなデータバス構成をとっているので、並列演算処
理装置としても有用である。

発明の詳細 な説明したように、本発明によれば、内部論理に冗長度
の存するＳＤ表示をもつ乗算器を使用することによって
乗算或は除算の際の繰り返し乗算の演算時間を短くする
ことができ、そのためにマシンサイクルを小さくして演
算能力を上げることができる。そして、除算の際に用い
る減算回路の工夫により、減算処理のサイクルを減らす
ことができ、加減算、乗算に対する除算の演算時間比を
小さくすることができるため、より少ないハードウェア
で多種の演算が可能な事に加えて、トータルパフォーマ
ンスの高い演算処理が得られるという点でその実用的効
果は非常に大きい。

【図面の簡単な説明】

第１図は本発明の演算処理装置における一実施例のブロ
ック図、第２図は同装置の除算の際に用いる減算回路の
回路図、第３図は従来の演算処理装置のブロック図であ
る。 １・・・・・・データメモリ、２・・・・・・加減算器
、３・・・・・・乗算器、４・・・・・・ＲＯＭ、５・
・・・・・減算回路、６・・・・・・冗長２進／２進変
換回路、７・・・・・・レジスタ。 代理人の氏名　弁理士　中尾敏男　ほか１名へ　　　　
　０ 天り＜、気　くや

Claims (1)

【特許請求の範囲】
1. 複数の演算要素を有する演算処理装置において、さらに
   、少なくも一つの演算要素の一つとして、内部論理に冗
   長度の存する符号付きデジット（ＳＤ）による数表示を
   持つ乗算器を備え、上記乗算器の二つのデーター入力部
   に、データーを供給するデーター用メモリ又は、乗算型
   除算用として除数の逆数を出力するＲＯＭ、もしくは、
   上記２入力部に、データーを供給するデーター用メモリ
   及び乗算型除算用てして除数の逆数を出力するＲＯＭを
   設け、上記乗算器の出力部には、冗長度の存するＳＤ表
   示のデーターを一時保持する第１のレジスタを設け、さ
   らに上記第１のレジスタの出力部に冗長度の存するＳＤ
   表示から２進数に変換する回路と、その回路の出力を一
   時保持する第２のレジスタを備え上記第１のレジスタの
   出力を上記乗算器の入力部にフィードバックする構成を
   有する上記演算処理装置において、上記乗算器の出力部
   と上記第１のレジスタの入力部の間に減算処理回路を付
   加することにより、乗算型除算を高速化することを特徴
   とする演算処理装置。