JPH08328828A - 積和演算器 - Google Patents
積和演算器Info
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- JPH08328828A JPH08328828A JP7153915A JP15391595A JPH08328828A JP H08328828 A JPH08328828 A JP H08328828A JP 7153915 A JP7153915 A JP 7153915A JP 15391595 A JP15391595 A JP 15391595A JP H08328828 A JPH08328828 A JP H08328828A
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Abstract
(57)【要約】
【目的】 ＣＳＡツリーの入力数の削減により、ハード
ウェア量が少なくてすみ高速に動作しうる積和演算器を
提供する。 【構成】 ビット分割器５は、符号拡張された加算値Ｚ
を下位１８ビットと上位１５ビットとに分割する。第３
のセレクタ３は、第１の演算ステップではビット分割器
５の出力の下位１８ビットと第１の定数との連結値を選
択し、第２の演算ステップではビット分割器５の出力の
上位１５ビットと第１のパイプライン・レジスタ７内の
値の上位３４ビットとの連結値を選択する。１０入力Ｃ
ＳＡツリー６は、ブースのデコーダ４の出力（第１〜第
８の部分積）と第２のセレクタ２の出力と第３のセレク
タ３の出力と付加ビット情報群とを加算する。キャリ伝
播加算器９は、両演算ステップでの１０入力ＣＳＡツリ
ー６のハーフサムおよびハーフキャリに基づくキャリ伝
播加算を行う。
ウェア量が少なくてすみ高速に動作しうる積和演算器を
提供する。 【構成】 ビット分割器５は、符号拡張された加算値Ｚ
を下位１８ビットと上位１５ビットとに分割する。第３
のセレクタ３は、第１の演算ステップではビット分割器
５の出力の下位１８ビットと第１の定数との連結値を選
択し、第２の演算ステップではビット分割器５の出力の
上位１５ビットと第１のパイプライン・レジスタ７内の
値の上位３４ビットとの連結値を選択する。１０入力Ｃ
ＳＡツリー６は、ブースのデコーダ４の出力（第１〜第
８の部分積）と第２のセレクタ２の出力と第３のセレク
タ３の出力と付加ビット情報群とを加算する。キャリ伝
播加算器９は、両演算ステップでの１０入力ＣＳＡツリ
ー６のハーフサムおよびハーフキャリに基づくキャリ伝
播加算を行う。
Description
【０００１】
【産業上の利用分野】本発明は、積和演算器に関し、特
にＣＳＡ（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ。キャリ
セーブ加算器）ツリーを有して固定小数点積和演算を行
う積和演算器に関する。
にＣＳＡ（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ。キャリ
セーブ加算器）ツリーを有して固定小数点積和演算を行
う積和演算器に関する。
【０００２】
【従来の技術】以前より、パーソナル・コンピュータや
エンジニアリング・ワークステーション等に採用される
汎用マイクロプロセッサは、符号付き整数乗算命令を命
令セットに備えていた。
エンジニアリング・ワークステーション等に採用される
汎用マイクロプロセッサは、符号付き整数乗算命令を命
令セットに備えていた。
【０００３】ところで、近年、音声，オーディオまたは
画像の圧縮および伸長等のために、いわゆるディジタル
信号処理を高速に行う必要が生じてきた。
画像の圧縮および伸長等のために、いわゆるディジタル
信号処理を高速に行う必要が生じてきた。
【０００４】したがって、最近のマイクロプロセッサで
は、上述の既存の命令セット（符号付き整数乗算命令を
備えた命令セット）に加えて、ディジタル信号処理で頻
繁に用いられる符号付き固定小数点積和演算を行うため
の符号付き固定小数点積和演算命令が命令セットに追加
されることが一般的になりつつある。
は、上述の既存の命令セット（符号付き整数乗算命令を
備えた命令セット）に加えて、ディジタル信号処理で頻
繁に用いられる符号付き固定小数点積和演算を行うため
の符号付き固定小数点積和演算命令が命令セットに追加
されることが一般的になりつつある。
【０００５】このように、マイクロプロセッサの命令セ
ットに符号付き固定小数点積和演算命令を追加すること
により、次のような利点が生じる。すなわち、従来であ
れば、符号付き乗算命令および符号付き加算命令の２命
令で行われていた処理が、符号付き固定小数点積和演算
命令だけで（すなわち、１命令で）行えるようになるた
め、デジタル信号処理を大幅に高速化することができ
る。
ットに符号付き固定小数点積和演算命令を追加すること
により、次のような利点が生じる。すなわち、従来であ
れば、符号付き乗算命令および符号付き加算命令の２命
令で行われていた処理が、符号付き固定小数点積和演算
命令だけで（すなわち、１命令で）行えるようになるた
め、デジタル信号処理を大幅に高速化することができ
る。
【０００６】本発明は、このようなマイクロプロセッサ
（ディジタル信号処理性能を強化したマイクロプロセッ
サ）に内蔵するための積和演算器（符号付き固定小数点
積和演算が可能な積和演算器）を対象とするものであ
る。
（ディジタル信号処理性能を強化したマイクロプロセッ
サ）に内蔵するための積和演算器（符号付き固定小数点
積和演算が可能な積和演算器）を対象とするものであ
る。
【０００７】ここで、本発明で対象とする積和演算器に
は、３３ビット長の符号付き被乗数Ｘと、３２ビット長
の符号付き乗数Ｙと、同じく３２ビット長の加算値Ｚと
が入力されるものとする。ただし、被乗数Ｘは、３２ビ
ット長の任意の符号付き数を３３ビット長に符号拡張し
た値，または３３ビット長の任意の正数であるものとす
る。
は、３３ビット長の符号付き被乗数Ｘと、３２ビット長
の符号付き乗数Ｙと、同じく３２ビット長の加算値Ｚと
が入力されるものとする。ただし、被乗数Ｘは、３２ビ
ット長の任意の符号付き数を３３ビット長に符号拡張し
た値，または３３ビット長の任意の正数であるものとす
る。
【０００８】この種の積和演算器では、次のおよび
に示すような処理が必要になる（図４参照）。なお、本
発明で対象とする積和演算器で採用される固定小数点数
表現は、最上位ビット側に小数点を固定する表現である
ものとする。
に示すような処理が必要になる（図４参照）。なお、本
発明で対象とする積和演算器で採用される固定小数点数
表現は、最上位ビット側に小数点を固定する表現である
ものとする。
【０００９】 被乗数Ｘと乗数Ｙとの符号付き乗算を
行って６５ビット長の中間結果を得る。
行って６５ビット長の中間結果を得る。
【００１０】 その中間結果の上位側３３ビットに、
加算値Ｚが１ビット符号拡張された３３ビット長の値を
符号付き加算して、６５ビット長の結果Ｒを出力する。
加算値Ｚが１ビット符号拡張された３３ビット長の値を
符号付き加算して、６５ビット長の結果Ｒを出力する。
【００１１】この種の積和演算器における「乗算を行う
手法」としては、乗数Ｙの一部と被乗数Ｘ全体とからブ
ースのデコーダで部分積を生成し、生成した複数個の部
分積をＣＳＡツリーで加算する手法が一般的である。
手法」としては、乗数Ｙの一部と被乗数Ｘ全体とからブ
ースのデコーダで部分積を生成し、生成した複数個の部
分積をＣＳＡツリーで加算する手法が一般的である。
【００１２】ブースのデコーダの構成手法は、ウェステ
（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ）らによる「プリンシ
プルズ・オブ・シーモス・ブイエルエスアイ・デザイ
ン，ア・システムズ・パースペクティブ，セカンド・エ
ディション（ＰＲＩＮＣＩＰＬＥＳ ＯＦ ＣＭＯＳ
ＶＬＳＩ ＤＥＳＩＧＮ，Ａ Ｓｙｓｔｅｍｓ Ｐｅｒ
ｓｐｅｃｔｉｖｅ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ），
Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ
Ｃｏｍｐａｎｙ，ＩＳＢＮ ０−２０１−５３３７６
−６，第５４７〜５５５頁」に示されている。
（Ｎｅｉｌ Ｈ．Ｅ．Ｗｅｓｔｅ）らによる「プリンシ
プルズ・オブ・シーモス・ブイエルエスアイ・デザイ
ン，ア・システムズ・パースペクティブ，セカンド・エ
ディション（ＰＲＩＮＣＩＰＬＥＳ ＯＦ ＣＭＯＳ
ＶＬＳＩ ＤＥＳＩＧＮ，Ａ Ｓｙｓｔｅｍｓ Ｐｅｒ
ｓｐｅｃｔｉｖｅ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ），
Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ
Ｃｏｍｐａｎｙ，ＩＳＢＮ ０−２０１−５３３７６
−６，第５４７〜５５５頁」に示されている。
【００１３】ここで、ブースのデコーダについての基本
的な考え方を説明する（この考え方における各式ならび
に図５および図６は、後述する本発明の実施例の説明に
おいても引用する）。
的な考え方を説明する（この考え方における各式ならび
に図５および図６は、後述する本発明の実施例の説明に
おいても引用する）。
【００１４】今、符号付き３３ビット長の被乗数Ｘと符
号付き３３ビット長の乗数Ｙとの積Ｐ（Ｐ＝Ｘ×Ｙ）を
求めたいとする。
号付き３３ビット長の乗数Ｙとの積Ｐ（Ｐ＝Ｘ×Ｙ）を
求めたいとする。
【００１５】被乗数Ｘおよび乗数Ｙの各ビット（最下位
ビットを第０ビットとしたときの第ｉビット（ｉは０ま
たは正整数））をそれぞれｘi およびｙi と示すと、被
乗数Ｘおよび乗数Ｙは次式で表される。
ビットを第０ビットとしたときの第ｉビット（ｉは０ま
たは正整数））をそれぞれｘi およびｙi と示すと、被
乗数Ｘおよび乗数Ｙは次式で表される。
【００１６】
【数１】
【００１７】乗数Ｙをブースのデコーダで以下のように
３ビット単位に分割すると、乗数Ｙを次のように書き換
えることができる。
３ビット単位に分割すると、乗数Ｙを次のように書き換
えることができる。
【００１８】
【数２】
【００１９】式（４）で定義されるＹj （ｊは−１，０
または正整数）は、乗数Ｙの各ビット（ｙ-1を含む）の
うちの３つのビットの組み合わせによって、−２，−
１，０，１，および２のいずれかの値をとる。すなわ
ち、図５に示すように、ｙ(2j+1)，ｙ2j，およびｙ
(2j-1)の３つのビットの全ての組み合わせ（０または１
の組み合わせ）を検討しても、上記５つの値のうちのい
ずれかの値しかとらない。
または正整数）は、乗数Ｙの各ビット（ｙ-1を含む）の
うちの３つのビットの組み合わせによって、−２，−
１，０，１，および２のいずれかの値をとる。すなわ
ち、図５に示すように、ｙ(2j+1)，ｙ2j，およびｙ
(2j-1)の３つのビットの全ての組み合わせ（０または１
の組み合わせ）を検討しても、上記５つの値のうちのい
ずれかの値しかとらない。
【００２０】求めたい積Ｐは、次式のように表される。
【００２１】
【数３】
【００２２】ここで、 Ｐj ＝Ｘ・Ｙj （６） とおくと、このＰj は、各Ｙj の値について、図６に示
す方法（生成法）で生成することができる。すなわち、
Ｙj の値が負の場合には、被乗数Ｘの各ビットｘi を反
転してｃj ＝１を加算することにより、被乗数Ｘの２の
補数が求められる。
す方法（生成法）で生成することができる。すなわち、
Ｙj の値が負の場合には、被乗数Ｘの各ビットｘi を反
転してｃj ＝１を加算することにより、被乗数Ｘの２の
補数が求められる。
【００２３】このＰj をビット単位に書き表わすと、次
式のようになる（同式中のＰjiおよびｃj については図
６を参照されたい）。
式のようになる（同式中のＰjiおよびｃj については図
６を参照されたい）。
【００２４】
【数４】
【００２５】被乗数Ｘが３３ビット長であり、Ｙj が−
２，１，０，１，または２であるので、Ｐj は最大３４
ビット長になりうる。
２，１，０，１，または２であるので、Ｐj は最大３４
ビット長になりうる。
【００２６】次に、上述のようにして求めた積Ｐに加算
値Ｚを加算し、積和演算の結果Ｒを求める考え方につい
て説明する。
値Ｚを加算し、積和演算の結果Ｒを求める考え方につい
て説明する。
【００２７】符号付き固定小数点３２ビット長の加算値
Ｚは、各ビットをｚi と示し、ｚ32＝ｚ31として１ビッ
トの符号拡張を行えば、次式のように表される。
Ｚは、各ビットをｚi と示し、ｚ32＝ｚ31として１ビッ
トの符号拡張を行えば、次式のように表される。
【００２８】
【数５】
【００２９】したがって、積和演算の結果Ｒは、式
（５），（７）および（８）より、次式で表される。
（５），（７）および（８）より、次式で表される。
【００３０】
【数６】
【００３１】式（９）中の負数部Ｎの２の補数化を次式
のようにして行い、加算器で扱えるようにする。ここ
で、被乗数Ｘおよび乗数Ｙが３２ビット長の負の最大値
であり加算値Ｚが正の最大値であるときに、積和演算の
結果Ｒは最大６５ビット長になるので、当該演算は６５
ビット長で行われる。
のようにして行い、加算器で扱えるようにする。ここ
で、被乗数Ｘおよび乗数Ｙが３２ビット長の負の最大値
であり加算値Ｚが正の最大値であるときに、積和演算の
結果Ｒは最大６５ビット長になるので、当該演算は６５
ビット長で行われる。
【００３２】
【数７】
【００３３】このＮを用いると、積和演算の結果Ｒは次
式で表される。
式で表される。
【００３４】
【数８】
【００３５】式（１３）より、積和演算の結果Ｒを求め
るには、ブースのデコーダを用いて式（１３）に示すさ
れる各項目を全て生成し、ＣＳＡツリーで加算すればよ
いことが分かる。
るには、ブースのデコーダを用いて式（１３）に示すさ
れる各項目を全て生成し、ＣＳＡツリーで加算すればよ
いことが分かる。
【００３６】次に、このような考え方に基づく従来の積
和演算器（固定小数点積和演算器）の構成および動作に
ついて、図７〜図９を参照しながら説明する。
和演算器（固定小数点積和演算器）の構成および動作に
ついて、図７〜図９を参照しながら説明する。
【００３７】図７に示す積和演算器は、この種の積和演
算器の一例であり、第１のセレクタ１０１と、第２のセ
レクタ１０２と、第３のセレクタ１０３と、第４のセレ
クタ１０４と、ブースのデコーダ１０５と、１１入力Ｃ
ＳＡツリー１０６と、第１のパイプライン・レジスタ１
０７と、第２のパイプライン・レジスタ１０８と、キャ
リ伝播加算器１０９と、符号拡張器１１０とを含んで構
成されている。
算器の一例であり、第１のセレクタ１０１と、第２のセ
レクタ１０２と、第３のセレクタ１０３と、第４のセレ
クタ１０４と、ブースのデコーダ１０５と、１１入力Ｃ
ＳＡツリー１０６と、第１のパイプライン・レジスタ１
０７と、第２のパイプライン・レジスタ１０８と、キャ
リ伝播加算器１０９と、符号拡張器１１０とを含んで構
成されている。
【００３８】図７に示す構成の積和演算器では、基本的
に上述の考え方（式（１３）によって積和演算の結果Ｒ
を求める考え方）を採用しながらも、部分積の生成およ
び加算を複数回に分割して行うことで、ハードウェア量
を削減している。なお、このような積和演算器と同種の
技術は、特開平４−２０５６２４号公報（直並列型乗算
器）に開示されている。ただし、特開平４−２０５６２
４号公報に示された構成の直並列型乗算器では、部分積
加算の途中結果として、ＣＳＡに続いてキャリ伝播加算
器を通した後の単一の値を保持しているが、図７に示す
積和演算器の構成では、部分積加算の途中結果としてＣ
ＳＡの出力であるハーフサムとハーフキャリとの組を保
持して演算を高速化している。
に上述の考え方（式（１３）によって積和演算の結果Ｒ
を求める考え方）を採用しながらも、部分積の生成およ
び加算を複数回に分割して行うことで、ハードウェア量
を削減している。なお、このような積和演算器と同種の
技術は、特開平４−２０５６２４号公報（直並列型乗算
器）に開示されている。ただし、特開平４−２０５６２
４号公報に示された構成の直並列型乗算器では、部分積
加算の途中結果として、ＣＳＡに続いてキャリ伝播加算
器を通した後の単一の値を保持しているが、図７に示す
積和演算器の構成では、部分積加算の途中結果としてＣ
ＳＡの出力であるハーフサムとハーフキャリとの組を保
持して演算を高速化している。
【００３９】次に、図７に示す積和演算器の動作につい
て、図８および図９を参照しながら説明する。
て、図８および図９を参照しながら説明する。
【００４０】図７に示す積和演算器は、ハードウェア量
を削減するために、部分積の生成および加算を「第１の
演算ステップ」と「第２の演算ステップ」との２回に分
けて行う。
を削減するために、部分積の生成および加算を「第１の
演算ステップ」と「第２の演算ステップ」との２回に分
けて行う。
【００４１】第１に、第１の演算ステップにおける演算
実行時の動作を説明する。
実行時の動作を説明する。
【００４２】第１の演算ステップでは、被乗数Ｘと乗数
Ｙの下位１６ビットとが乗算され、演算前半（第１の演
算ステップ）の演算結果（途中演算結果）が生成され
る。
Ｙの下位１６ビットとが乗算され、演算前半（第１の演
算ステップ）の演算結果（途中演算結果）が生成され
る。
【００４３】第１のセレクタ１０１は、演算ステップ切
替えビット（第１の演算ステップの演算を行うか第２の
演算ステップの演算を行うかを示す１ビット長の情報。
この場合には第１の演算ステップの演算を行う旨を示し
ている）を参照し、乗数Ｙの下位１６ビットを選択出力
する。
替えビット（第１の演算ステップの演算を行うか第２の
演算ステップの演算を行うかを示す１ビット長の情報。
この場合には第１の演算ステップの演算を行う旨を示し
ている）を参照し、乗数Ｙの下位１６ビットを選択出力
する。
【００４４】また、第２のセレクタ１０２は、第１の演
算ステップの演算を行う旨を示している演算ステップ切
替えビットを参照し、第２の定数を選択出力する。ここ
で、第２の定数とは、式（１３）における１・２32（ｊ
＝０の場合の１・２(32+2j)）とｃn （１・２31）とを
示す数値をいう（図８参照）。
算ステップの演算を行う旨を示している演算ステップ切
替えビットを参照し、第２の定数を選択出力する。ここ
で、第２の定数とは、式（１３）における１・２32（ｊ
＝０の場合の１・２(32+2j)）とｃn （１・２31）とを
示す数値をいう（図８参照）。
【００４５】さらに、第３のセレクタ１０３は、第１の
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、全ビット０を示す定数（値０の
定数）を選択出力する。
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、全ビット０を示す定数（値０の
定数）を選択出力する。
【００４６】加えて、第４のセレクタ１０４は、第１の
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、第１の定数を選択出力する。こ
こで、第１の定数とは、式（１３）におけるｃz （１・
２31）とｃ15・２30（ｊ＝１５の場合のｃj ・２2j）と
ｃ7 ・２14（ｊ＝７の場合のｃj ・２2j）とを示す数値
をいう（図８参照）。
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、第１の定数を選択出力する。こ
こで、第１の定数とは、式（１３）におけるｃz （１・
２31）とｃ15・２30（ｊ＝１５の場合のｃj ・２2j）と
ｃ7 ・２14（ｊ＝７の場合のｃj ・２2j）とを示す数値
をいう（図８参照）。
【００４７】ブースのデコーダ１０５は、被乗数Ｘと第
１のセレクタ１０１の出力とを入力し、第１のセレクタ
１０１の出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給し、これらの値と被乗
数Ｘの値とから第８の部分積生成器〜第１の部分積生成
器により第８の部分積〜第１の部分積（被乗数Ｘと乗数
Ｙの下位１６ビットとを乗算したときの８個の部分積Ｐ
7 〜Ｐ0 ）を生成する。
１のセレクタ１０１の出力とを入力し、第１のセレクタ
１０１の出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給し、これらの値と被乗
数Ｘの値とから第８の部分積生成器〜第１の部分積生成
器により第８の部分積〜第１の部分積（被乗数Ｘと乗数
Ｙの下位１６ビットとを乗算したときの８個の部分積Ｐ
7 〜Ｐ0 ）を生成する。
【００４８】各部分積は、図５に示すように被乗数Ｘを
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、部分積Ｐ0 〜Ｐ7 に
は式（１３）における１・２(32+2j) （ｊ＝１〜８）を
示すビットが付加され、部分積Ｐ1 〜Ｐ7 には式（１
３）におけるｃj ・２2j（ｊ＝０〜６）を示すビットが
付加される（図８参照。このように部分積に付加される
ビットによって表される情報を「付加ビット情報」と呼
ぶ）。ここで、ｃj の値は、Ｙj の値に基づいて、図６
に示すように決定される。
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、部分積Ｐ0 〜Ｐ7 に
は式（１３）における１・２(32+2j) （ｊ＝１〜８）を
示すビットが付加され、部分積Ｐ1 〜Ｐ7 には式（１
３）におけるｃj ・２2j（ｊ＝０〜６）を示すビットが
付加される（図８参照。このように部分積に付加される
ビットによって表される情報を「付加ビット情報」と呼
ぶ）。ここで、ｃj の値は、Ｙj の値に基づいて、図６
に示すように決定される。
【００４９】１１入力ＣＳＡツリー１０６は、当該８個
の部分積（ブースのデコーダ１０５内の第１の部分積生
成器〜第８の部分積生成器によって生成される部分積。
付加ビット情報を含む），第２のセレクタ１０２の出
力，第３のセレクタ１０３の出力，および第４のセレク
タ１０４の出力を第１入力〜第１１入力として入力し、
それらを加算し、その加算結果をハーフサムとハーフキ
ャリとの組として出力する。
の部分積（ブースのデコーダ１０５内の第１の部分積生
成器〜第８の部分積生成器によって生成される部分積。
付加ビット情報を含む），第２のセレクタ１０２の出
力，第３のセレクタ１０３の出力，および第４のセレク
タ１０４の出力を第１入力〜第１１入力として入力し、
それらを加算し、その加算結果をハーフサムとハーフキ
ャリとの組として出力する。
【００５０】当該ハーフサムおよびハーフキャリは、第
１の演算ステップの演算結果として、それぞれ、第１の
パイプライン・レジスタ１０７および第２のパイプライ
ン・レジスタ１０８に保持される。
１の演算ステップの演算結果として、それぞれ、第１の
パイプライン・レジスタ１０７および第２のパイプライ
ン・レジスタ１０８に保持される。
【００５１】なお、図８に、第１の演算ステップにおけ
る１１入力ＣＳＡツリー１０６の各入力（ビット列）お
よび各出力（ハーフサムおよびハーフキャリのビット
列）の一覧を示す。
る１１入力ＣＳＡツリー１０６の各入力（ビット列）お
よび各出力（ハーフサムおよびハーフキャリのビット
列）の一覧を示す。
【００５２】第２に、第２の演算ステップにおける演算
実行時の動作を説明する。
実行時の動作を説明する。
【００５３】第２の演算ステップでは、被乗数Ｘと乗数
Ｙの上位１７ビットとが乗算され、その乗算結果と第１
の演算ステップにおける演算結果と加算値Ｚとが加算さ
れ、最終的な積和演算の結果Ｒが生成される。
Ｙの上位１７ビットとが乗算され、その乗算結果と第１
の演算ステップにおける演算結果と加算値Ｚとが加算さ
れ、最終的な積和演算の結果Ｒが生成される。
【００５４】符号拡張器１１０は、加算値Ｚに対する１
ビットの符号拡張を行う。これにより、加算値Ｚは３３
ビット長になる。
ビットの符号拡張を行う。これにより、加算値Ｚは３３
ビット長になる。
【００５５】第１のセレクタ１０１は、第２の演算ステ
ップの演算を行う旨を示している演算ステップ切替えビ
ット（第１の演算ステップから第２の演算ステップへの
移行時に演算ステップ切替えビットの情報は切り替えら
れる）を参照し、乗数Ｙの上位１７ビットを選択出力す
る。
ップの演算を行う旨を示している演算ステップ切替えビ
ット（第１の演算ステップから第２の演算ステップへの
移行時に演算ステップ切替えビットの情報は切り替えら
れる）を参照し、乗数Ｙの上位１７ビットを選択出力す
る。
【００５６】また、第２のセレクタ１０２は、第２の演
算ステップの演算を行う旨を示している演算ステップ切
替えビットを参照し、第２のパイプライン・レジスタ１
０８に保持されている値（第１の演算ステップの演算結
果のうちのハーフキャリ）の上位３５ビットを選択出力
する。
算ステップの演算を行う旨を示している演算ステップ切
替えビットを参照し、第２のパイプライン・レジスタ１
０８に保持されている値（第１の演算ステップの演算結
果のうちのハーフキャリ）の上位３５ビットを選択出力
する。
【００５７】さらに、第３のセレクタ１０３は、第２の
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、符号拡張器１１０の出力（符号
拡張された加算値Ｚ）を選択出力する。
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、符号拡張器１１０の出力（符号
拡張された加算値Ｚ）を選択出力する。
【００５８】加えて、第４のセレクタ１０４は、第２の
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、第１のパイプライン・レジスタ
１０７に保持されている値（第１の演算ステップの演算
結果のうちのハーフサム）の上位３４ビットを選択出力
する。
演算ステップの演算を行う旨を示している演算ステップ
切替えビットを参照し、第１のパイプライン・レジスタ
１０７に保持されている値（第１の演算ステップの演算
結果のうちのハーフサム）の上位３４ビットを選択出力
する。
【００５９】ブースのデコーダ１０５は、被乗数Ｘと第
１のセレクタ１０１の出力とを入力し、第１のセレクタ
１０１の出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給し、これらの値と被乗
数Ｘの値とから第８の部分積生成器〜第１の部分積生成
器により第８の部分積〜第１の部分積（被乗数Ｘと乗数
Ｙの上位１７ビットとを乗算したときの８個の部分積Ｐ
15〜Ｐ8 ）を生成する。
１のセレクタ１０１の出力とを入力し、第１のセレクタ
１０１の出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給し、これらの値と被乗
数Ｘの値とから第８の部分積生成器〜第１の部分積生成
器により第８の部分積〜第１の部分積（被乗数Ｘと乗数
Ｙの上位１７ビットとを乗算したときの８個の部分積Ｐ
15〜Ｐ8 ）を生成する。
【００６０】各部分積は、図５に示すように被乗数Ｘを
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、部分積Ｐ8 〜Ｐ14に
は式（１３）における１・２(32+2j) （ｊ＝９〜１５）
を示すビットが付加され、部分積Ｐ9 〜Ｐ15には式（１
３）におけるｃj ・２2j（ｊ＝８〜１４）を示すビット
が付加される（図９参照）。
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、部分積Ｐ8 〜Ｐ14に
は式（１３）における１・２(32+2j) （ｊ＝９〜１５）
を示すビットが付加され、部分積Ｐ9 〜Ｐ15には式（１
３）におけるｃj ・２2j（ｊ＝８〜１４）を示すビット
が付加される（図９参照）。
【００６１】１１入力ＣＳＡツリー１０６は、当該８個
の部分積（ブースのデコーダ１０５内の第１の部分積生
成器〜第８の部分積生成器によって生成される部分積。
付加ビット情報を含む），第２のセレクタ１０２の出
力，第３のセレクタ１０３の出力，および第４のセレク
タ１０４の出力を第１入力〜第１１入力として入力し、
それらを加算し、その加算結果をハーフサムとハーフキ
ャリとの組として出力する。
の部分積（ブースのデコーダ１０５内の第１の部分積生
成器〜第８の部分積生成器によって生成される部分積。
付加ビット情報を含む），第２のセレクタ１０２の出
力，第３のセレクタ１０３の出力，および第４のセレク
タ１０４の出力を第１入力〜第１１入力として入力し、
それらを加算し、その加算結果をハーフサムとハーフキ
ャリとの組として出力する。
【００６２】キャリ伝播加算器１０９は、以下のの値
およびの値を加算し、単一の結果Ｒ（当該積和演算の
結果Ｒ）を得て出力する（以下のの値およびの値を
対象としてキャリ伝播加算を行う）。 ４９ビット長のハーフサム（第２の演算ステップで
求められたハーフサム）と、第１の演算ステップで求め
られたハーフサムの下位１６ビット（第１のパイプライ
ン・レジスタ１０７に保持されている値の下位１６ビッ
ト）とを連結した値（図８および図９参照） ４８ビット長のハーフキャリ（第２の演算ステップ
で求められたハーフキャリ）と、第１の演算ステップで
求められたハーフキャリの下位１５ビット（第２のパイ
プライン・レジスタ１０８に保持されている値の下位１
５ビット）とを連結した値（図８および図９参照）
およびの値を加算し、単一の結果Ｒ（当該積和演算の
結果Ｒ）を得て出力する（以下のの値およびの値を
対象としてキャリ伝播加算を行う）。 ４９ビット長のハーフサム（第２の演算ステップで
求められたハーフサム）と、第１の演算ステップで求め
られたハーフサムの下位１６ビット（第１のパイプライ
ン・レジスタ１０７に保持されている値の下位１６ビッ
ト）とを連結した値（図８および図９参照） ４８ビット長のハーフキャリ（第２の演算ステップ
で求められたハーフキャリ）と、第１の演算ステップで
求められたハーフキャリの下位１５ビット（第２のパイ
プライン・レジスタ１０８に保持されている値の下位１
５ビット）とを連結した値（図８および図９参照）
【００６３】なお、図９に、第２の演算ステップにおけ
る１１入力ＣＳＡツリー１０６の各入力（ビット列）お
よび各出力（ハーフサムおよびハーフキャリのビット
列）の一覧を示す。
る１１入力ＣＳＡツリー１０６の各入力（ビット列）お
よび各出力（ハーフサムおよびハーフキャリのビット
列）の一覧を示す。
【００６４】式（１３）中の各項目は、必ず、図８また
は図９中の入力のビット列に含まれている。したがっ
て、第１の演算ステップおよび第２の演算ステップのい
ずれかで、式（１３）中の各項目の値は１１入力ＣＳＡ
ツリー１０６により入力され加算されることになる。
は図９中の入力のビット列に含まれている。したがっ
て、第１の演算ステップおよび第２の演算ステップのい
ずれかで、式（１３）中の各項目の値は１１入力ＣＳＡ
ツリー１０６により入力され加算されることになる。
【００６５】
【発明が解決しようとする課題】上述した従来の積和演
算器（図７に示すような積和演算器）では、符号拡張さ
れた加算値Ｚ全体が第２の演算ステップで加算されてい
るので、第２の演算ステップではＣＳＡツリーで１１個
の値を入力して加算する必要があり（図９参照）、入力
数が１１のＣＳＡツリーを用意する必要がある。ＣＳＡ
ツリーの入力数が多くなると、当該ＣＳＡツリーの構成
が複雑になり、当該ＣＳＡツリーを実現するためのハー
ドウェア量の増大および当該ＣＳＡツリーを使用した演
算の遅延（加算器段数が増えることによる積和演算器全
体の動作速度の低下）が生じうるという問題点がある。
算器（図７に示すような積和演算器）では、符号拡張さ
れた加算値Ｚ全体が第２の演算ステップで加算されてい
るので、第２の演算ステップではＣＳＡツリーで１１個
の値を入力して加算する必要があり（図９参照）、入力
数が１１のＣＳＡツリーを用意する必要がある。ＣＳＡ
ツリーの入力数が多くなると、当該ＣＳＡツリーの構成
が複雑になり、当該ＣＳＡツリーを実現するためのハー
ドウェア量の増大および当該ＣＳＡツリーを使用した演
算の遅延（加算器段数が増えることによる積和演算器全
体の動作速度の低下）が生じうるという問題点がある。
【００６６】本発明の目的は、上述の点に鑑み、符号拡
張された加算値Ｚを２分割するビット分割器を設けるこ
と等により、ＣＳＡツリーの入力数を削減することがで
き、ハードウェア量が少なくてすみ、高速に動作しうる
積和演算器を提供することにある。
張された加算値Ｚを２分割するビット分割器を設けるこ
と等により、ＣＳＡツリーの入力数を削減することがで
き、ハードウェア量が少なくてすみ、高速に動作しうる
積和演算器を提供することにある。
【００６７】すなわち、本発明の目的は、３３ビット長
に符号拡張された加算値Ｚをビット分割器によって上位
１５ビットと下位１８ビットとに分割し、符号拡張され
た加算値Ｚのうちの下位１８ビットは第１の定数と連結
して第１の演算ステップでＣＳＡツリーに与え、符号拡
張された加算値Ｚのうちの上位１５ビットは第１の演算
ステップにおけるハーフサムの上位３４ビットと連結し
て第２の演算ステップでＣＳＡツリーに与えることによ
り、ＣＳＡツリーの入力数を削減することにある。
に符号拡張された加算値Ｚをビット分割器によって上位
１５ビットと下位１８ビットとに分割し、符号拡張され
た加算値Ｚのうちの下位１８ビットは第１の定数と連結
して第１の演算ステップでＣＳＡツリーに与え、符号拡
張された加算値Ｚのうちの上位１５ビットは第１の演算
ステップにおけるハーフサムの上位３４ビットと連結し
て第２の演算ステップでＣＳＡツリーに与えることによ
り、ＣＳＡツリーの入力数を削減することにある。
【００６８】
【課題を解決するための手段】本発明の積和演算器は、
３３ビット長の符号付き被乗数Ｘ，３２ビット長の符号
付き乗数Ｙ，および３２ビット長の加算値Ｚを入力し、
これらの積和であるＸ×Ｙ＋Ｚを結果Ｒとして出力する
積和演算器において、加算値Ｚに対して１ビットの符号
拡張を行う符号拡張器と、前記符号拡張器の出力を下位
１８ビットと上位１５ビットとに分割するビット分割器
と、第１の演算ステップでは乗数Ｙの下位１６ビットを
選択出力し、第２の演算ステップでは乗数Ｙの上位１７
ビットを選択出力する第１のセレクタと、第１の演算ス
テップでは第２の定数を選択出力し、第２の演算ステッ
プでは第２のパイプライン・レジスタに保持されている
値の上位３５ビットを選択出力する第２のセレクタと、
第１の演算ステップでは前記ビット分割器の出力の下位
１８ビットと第１の定数とを連結した値を選択出力し、
第２の演算ステップでは前記ビット分割器の出力の上位
１５ビットと第１のパイプライン・レジスタに保持され
ている値の上位３４ビットとを連結した値を選択出力す
る第３のセレクタと、前記第１のセレクタの出力を切出
し開始位置を最上位ビットから２ビットずつ下位ビット
に移動しながら３ビット単位で切り出した値を第８の部
分積生成器，第７の部分積生成器，第６の部分積生成
器，第５の部分積生成器，第４の部分積生成器，第３の
部分積生成器，第２の部分積生成器，および第１の部分
積生成器に供給し、これらの値と被乗数Ｘの値とから第
８の部分積，第７の部分積，第６の部分積，第５の部分
積，第４の部分積，第３の部分積，第２の部分積，およ
び第１の部分積を生成するブースのデコーダと、前記ブ
ースのデコーダによって生成された第１の部分積，第２
の部分積，第３の部分積，第４の部分積，第５の部分
積，第６の部分積，第７の部分積，および第８の部分積
と前記第２のセレクタの出力と前記第３のセレクタの出
力と付加ビット情報群とを加算する１０入力ＣＳＡツリ
ーと、第１の演算ステップにおける前記１０入力ＣＳＡ
ツリーの出力のうちのハーフサムを保持する前記第１の
パイプライン・レジスタと、第１の演算ステップにおけ
る前記１０入力ＣＳＡツリーの出力のうちのハーフキャ
リを保持する前記第２のパイプライン・レジスタと、第
２の演算ステップで前記１０入力ＣＳＡツリーにより出
力されたハーフサムと第１の演算ステップで前記第１の
パイプライン・レジスタに保持されたハーフサムの下位
１６ビットとを連結した値，および第２の演算ステップ
で前記１０入力ＣＳＡツリーにより出力されたハーフキ
ャリと第１の演算ステップで前記第２のパイプライン・
レジスタに保持されたハーフキャリの下位１５ビットと
を連結した値を対象としてキャリ伝播加算を行うキャリ
伝播加算器とを有する。
３３ビット長の符号付き被乗数Ｘ，３２ビット長の符号
付き乗数Ｙ，および３２ビット長の加算値Ｚを入力し、
これらの積和であるＸ×Ｙ＋Ｚを結果Ｒとして出力する
積和演算器において、加算値Ｚに対して１ビットの符号
拡張を行う符号拡張器と、前記符号拡張器の出力を下位
１８ビットと上位１５ビットとに分割するビット分割器
と、第１の演算ステップでは乗数Ｙの下位１６ビットを
選択出力し、第２の演算ステップでは乗数Ｙの上位１７
ビットを選択出力する第１のセレクタと、第１の演算ス
テップでは第２の定数を選択出力し、第２の演算ステッ
プでは第２のパイプライン・レジスタに保持されている
値の上位３５ビットを選択出力する第２のセレクタと、
第１の演算ステップでは前記ビット分割器の出力の下位
１８ビットと第１の定数とを連結した値を選択出力し、
第２の演算ステップでは前記ビット分割器の出力の上位
１５ビットと第１のパイプライン・レジスタに保持され
ている値の上位３４ビットとを連結した値を選択出力す
る第３のセレクタと、前記第１のセレクタの出力を切出
し開始位置を最上位ビットから２ビットずつ下位ビット
に移動しながら３ビット単位で切り出した値を第８の部
分積生成器，第７の部分積生成器，第６の部分積生成
器，第５の部分積生成器，第４の部分積生成器，第３の
部分積生成器，第２の部分積生成器，および第１の部分
積生成器に供給し、これらの値と被乗数Ｘの値とから第
８の部分積，第７の部分積，第６の部分積，第５の部分
積，第４の部分積，第３の部分積，第２の部分積，およ
び第１の部分積を生成するブースのデコーダと、前記ブ
ースのデコーダによって生成された第１の部分積，第２
の部分積，第３の部分積，第４の部分積，第５の部分
積，第６の部分積，第７の部分積，および第８の部分積
と前記第２のセレクタの出力と前記第３のセレクタの出
力と付加ビット情報群とを加算する１０入力ＣＳＡツリ
ーと、第１の演算ステップにおける前記１０入力ＣＳＡ
ツリーの出力のうちのハーフサムを保持する前記第１の
パイプライン・レジスタと、第１の演算ステップにおけ
る前記１０入力ＣＳＡツリーの出力のうちのハーフキャ
リを保持する前記第２のパイプライン・レジスタと、第
２の演算ステップで前記１０入力ＣＳＡツリーにより出
力されたハーフサムと第１の演算ステップで前記第１の
パイプライン・レジスタに保持されたハーフサムの下位
１６ビットとを連結した値，および第２の演算ステップ
で前記１０入力ＣＳＡツリーにより出力されたハーフキ
ャリと第１の演算ステップで前記第２のパイプライン・
レジスタに保持されたハーフキャリの下位１５ビットと
を連結した値を対象としてキャリ伝播加算を行うキャリ
伝播加算器とを有する。
【００６９】
【作用】本発明の積和演算器では、３３ビット長の符号
付き被乗数Ｘ，３２ビット長の符号付き乗数Ｙ，および
３２ビット長の加算値Ｚを入力しこれらの積和であるＸ
×Ｙ＋Ｚを結果Ｒとして出力する積和演算器において、
符号拡張器が加算値Ｚに対して１ビットの符号拡張を行
い、ビット分割器が符号拡張器の出力を下位１８ビット
と上位１５ビットとに分割し、第１のセレクタが第１の
演算ステップでは乗数Ｙの下位１６ビットを選択出力し
第２の演算ステップでは乗数Ｙの上位１７ビットを選択
出力し、第２のセレクタが第１の演算ステップでは第２
の定数を選択出力し第２の演算ステップでは第２のパイ
プライン・レジスタに保持されている値の上位３５ビッ
トを選択出力し、第３のセレクタが第１の演算ステップ
ではビット分割器の出力の下位１８ビットと第１の定数
とを連結した値を選択出力し第２の演算ステップではビ
ット分割器の出力の上位１５ビットと第１のパイプライ
ン・レジスタに保持されている値の上位３４ビットとを
連結した値を選択出力し、ブースのデコーダが第１のセ
レクタの出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給しこれらの値と被乗数
Ｘの値とから第８の部分積，第７の部分積，第６の部分
積，第５の部分積，第４の部分積，第３の部分積，第２
の部分積，および第１の部分積を生成し、１０入力ＣＳ
Ａツリーがブースのデコーダによって生成された第１の
部分積，第２の部分積，第３の部分積，第４の部分積，
第５の部分積，第６の部分積，第７の部分積，および第
８の部分積と第２のセレクタの出力と第３のセレクタの
出力と付加ビット情報群とを加算し、第１のパイプライ
ン・レジスタが第１の演算ステップにおける１０入力Ｃ
ＳＡツリーの出力のうちのハーフサムを保持し、第２の
パイプライン・レジスタが第１の演算ステップにおける
１０入力ＣＳＡツリーの出力のうちのハーフキャリを保
持し、キャリ伝播加算器が第２の演算ステップで１０入
力ＣＳＡツリーにより出力されたハーフサムと第１の演
算ステップで第１のパイプライン・レジスタに保持され
たハーフサムの下位１６ビットとを連結した値，および
第２の演算ステップで１０入力ＣＳＡツリーにより出力
されたハーフキャリと第１の演算ステップで第２のパイ
プライン・レジスタに保持されたハーフキャリの下位１
５ビットとを連結した値を対象としてキャリ伝播加算を
行う。
付き被乗数Ｘ，３２ビット長の符号付き乗数Ｙ，および
３２ビット長の加算値Ｚを入力しこれらの積和であるＸ
×Ｙ＋Ｚを結果Ｒとして出力する積和演算器において、
符号拡張器が加算値Ｚに対して１ビットの符号拡張を行
い、ビット分割器が符号拡張器の出力を下位１８ビット
と上位１５ビットとに分割し、第１のセレクタが第１の
演算ステップでは乗数Ｙの下位１６ビットを選択出力し
第２の演算ステップでは乗数Ｙの上位１７ビットを選択
出力し、第２のセレクタが第１の演算ステップでは第２
の定数を選択出力し第２の演算ステップでは第２のパイ
プライン・レジスタに保持されている値の上位３５ビッ
トを選択出力し、第３のセレクタが第１の演算ステップ
ではビット分割器の出力の下位１８ビットと第１の定数
とを連結した値を選択出力し第２の演算ステップではビ
ット分割器の出力の上位１５ビットと第１のパイプライ
ン・レジスタに保持されている値の上位３４ビットとを
連結した値を選択出力し、ブースのデコーダが第１のセ
レクタの出力を切出し開始位置を最上位ビットから２ビ
ットずつ下位ビットに移動しながら３ビット単位で切り
出した値を第８の部分積生成器，第７の部分積生成器，
第６の部分積生成器，第５の部分積生成器，第４の部分
積生成器，第３の部分積生成器，第２の部分積生成器，
および第１の部分積生成器に供給しこれらの値と被乗数
Ｘの値とから第８の部分積，第７の部分積，第６の部分
積，第５の部分積，第４の部分積，第３の部分積，第２
の部分積，および第１の部分積を生成し、１０入力ＣＳ
Ａツリーがブースのデコーダによって生成された第１の
部分積，第２の部分積，第３の部分積，第４の部分積，
第５の部分積，第６の部分積，第７の部分積，および第
８の部分積と第２のセレクタの出力と第３のセレクタの
出力と付加ビット情報群とを加算し、第１のパイプライ
ン・レジスタが第１の演算ステップにおける１０入力Ｃ
ＳＡツリーの出力のうちのハーフサムを保持し、第２の
パイプライン・レジスタが第１の演算ステップにおける
１０入力ＣＳＡツリーの出力のうちのハーフキャリを保
持し、キャリ伝播加算器が第２の演算ステップで１０入
力ＣＳＡツリーにより出力されたハーフサムと第１の演
算ステップで第１のパイプライン・レジスタに保持され
たハーフサムの下位１６ビットとを連結した値，および
第２の演算ステップで１０入力ＣＳＡツリーにより出力
されたハーフキャリと第１の演算ステップで第２のパイ
プライン・レジスタに保持されたハーフキャリの下位１
５ビットとを連結した値を対象としてキャリ伝播加算を
行う。
【００７０】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００７１】図１は、本発明の積和演算器の一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【００７２】本実施例の積和演算器は、３３ビット長の
符号付き被乗数Ｘ，３２ビット長の符号付き乗数Ｙ，お
よび３２ビット長の加算値Ｚを入力し、これらの積和で
あるＸ×Ｙ＋Ｚを結果Ｒとして出力する積和演算器であ
る。この積和演算器は、第１のセレクタ１と、第２セレ
クタ２と、第３のセレクタ３と、ブースのデコーダ４
と、ビット分割器５と、１０入力ＣＳＡツリー６と、第
１のパイプライン・レジスタ７と、第２のパイプライン
・レジスタ８と、キャリ伝播加算器９と、符号拡張器１
０とを含んで構成されている。
符号付き被乗数Ｘ，３２ビット長の符号付き乗数Ｙ，お
よび３２ビット長の加算値Ｚを入力し、これらの積和で
あるＸ×Ｙ＋Ｚを結果Ｒとして出力する積和演算器であ
る。この積和演算器は、第１のセレクタ１と、第２セレ
クタ２と、第３のセレクタ３と、ブースのデコーダ４
と、ビット分割器５と、１０入力ＣＳＡツリー６と、第
１のパイプライン・レジスタ７と、第２のパイプライン
・レジスタ８と、キャリ伝播加算器９と、符号拡張器１
０とを含んで構成されている。
【００７３】ブースのデコーダ４は、第１の部分積生成
器〜第８の部分積生成器を含んで構成されている。
器〜第８の部分積生成器を含んで構成されている。
【００７４】図２は、本実施例の積和演算器における第
１の演算ステップでの１０入力ＣＳＡツリー６の各入力
（ビット重みを表すためのビット開始位置およびビット
長を示したビット列）および各出力（ハーフサムおよび
ハーフキャリのビット列）の一覧を示す図である。
１の演算ステップでの１０入力ＣＳＡツリー６の各入力
（ビット重みを表すためのビット開始位置およびビット
長を示したビット列）および各出力（ハーフサムおよび
ハーフキャリのビット列）の一覧を示す図である。
【００７５】図３は、本実施例の積和演算器における第
２の演算ステップでの１０入力ＣＳＡツリー６の各入力
（ビット列）および各出力（ハーフサムおよびハーフキ
ャリのビット列）の一覧を示す図である。
２の演算ステップでの１０入力ＣＳＡツリー６の各入力
（ビット列）および各出力（ハーフサムおよびハーフキ
ャリのビット列）の一覧を示す図である。
【００７６】図５および図６は、先にも言及したが、本
実施例の積和演算器の動作を説明するための図（本発明
で採用されるブースのデコーダの考え方を説明するため
の図）である。
実施例の積和演算器の動作を説明するための図（本発明
で採用されるブースのデコーダの考え方を説明するため
の図）である。
【００７７】次に、図１とともに図２および図３を参照
して、このように構成された本実施例の積和演算器の動
作について説明する。
して、このように構成された本実施例の積和演算器の動
作について説明する。
【００７８】図１に示す本実施例の積和演算器は、ハー
ドウェア量を削減するために、部分積の生成および加算
を「第１の演算ステップ」と「第２の演算ステップ」と
の２回に分けて行う（この点は図７に示す従来の積和演
算器と同様である）。
ドウェア量を削減するために、部分積の生成および加算
を「第１の演算ステップ」と「第２の演算ステップ」と
の２回に分けて行う（この点は図７に示す従来の積和演
算器と同様である）。
【００７９】第１に、第１の演算ステップにおける演算
実行時の動作を説明する。
実行時の動作を説明する。
【００８０】本実施例の積和演算器は、第１の演算ステ
ップでは、被乗数Ｘと乗数Ｙの下位１６ビットとを乗算
し、さらに加算値Ｚの一部（下位１８ビット）を加算
し、途中演算結果を生成する。
ップでは、被乗数Ｘと乗数Ｙの下位１６ビットとを乗算
し、さらに加算値Ｚの一部（下位１８ビット）を加算
し、途中演算結果を生成する。
【００８１】符号拡張器１０は、加算値Ｚに対する１ビ
ットの符号拡張を行う。これにより、加算値Ｚは３３ビ
ット長になる。
ットの符号拡張を行う。これにより、加算値Ｚは３３ビ
ット長になる。
【００８２】ビット分割器５は、符号拡張器１０の出力
（符号拡張された加算値Ｚ）を下位１８ビットと上位１
５ビットとに分割する。
（符号拡張された加算値Ｚ）を下位１８ビットと上位１
５ビットとに分割する。
【００８３】第１のセレクタ１は、演算ステップ切替え
ビット（第１の演算ステップの演算を行うか第２の演算
ステップの演算を行うかを示す１ビット長の情報。この
場合には第１の演算ステップの演算を行う旨を示してい
る）を参照し、乗数Ｙの下位１６ビットを選択出力す
る。
ビット（第１の演算ステップの演算を行うか第２の演算
ステップの演算を行うかを示す１ビット長の情報。この
場合には第１の演算ステップの演算を行う旨を示してい
る）を参照し、乗数Ｙの下位１６ビットを選択出力す
る。
【００８４】また、第２のセレクタ２は、第１の演算ス
テップの演算を行う旨を示している演算ステップ切替え
ビットを参照し、第２の定数を選択出力する。ここで、
第２の定数とは、式（１３）における１・２32（ｊ＝０
の場合の１・２(32+2j) ）とｃn （１・２31）とを示す
数値をいう（図２参照）。
テップの演算を行う旨を示している演算ステップ切替え
ビットを参照し、第２の定数を選択出力する。ここで、
第２の定数とは、式（１３）における１・２32（ｊ＝０
の場合の１・２(32+2j) ）とｃn （１・２31）とを示す
数値をいう（図２参照）。
【００８５】さらに、第３のセレクタ３は、第１の演算
ステップの演算を行う旨を示している演算ステップ切替
えビットを参照し、ビット分割器５の出力の下位１８ビ
ット（ビット分割器５によって出力された「符号拡張さ
れた加算値Ｚの下位１８ビット」）と第１の定数とを連
結した値を選択出力する。ここで、第１の定数とは、式
（１３）におけるｃz （１・２31）とｃ15・２30（ｊ＝
１５の場合のｃj ・２2j）とｃ7 ・２14（ｊ＝７の場合
のｃj ・２2j）とを示す数値をいう（図２参照）。
ステップの演算を行う旨を示している演算ステップ切替
えビットを参照し、ビット分割器５の出力の下位１８ビ
ット（ビット分割器５によって出力された「符号拡張さ
れた加算値Ｚの下位１８ビット」）と第１の定数とを連
結した値を選択出力する。ここで、第１の定数とは、式
（１３）におけるｃz （１・２31）とｃ15・２30（ｊ＝
１５の場合のｃj ・２2j）とｃ7 ・２14（ｊ＝７の場合
のｃj ・２2j）とを示す数値をいう（図２参照）。
【００８６】ブースのデコーダ４は、被乗数Ｘと第１の
セレクタ１の出力とを入力し、第１のセレクタ１の出力
を切出し開始位置を最上位ビットから２ビットずつ下位
ビットに移動しながら３ビット単位で切り出した値を第
８の部分積生成器，第７の部分積生成器，第６の部分積
生成器，第５の部分積生成器，第４の部分積生成器，第
３の部分積生成器，第２の部分積生成器，および第１の
部分積生成器に供給し、これらの値と被乗数Ｘの値とか
ら第８の部分積生成器〜第１の部分積生成器により第８
の部分積〜第１の部分積（被乗数Ｘと乗数Ｙの下位１６
ビットとを乗算したときの８個の部分積Ｐ7 〜Ｐ0 ）を
生成する。
セレクタ１の出力とを入力し、第１のセレクタ１の出力
を切出し開始位置を最上位ビットから２ビットずつ下位
ビットに移動しながら３ビット単位で切り出した値を第
８の部分積生成器，第７の部分積生成器，第６の部分積
生成器，第５の部分積生成器，第４の部分積生成器，第
３の部分積生成器，第２の部分積生成器，および第１の
部分積生成器に供給し、これらの値と被乗数Ｘの値とか
ら第８の部分積生成器〜第１の部分積生成器により第８
の部分積〜第１の部分積（被乗数Ｘと乗数Ｙの下位１６
ビットとを乗算したときの８個の部分積Ｐ7 〜Ｐ0 ）を
生成する。
【００８７】各部分積は、図５に示すように被乗数Ｘを
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、図７に示す従来の積
和演算器と同様に、部分積Ｐ0 〜Ｐ7 には式（１３）に
おける１・２(32+2j) （ｊ＝１〜８）を示すビットが付
加され、部分積Ｐ1 〜Ｐ7 には式（１３）におけるｃj
・２2j（ｊ＝０〜６）を示すビットが付加される（図２
参照。先に述べたように、各部分積に付加されるビット
によって表される情報を「付加ビット情報」と呼ぶ）。
ここで、ｃj の値は、Ｙj の値に基づいて、図６に示す
ように決定される。
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、図７に示す従来の積
和演算器と同様に、部分積Ｐ0 〜Ｐ7 には式（１３）に
おける１・２(32+2j) （ｊ＝１〜８）を示すビットが付
加され、部分積Ｐ1 〜Ｐ7 には式（１３）におけるｃj
・２2j（ｊ＝０〜６）を示すビットが付加される（図２
参照。先に述べたように、各部分積に付加されるビット
によって表される情報を「付加ビット情報」と呼ぶ）。
ここで、ｃj の値は、Ｙj の値に基づいて、図６に示す
ように決定される。
【００８８】１０入力ＣＳＡツリー６は、当該８個の部
分積（ブースのデコーダ４内の第１の部分積生成器〜第
８の部分積生成器によって生成される部分積。付加ビッ
ト情報を含む），第２のセレクタ２の出力，および第３
のセレクタ３の出力を第１入力〜第１０入力として入力
し、それらを加算し、その加算結果をハーフサムとハー
フキャリとの組として出力する。
分積（ブースのデコーダ４内の第１の部分積生成器〜第
８の部分積生成器によって生成される部分積。付加ビッ
ト情報を含む），第２のセレクタ２の出力，および第３
のセレクタ３の出力を第１入力〜第１０入力として入力
し、それらを加算し、その加算結果をハーフサムとハー
フキャリとの組として出力する。
【００８９】当該ハーフサムおよびハーフキャリは、第
１の演算ステップの演算結果として、それぞれ、第１の
パイプライン・レジスタ７および第２のパイプライン・
レジスタ８に保持される。
１の演算ステップの演算結果として、それぞれ、第１の
パイプライン・レジスタ７および第２のパイプライン・
レジスタ８に保持される。
【００９０】第２に、第２の演算ステップにおける演算
実行時の動作を説明する。
実行時の動作を説明する。
【００９１】本実施例の積和演算器は、第２の演算ステ
ップでは、被乗数Ｘと乗数Ｙの上位１７ビットとを乗算
し、さらに第１の演算ステップの演算結果および加算値
Ｚの一部（第１の演算ステップで加算しなかった上位１
５ビット）を加算し、最終的な積和演算の結果Ｒを生成
する。
ップでは、被乗数Ｘと乗数Ｙの上位１７ビットとを乗算
し、さらに第１の演算ステップの演算結果および加算値
Ｚの一部（第１の演算ステップで加算しなかった上位１
５ビット）を加算し、最終的な積和演算の結果Ｒを生成
する。
【００９２】なお、第１の演算ステップから第２の演算
ステップへの移行時には、演算ステップ切替えビットが
「第１の演算ステップを行う旨を示す情報」から「第２
の演算ステップを行う旨を示す情報」に切り替えられ
る。
ステップへの移行時には、演算ステップ切替えビットが
「第１の演算ステップを行う旨を示す情報」から「第２
の演算ステップを行う旨を示す情報」に切り替えられ
る。
【００９３】第１のセレクタ１は、第２の演算ステップ
の演算を行う旨を示している演算ステップ切替えビット
を参照し、乗数Ｙの上位１７ビットを選択出力する。
の演算を行う旨を示している演算ステップ切替えビット
を参照し、乗数Ｙの上位１７ビットを選択出力する。
【００９４】また、第２のセレクタ２は、第２の演算ス
テップの演算を行う旨を示している演算ステップ切替え
ビットを参照し、第２のパイプライン・レジスタ８に保
持されている値（第１の演算ステップの演算結果のうち
のハーフキャリ）の上位３５ビットを選択出力する。
テップの演算を行う旨を示している演算ステップ切替え
ビットを参照し、第２のパイプライン・レジスタ８に保
持されている値（第１の演算ステップの演算結果のうち
のハーフキャリ）の上位３５ビットを選択出力する。
【００９５】さらに、第３のセレクタ３は、第２の演算
ステップの演算を行う旨を示している演算ステップ切替
えビットを参照し、ビット分割器５の出力の上位１５ビ
ット（ビット分割器５によって出力された「符号拡張さ
れた加算値Ｚの上位１５ビット」）と第１のパイプライ
ン・レジスタ７に保持されている値（第１の演算ステッ
プの演算結果のうちのハーフサム）の上位３４ビットと
を連結した値を選択出力する。
ステップの演算を行う旨を示している演算ステップ切替
えビットを参照し、ビット分割器５の出力の上位１５ビ
ット（ビット分割器５によって出力された「符号拡張さ
れた加算値Ｚの上位１５ビット」）と第１のパイプライ
ン・レジスタ７に保持されている値（第１の演算ステッ
プの演算結果のうちのハーフサム）の上位３４ビットと
を連結した値を選択出力する。
【００９６】ブースのデコーダ４は、被乗数Ｘと第１の
セレクタ１の出力とを入力し、第１のセレクタ１の出力
を切出し開始位置を最上位ビットから２ビットずつ下位
ビットに移動しながら３ビット単位で切り出した値を第
８の部分積生成器，第７の部分積生成器，第６の部分積
生成器，第５の部分積生成器，第４の部分積生成器，第
３の部分積生成器，第２の部分積生成器，および第１の
部分積生成器に供給し、これらの値と被乗数Ｘの値とか
ら第８の部分積生成器〜第１の部分積生成器により第８
の部分積〜第１の部分積（被乗数Ｘと乗数Ｙの上位１７
ビットとを乗算したときの８個の部分積Ｐ15〜Ｐ8 ）を
生成する。
セレクタ１の出力とを入力し、第１のセレクタ１の出力
を切出し開始位置を最上位ビットから２ビットずつ下位
ビットに移動しながら３ビット単位で切り出した値を第
８の部分積生成器，第７の部分積生成器，第６の部分積
生成器，第５の部分積生成器，第４の部分積生成器，第
３の部分積生成器，第２の部分積生成器，および第１の
部分積生成器に供給し、これらの値と被乗数Ｘの値とか
ら第８の部分積生成器〜第１の部分積生成器により第８
の部分積〜第１の部分積（被乗数Ｘと乗数Ｙの上位１７
ビットとを乗算したときの８個の部分積Ｐ15〜Ｐ8 ）を
生成する。
【００９７】各部分積は、図５に示すように被乗数Ｘを
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、図７に示す従来の積
和演算器と同様に、部分積Ｐ8 〜Ｐ14には式（１３）に
おける１・２(32+2j) （ｊ＝９〜１５）を示すビットが
付加され、部分積Ｐ9 〜Ｐ15には式（１３）におけるｃ
j ・２2j（ｊ＝８〜１４）を示すビットが付加される
（図３参照）。
−２，−１，０，１，または２倍した値となり、図６に
示すようにして生成される。なお、図７に示す従来の積
和演算器と同様に、部分積Ｐ8 〜Ｐ14には式（１３）に
おける１・２(32+2j) （ｊ＝９〜１５）を示すビットが
付加され、部分積Ｐ9 〜Ｐ15には式（１３）におけるｃ
j ・２2j（ｊ＝８〜１４）を示すビットが付加される
（図３参照）。
【００９８】１０入力ＣＳＡツリー６は、当該８個の部
分積（ブースのデコーダ４内の第１の部分積生成器〜第
８の部分積生成器によって生成される部分積。付加ビッ
ト情報を含む），第２のセレクタ２の出力，および第３
のセレクタ３の出力を第１入力〜第１０入力として入力
し、それらを加算し、その加算結果をハーフサムとハー
フキャリとの組として出力する。
分積（ブースのデコーダ４内の第１の部分積生成器〜第
８の部分積生成器によって生成される部分積。付加ビッ
ト情報を含む），第２のセレクタ２の出力，および第３
のセレクタ３の出力を第１入力〜第１０入力として入力
し、それらを加算し、その加算結果をハーフサムとハー
フキャリとの組として出力する。
【００９９】キャリ伝播加算器９は、以下のの値およ
びの値を加算し、単一の結果Ｒ（当該積和演算の結果
Ｒ）を得て出力する（以下のの値およびの値を対象
としてキャリ伝播加算を行う）。 ４９ビット長のハーフサム（第２の演算ステップで
求められたハーフサム）と、第１の演算ステップで求め
られたハーフサムの下位１６ビット（第１のパイプライ
ン・レジスタ７に保持されている値の下位１６ビット）
とを連結した値（図２および図３参照） ４８ビット長のハーフキャリ（第２の演算ステップ
で求められたハーフキャリ）と、第１の演算ステップで
求められたハーフキャリの下位１５ビット（第２のパイ
プライン・レジスタ８に保持されている値の下位１５ビ
ット）とを連結した値（図２および図３参照）
びの値を加算し、単一の結果Ｒ（当該積和演算の結果
Ｒ）を得て出力する（以下のの値およびの値を対象
としてキャリ伝播加算を行う）。 ４９ビット長のハーフサム（第２の演算ステップで
求められたハーフサム）と、第１の演算ステップで求め
られたハーフサムの下位１６ビット（第１のパイプライ
ン・レジスタ７に保持されている値の下位１６ビット）
とを連結した値（図２および図３参照） ４８ビット長のハーフキャリ（第２の演算ステップ
で求められたハーフキャリ）と、第１の演算ステップで
求められたハーフキャリの下位１５ビット（第２のパイ
プライン・レジスタ８に保持されている値の下位１５ビ
ット）とを連結した値（図２および図３参照）
【０１００】図７に示した従来の積和演算器では、加算
値Ｚが符号拡張された値を加算するために、ＣＳＡツリ
ー（１１入力ＣＳＡツリー１０６）に専用の入力が設け
られていた。これに対して、図１に示す本実施例の積和
演算器では、加算値Ｚが符号拡張された値が次の〜
に示すような手順でＣＳＡツリー（１０入力ＣＳＡツリ
ー６）に与えられる。 加算値Ｚが符号拡張された値が、他の入力値（式
（１３）における各項目に対応する入力値）とビット重
みが重ならないようにビット分割器５で分割される。 ビット分割器５の出力の２つの値が、他の入力値と
連結される。 第１の演算ステップと第２の演算ステップとの２回
に分けて、で分割されで他の入力値と連結された
「加算値Ｚが符号拡張された値」が、ＣＳＡツリー（１
０入力ＣＳＡツリー６）に与えられる。
値Ｚが符号拡張された値を加算するために、ＣＳＡツリ
ー（１１入力ＣＳＡツリー１０６）に専用の入力が設け
られていた。これに対して、図１に示す本実施例の積和
演算器では、加算値Ｚが符号拡張された値が次の〜
に示すような手順でＣＳＡツリー（１０入力ＣＳＡツリ
ー６）に与えられる。 加算値Ｚが符号拡張された値が、他の入力値（式
（１３）における各項目に対応する入力値）とビット重
みが重ならないようにビット分割器５で分割される。 ビット分割器５の出力の２つの値が、他の入力値と
連結される。 第１の演算ステップと第２の演算ステップとの２回
に分けて、で分割されで他の入力値と連結された
「加算値Ｚが符号拡張された値」が、ＣＳＡツリー（１
０入力ＣＳＡツリー６）に与えられる。
【０１０１】このため、従来１１個必要であったＣＳＡ
ツリーの入力数を１０個に減らすことができ、ＣＳＡツ
リーにおけるハードウェアの簡素化および演算の遅延の
短縮（動作の高速化）を達成することが可能となる。
ツリーの入力数を１０個に減らすことができ、ＣＳＡツ
リーにおけるハードウェアの簡素化および演算の遅延の
短縮（動作の高速化）を達成することが可能となる。
【０１０２】なお、図２および図３を参照すると、式
（１３）中の各項目は、必ず、図２または図３中の各入
力のビット列に含まれている。したがって、第１の演算
ステップおよび第２の演算ステップのいずれかで、式
（１３）中の各項目の値は１０入力ＣＳＡツリー６によ
り入力され加算されている。
（１３）中の各項目は、必ず、図２または図３中の各入
力のビット列に含まれている。したがって、第１の演算
ステップおよび第２の演算ステップのいずれかで、式
（１３）中の各項目の値は１０入力ＣＳＡツリー６によ
り入力され加算されている。
【０１０３】ここで、式（１３）中に現れる１・２
(32+2j) （ｊ＝０〜１６）とｃj ・２2j（ｊ＝０〜１
５）とｃz とｃn とをどの入力として１０入力ＣＳＡツ
リー６に与えるかという態様は、図２および図３に示す
態様に限られない。図２および図３に示す位置と同じビ
ット重みの位置に上述の値（１・２(32+2j) （ｊ＝０〜
１６），ｃj ・２2j（ｊ＝０〜１５），ｃz ，およびｃ
n ）を示すビットを入力するのであれば、図２および図
３に示す態様以外の態様も許容される。したがって、第
１の定数および第２の定数の値も、本実施例における値
に限られるものではない。
(32+2j) （ｊ＝０〜１６）とｃj ・２2j（ｊ＝０〜１
５）とｃz とｃn とをどの入力として１０入力ＣＳＡツ
リー６に与えるかという態様は、図２および図３に示す
態様に限られない。図２および図３に示す位置と同じビ
ット重みの位置に上述の値（１・２(32+2j) （ｊ＝０〜
１６），ｃj ・２2j（ｊ＝０〜１５），ｃz ，およびｃ
n ）を示すビットを入力するのであれば、図２および図
３に示す態様以外の態様も許容される。したがって、第
１の定数および第２の定数の値も、本実施例における値
に限られるものではない。
【０１０４】また、本実施例では部分積Ｐ0 〜Ｐ15に対
する付加ビット情報がブースのデコーダ４側で付加され
るものとしたが、１０入力ＣＳＡツリー６側でこれらの
付加ビット情報を付加することも可能である。
する付加ビット情報がブースのデコーダ４側で付加され
るものとしたが、１０入力ＣＳＡツリー６側でこれらの
付加ビット情報を付加することも可能である。
【０１０５】なお、第１演算ステップの演算と第２演算
ステップの演算とのいずれを行っているかを示す情報を
第１のセレクタ１，第２のセレクタ２および第３のセレ
クタ３に指示する手法は、本実施例のように「演算ステ
ップ切替えビットによって指示する手法」に限られるも
のではない。
ステップの演算とのいずれを行っているかを示す情報を
第１のセレクタ１，第２のセレクタ２および第３のセレ
クタ３に指示する手法は、本実施例のように「演算ステ
ップ切替えビットによって指示する手法」に限られるも
のではない。
【０１０６】
【発明の効果】以上説明したように本発明は、加算値Ｚ
が符号拡張された値を他の入力値とビット重みが重なら
ないように分割して他の入力値と連結し、当該分割・連
結によって生成された値を第１の演算ステップと第２の
演算ステップとの２回に分けてＣＳＡツリーに与えるこ
とにより、従来は１１個必要であったＣＳＡツリーの入
力数を１０個に削減することができ（ＣＳＡツリーのハ
ードウェア量を削減することができ）、従来の積和演算
器（固定小数点積和演算器）よりもハードウェア量を減
らすことができ、従来の積和演算器よりも動作を高速化
できる（演算の遅延を短縮できる）積和演算器を実現す
ることが可能になるという効果を有する。
が符号拡張された値を他の入力値とビット重みが重なら
ないように分割して他の入力値と連結し、当該分割・連
結によって生成された値を第１の演算ステップと第２の
演算ステップとの２回に分けてＣＳＡツリーに与えるこ
とにより、従来は１１個必要であったＣＳＡツリーの入
力数を１０個に削減することができ（ＣＳＡツリーのハ
ードウェア量を削減することができ）、従来の積和演算
器（固定小数点積和演算器）よりもハードウェア量を減
らすことができ、従来の積和演算器よりも動作を高速化
できる（演算の遅延を短縮できる）積和演算器を実現す
ることが可能になるという効果を有する。
【図１】本発明の積和演算器の一実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す積和演算器における第１の演算ステ
ップでの図１中の１０入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
ップでの図１中の１０入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
【図３】図１に示す積和演算器における第２の演算ステ
ップでの図１中の１０入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
ップでの図１中の１０入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
【図４】本発明で対象とする積和演算の態様を示す図で
ある。
ある。
【図５】本発明で採用されるブースのデコーダの考え方
を説明し、図１および図７に示す積和演算器の動作を説
明するための図である。
を説明し、図１および図７に示す積和演算器の動作を説
明するための図である。
【図６】本発明で採用されるブースのデコーダの考え方
を説明し、図１および図７に示す積和演算器の動作を説
明するための図である。
を説明し、図１および図７に示す積和演算器の動作を説
明するための図である。
【図７】従来の積和演算器の一例の構成を示すブロック
図である。
図である。
【図８】図７に示す積和演算器における第１の演算ステ
ップでの図７中の１１入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
ップでの図７中の１１入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
【図９】図７に示す積和演算器における第２の演算ステ
ップでの図７中の１１入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
ップでの図７中の１１入力ＣＳＡツリーの各入力および
各出力の一覧を示す図である。
１ 第１のセレクタ ２ 第２のセレクタ ３ 第３のセレクタ ４ ブースのデコーダ ５ ビット分割器 ６ １０入力ＣＳＡツリー ７ 第１のパイプライン・レジスタ ８ 第２のパイプライン・レジスタ ９ キャリ伝播加算器 １０ 符号拡張器 Ｒ 結果 Ｘ 被乗数 Ｙ 乗数 Ｚ 加算値
Claims (3)
- 【請求項１】 ３３ビット長の符号付き被乗数Ｘ，３２
ビット長の符号付き乗数Ｙ，および３２ビット長の加算
値Ｚを入力し、これらの積和であるＸ×Ｙ＋Ｚを結果Ｒ
として出力する積和演算器において、 加算値Ｚに対して１ビットの符号拡張を行う符号拡張器
と、 前記符号拡張器の出力を下位１８ビットと上位１５ビッ
トとに分割するビット分割器と、 第１の演算ステップでは乗数Ｙの下位１６ビットを選択
出力し、第２の演算ステップでは乗数Ｙの上位１７ビッ
トを選択出力する第１のセレクタと、 第１の演算ステップでは第２の定数を選択出力し、第２
の演算ステップでは第２のパイプライン・レジスタに保
持されている値の上位３５ビットを選択出力する第２の
セレクタと、 第１の演算ステップでは前記ビット分割器の出力の下位
１８ビットと第１の定数とを連結した値を選択出力し、
第２の演算ステップでは前記ビット分割器の出力の上位
１５ビットと第１のパイプライン・レジスタに保持され
ている値の上位３４ビットとを連結した値を選択出力す
る第３のセレクタと、 前記第１のセレクタの出力を切出し開始位置を最上位ビ
ットから２ビットずつ下位ビットに移動しながら３ビッ
ト単位で切り出した値を第８の部分積生成器，第７の部
分積生成器，第６の部分積生成器，第５の部分積生成
器，第４の部分積生成器，第３の部分積生成器，第２の
部分積生成器，および第１の部分積生成器に供給し、こ
れらの値と被乗数Ｘの値とから第８の部分積，第７の部
分積，第６の部分積，第５の部分積，第４の部分積，第
３の部分積，第２の部分積，および第１の部分積を生成
するブースのデコーダと、 前記ブースのデコーダによって生成された第１の部分
積，第２の部分積，第３の部分積，第４の部分積，第５
の部分積，第６の部分積，第７の部分積，および第８の
部分積と前記第２のセレクタの出力と前記第３のセレク
タの出力と付加ビット情報群とを加算する１０入力ＣＳ
Ａツリーと、 第１の演算ステップにおける前記１０入力ＣＳＡツリー
の出力のうちのハーフサムを保持する前記第１のパイプ
ライン・レジスタと、 第１の演算ステップにおける前記１０入力ＣＳＡツリー
の出力のうちのハーフキャリを保持する前記第２のパイ
プライン・レジスタと、 第２の演算ステップで前記１０入力ＣＳＡツリーにより
出力されたハーフサムと第１の演算ステップで前記第１
のパイプライン・レジスタに保持されたハーフサムの下
位１６ビットとを連結した値，および第２の演算ステッ
プで前記１０入力ＣＳＡツリーにより出力されたハーフ
キャリと第１の演算ステップで前記第２のパイプライン
・レジスタに保持されたハーフキャリの下位１５ビット
とを連結した値を対象としてキャリ伝播加算を行うキャ
リ伝播加算器とを有することを特徴とする積和演算器。 - 【請求項２】 第１の演算ステップの演算を行うか第２
の演算ステップの演算を行うかを示す演算ステップ切替
えビットを第１のセレクタ，第２のセレクタおよび第３
のセレクタに与えることを特徴とする請求項１記載の積
和演算器。 - 【請求項３】 第１の定数が「ｃz とｃ15・２30とｃ7
・２14とを示す数値」であり、 第２の定数が「１・２32とｃn とを示す数値」であり、 第１の演算ステップで、部分積Ｐ0 ，Ｐ1 ，Ｐ2 ，
Ｐ3 ，Ｐ4 ，Ｐ5 ，Ｐ6 ，およびＰ7 に１・２(32+2j)
（ｊ＝１，２，３，４，５，６，７，および８）を示す
ビットを付加し、部分積Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ，
Ｐ5 ，Ｐ6 ，およびＰ7にｃj ・２2j（ｊ＝０，１，
２，３，４，５，および６）を示すビットを付加し、 第２の演算ステップで、部分積Ｐ8 ，Ｐ9 ，Ｐ10，
Ｐ11，Ｐ12，Ｐ13，および〜Ｐ14に１・２(32+2j) （ｊ
＝９，１０，１１，１２，１３，１４，および１５）を
示すビットを付加し、部分積Ｐ9 ，Ｐ10，Ｐ11，Ｐ12，
Ｐ13，Ｐ14，およびＰ15にｃj ・２2j（ｊ＝８，９，１
０，１１，１２，１３，および１４）を示すビットを付
加することを特徴とする請求項１または請求項２記載の
積和演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153915A JP2765516B2 (ja) | 1995-05-29 | 1995-05-29 | 積和演算器 |
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|---|---|---|---|---|
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| KR20020082919A (ko) * | 2001-04-24 | 2002-11-01 | 엘지전자 주식회사 | 암호화 코드의 저장 방법 |
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-
1995
- 1995-05-29 JP JP7153915A patent/JP2765516B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0890899A2 (en) * | 1997-07-09 | 1999-01-13 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and apparatus |
| EP0890899A3 (en) * | 1997-07-09 | 2000-01-05 | Matsushita Electric Industrial Co., Ltd. | Multiplication method and apparatus |
| US6233597B1 (en) | 1997-07-09 | 2001-05-15 | Matsushita Electric Industrial Co., Ltd. | Computing apparatus for double-precision multiplication |
| KR20020082919A (ko) * | 2001-04-24 | 2002-11-01 | 엘지전자 주식회사 | 암호화 코드의 저장 방법 |
| US8352533B2 (en) | 2008-04-25 | 2013-01-08 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit in in a carry computation network having a logic blocks which are dynamically reconfigurable |
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