JPH0883264A - １次元シストリックアレイ型演算器とそれを用いたｄｃｔ／ｉｄｃｔ演算装置 - Google Patents
１次元シストリックアレイ型演算器とそれを用いたｄｃｔ／ｉｄｃｔ演算装置Info
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- JPH0883264A JPH0883264A JP6242385A JP24238594A JPH0883264A JP H0883264 A JPH0883264 A JP H0883264A JP 6242385 A JP6242385 A JP 6242385A JP 24238594 A JP24238594 A JP 24238594A JP H0883264 A JPH0883264 A JP H0883264A
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Abstract
(57)【要約】
【目的】 演算器の並び構造を規則的にし、レイウア
トを容易にする。 【構成】 乗数と被乗数を入力して桁上げ信号と和信
号を出す乗算器１０、その乗算器１０の両出力信号と前
段からの桁上げ信号と和信号とを加算して桁上げ信号と
和信号を出す加算器１１、その加算器１１の両出力信号
を１サイクルの間保持するレジスタ１２からなる演算器
６〜９を、１次元のアレイ状に接続して、終段の演算器
９の両出力を加算する。
トを容易にする。 【構成】 乗数と被乗数を入力して桁上げ信号と和信
号を出す乗算器１０、その乗算器１０の両出力信号と前
段からの桁上げ信号と和信号とを加算して桁上げ信号と
和信号を出す加算器１１、その加算器１１の両出力信号
を１サイクルの間保持するレジスタ１２からなる演算器
６〜９を、１次元のアレイ状に接続して、終段の演算器
９の両出力を加算する。
Description
【０００１】
【産業上の利用分野】本発明は、１次元シストリックア
レイ型演算器、それを用いたＤＣＴ（Discrete Cosine
Transform ）演算装置、およびその逆変換を行なうＩＤ
ＣＴ（Inverse Discrete Cosine Transform ）演算装置
に関するものである。
レイ型演算器、それを用いたＤＣＴ（Discrete Cosine
Transform ）演算装置、およびその逆変換を行なうＩＤ
ＣＴ（Inverse Discrete Cosine Transform ）演算装置
に関するものである。
【０００２】
【従来の技術】高速演算アルゴリズムを用いた８点ＤＣ
Ｔと８点ＩＤＣＴの式をそれぞれ図６と図７に示す。こ
こで、Ｘi （ｉ＝０、１、２、・・・、７）は原信号、
Ｙj （ｊ＝０、１、２、・・・、７）はＤＣＴ係数、ａ
0 0〜ａ3 3、ｂ0 0〜ｂ3 3はＤＣＴ用の係数、ｃ0 0〜ｃ3 3、
ｄ0 0〜ｄ3 3はＩＤＣＴ用の係数である。
Ｔと８点ＩＤＣＴの式をそれぞれ図６と図７に示す。こ
こで、Ｘi （ｉ＝０、１、２、・・・、７）は原信号、
Ｙj （ｊ＝０、１、２、・・・、７）はＤＣＴ係数、ａ
0 0〜ａ3 3、ｂ0 0〜ｂ3 3はＤＣＴ用の係数、ｃ0 0〜ｃ3 3、
ｄ0 0〜ｄ3 3はＩＤＣＴ用の係数である。
【０００３】図８は図６、図７に示した演算を実行する
装置の従来例のブロック図である。この図８に示す装置
において、ＤＣＴ係数Ｙ0 を計算する場合を例として説
明する。図８に示した装置は、４個の乗算器１により４
個の信号Ｘ0 ＋Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ3 ＋
Ｘ4 と４個の係数ａ0 0、ａ0 1、ａ0 2、ａ0 3を同時に乗算
して計８個の桁上げ信号と和信号を出力し、その結果を
レジスタ２でラッチして１サイクル遅延させ後、Wallac
e トリー形桁上げ保存加算器３で加算し、桁上げ信号と
和信号とを出力する。その結果をレジスタ４でラッチし
て１サイクル遅延させた後、２入力１出力加算器５で加
算し、ＤＣＴ係数Ｙ0 を得る。
装置の従来例のブロック図である。この図８に示す装置
において、ＤＣＴ係数Ｙ0 を計算する場合を例として説
明する。図８に示した装置は、４個の乗算器１により４
個の信号Ｘ0 ＋Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ3 ＋
Ｘ4 と４個の係数ａ0 0、ａ0 1、ａ0 2、ａ0 3を同時に乗算
して計８個の桁上げ信号と和信号を出力し、その結果を
レジスタ２でラッチして１サイクル遅延させ後、Wallac
e トリー形桁上げ保存加算器３で加算し、桁上げ信号と
和信号とを出力する。その結果をレジスタ４でラッチし
て１サイクル遅延させた後、２入力１出力加算器５で加
算し、ＤＣＴ係数Ｙ0 を得る。
【０００４】すなわち、図８に示した装置は、４個の信
号と４個の係数を同時に乗算する積和演算器であり、図
示したように、ＤＣＴを実行するときは１個のＤＣＴ係
数を計算するのに必要な４個の原信号と４個のＤＣＴ用
係数が同時に入力される。また、同様にＩＤＣＴを実行
するときは、Ｘ0 ＋Ｘ7 やＸ0 −Ｘ7 を計算するのに必
要な４個のＤＣＴ係数と４個のＩＤＣＴ用係数が同時に
入力される。なお、図８中で破線の矢印は桁上げ信号、
実線の矢印は和信号の経路を示す。以下の説明する図に
おいても同じである。
号と４個の係数を同時に乗算する積和演算器であり、図
示したように、ＤＣＴを実行するときは１個のＤＣＴ係
数を計算するのに必要な４個の原信号と４個のＤＣＴ用
係数が同時に入力される。また、同様にＩＤＣＴを実行
するときは、Ｘ0 ＋Ｘ7 やＸ0 −Ｘ7 を計算するのに必
要な４個のＤＣＴ係数と４個のＩＤＣＴ用係数が同時に
入力される。なお、図８中で破線の矢印は桁上げ信号、
実線の矢印は和信号の経路を示す。以下の説明する図に
おいても同じである。
【０００５】上記したＤＣＴ／ＩＤＣＴ演算装置に関す
る技術については、たとえば、P.A.Ruetz, P.Tong, D.B
ailey, D.A.Luthi, P.H.Ang, "A High-Performance Ful
l-Motion Video Compression Chip Set", IEEE Trans.C
ircuits Syst.for Video Technol., vol.2, no.2, pp.1
11-122, June 1992.に記載されている。
る技術については、たとえば、P.A.Ruetz, P.Tong, D.B
ailey, D.A.Luthi, P.H.Ang, "A High-Performance Ful
l-Motion Video Compression Chip Set", IEEE Trans.C
ircuits Syst.for Video Technol., vol.2, no.2, pp.1
11-122, June 1992.に記載されている。
【０００６】
【発明が解決しようとする課題】ところが、この図８に
示す従来の装置においては、４個の乗算器１の出力の加
算にWallace トリー形桁上げ保存加算器３を用いるた
め、構造が複雑となるという問題がある。このため、図
８に示した装置をＬＳＩに集積する場合、レイアウトが
困難となり、面積が増加し易い。
示す従来の装置においては、４個の乗算器１の出力の加
算にWallace トリー形桁上げ保存加算器３を用いるた
め、構造が複雑となるという問題がある。このため、図
８に示した装置をＬＳＩに集積する場合、レイアウトが
困難となり、面積が増加し易い。
【０００７】本発明は上記した問題点に鑑みてなされた
ものであって、その目的は、演算器間の構造を規則的に
し、レイアウトを容易に行なえるようにすることであ
る。
ものであって、その目的は、演算器間の構造を規則的に
し、レイアウトを容易に行なえるようにすることであ
る。
【０００８】
【課題を解決するための手段】第１の発明は、同一の演
算機能を有する複数の演算手段を１次元のアレイ状に接
続した１次元シストリックアレイ型演算器において、上
記各演算手段が、乗数と被乗数に対して桁上げ保存形の
乗算を行なう機能と、該乗算結果である桁上げ信号と和
信号と前段の演算手段から入力される桁上げ信号と和信
号との４つの信号に対して桁上げ保存形の加算を行なう
機能と、該加算結果である桁上げ信号と和信号を１サイ
クルの間保持して遅延させ次段に出力させる機能とを有
するよう構成した。
算機能を有する複数の演算手段を１次元のアレイ状に接
続した１次元シストリックアレイ型演算器において、上
記各演算手段が、乗数と被乗数に対して桁上げ保存形の
乗算を行なう機能と、該乗算結果である桁上げ信号と和
信号と前段の演算手段から入力される桁上げ信号と和信
号との４つの信号に対して桁上げ保存形の加算を行なう
機能と、該加算結果である桁上げ信号と和信号を１サイ
クルの間保持して遅延させ次段に出力させる機能とを有
するよう構成した。
【０００９】第２の発明は、ｎ点ＤＣＴ演算を行なう装
置（ｎは２のべき乗）において、ｎ点ＤＣＴ演算の対象
となるｎ個の原信号Ｘ0 、Ｘ1 、Ｘ2 、・・・・、Ｘn-
2 、Ｘn- 1 からＸ0 ＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ1 ＋Ｘ
n- 2 、Ｘ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn- 3 、・
・・・・、Ｘn/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘn/ 2 を計算
する手段と、前記手段により計算された結果をＸ0 ＋Ｘ
n- 1 とＸ0 −Ｘn- 1 、Ｘ1 ＋Ｘn- 2 とＸ1 −Ｘn- 2 、Ｘ
2 ＋Ｘn- 3 とＸ2 −Ｘn- 3 、・・・・・、Ｘn/ 2- 1 ＋Ｘ
n/ 2 とＸn/2- 1 −Ｘn/ 2 の２個１組にして記憶する手段
と、該記憶された各組から並列に片方を読み出し、前記
第１の発明の１次元シストリックアレイ型演算器に送る
手段と、ＤＣＴ演算用の係数を前記第１の発明の１次元
シストリックアレイ型演算器に与える手段とを有するよ
う構成した。
置（ｎは２のべき乗）において、ｎ点ＤＣＴ演算の対象
となるｎ個の原信号Ｘ0 、Ｘ1 、Ｘ2 、・・・・、Ｘn-
2 、Ｘn- 1 からＸ0 ＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ1 ＋Ｘ
n- 2 、Ｘ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn- 3 、・
・・・・、Ｘn/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘn/ 2 を計算
する手段と、前記手段により計算された結果をＸ0 ＋Ｘ
n- 1 とＸ0 −Ｘn- 1 、Ｘ1 ＋Ｘn- 2 とＸ1 −Ｘn- 2 、Ｘ
2 ＋Ｘn- 3 とＸ2 −Ｘn- 3 、・・・・・、Ｘn/ 2- 1 ＋Ｘ
n/ 2 とＸn/2- 1 −Ｘn/ 2 の２個１組にして記憶する手段
と、該記憶された各組から並列に片方を読み出し、前記
第１の発明の１次元シストリックアレイ型演算器に送る
手段と、ＤＣＴ演算用の係数を前記第１の発明の１次元
シストリックアレイ型演算器に与える手段とを有するよ
う構成した。
【００１０】第３の発明は、ｎ点ＩＤＣＴ演算を行なう
装置（ｎは２のべき乗）において、ｎ点ＩＤＣＴ演算の
対象となるｎ個のＤＣＴ係数Ｙ0 、Ｙ1 、Ｙ3 、・・・
・、Ｙn- 2 、Ｙn- 1 をＹ0 とＹ1 、Ｙ2 とＹ3 、Ｙ4 と
Ｙ5 、・・・・、Ｙn- 2 とＹn- 1 の２個１組にして記憶
する手段と、該記憶された各組から並列に片方を読み出
し、前記第１の発明の１次元シストリックアレイ型演算
器に送る手段と、ＩＤＣＴ演算用の係数を前記第１の発
明の１次元シストリックアレイ型演算器に与える手段
と、前記第１の発明の１次元シストリックアレイ型演算
器から出力される桁上げ信号と和信号を加算する手段
と、その結果得られるＸ0 ＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ
1 ＋Ｘn- 2 、Ｘ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn-
3 、・・・・・・・、Ｘn/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘ
n/ 2 から原信号Ｘ0 、Ｘn- 1 、Ｘ1 、Ｘn- 2 、Ｘ2 、Ｘ
n- 3 、・・・・・・、Ｘn/2- 1 、Ｘn/ 2 を計算する手段
とを有するよう構成した。
装置（ｎは２のべき乗）において、ｎ点ＩＤＣＴ演算の
対象となるｎ個のＤＣＴ係数Ｙ0 、Ｙ1 、Ｙ3 、・・・
・、Ｙn- 2 、Ｙn- 1 をＹ0 とＹ1 、Ｙ2 とＹ3 、Ｙ4 と
Ｙ5 、・・・・、Ｙn- 2 とＹn- 1 の２個１組にして記憶
する手段と、該記憶された各組から並列に片方を読み出
し、前記第１の発明の１次元シストリックアレイ型演算
器に送る手段と、ＩＤＣＴ演算用の係数を前記第１の発
明の１次元シストリックアレイ型演算器に与える手段
と、前記第１の発明の１次元シストリックアレイ型演算
器から出力される桁上げ信号と和信号を加算する手段
と、その結果得られるＸ0 ＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ
1 ＋Ｘn- 2 、Ｘ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn-
3 、・・・・・・・、Ｘn/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘ
n/ 2 から原信号Ｘ0 、Ｘn- 1 、Ｘ1 、Ｘn- 2 、Ｘ2 、Ｘ
n- 3 、・・・・・・、Ｘn/2- 1 、Ｘn/ 2 を計算する手段
とを有するよう構成した。
【００１１】
【作用】本発明によれば、乗算器から出力される桁上げ
信号と和信号を、１サイクルづつ遅延させながらパイプ
ラインで順次加算することができるため、演算器間の構
造が規則的になり、ＬＳＩに集積する場合、レイアウト
が容易となり、低面積化を図ることができる。
信号と和信号を、１サイクルづつ遅延させながらパイプ
ラインで順次加算することができるため、演算器間の構
造が規則的になり、ＬＳＩに集積する場合、レイアウト
が容易となり、低面積化を図ることができる。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は本発明の一実施例の１次元シストリックアレイ型演
算器の構成を示すブロック図である。この図１に示した
装置は、桁上げ保存形の乗算を行なう乗算器１０と、こ
の乗算器１０の出力である桁上げ信号と和信号と前段の
演算器から入力される桁上げ信号と和信号との４つの信
号に対して桁上げ保存形の加算を行なう加算器１１と、
この加算器１１の出力である桁上げ信号と和信号を１サ
イクルの間保持して遅延させ次段に出力するレジスタ１
２とを含む演算器６〜９を直列に接続し、終段の演算器
９の出力である桁上げ信号と和信号を２入力１出力の加
算器１３で加算し、最終結果を得る構造である。ただ
し、図１に示したように最初の演算器６においては前段
の演算器からの入力がないので、加算器１１は削除でき
る。
１は本発明の一実施例の１次元シストリックアレイ型演
算器の構成を示すブロック図である。この図１に示した
装置は、桁上げ保存形の乗算を行なう乗算器１０と、こ
の乗算器１０の出力である桁上げ信号と和信号と前段の
演算器から入力される桁上げ信号と和信号との４つの信
号に対して桁上げ保存形の加算を行なう加算器１１と、
この加算器１１の出力である桁上げ信号と和信号を１サ
イクルの間保持して遅延させ次段に出力するレジスタ１
２とを含む演算器６〜９を直列に接続し、終段の演算器
９の出力である桁上げ信号と和信号を２入力１出力の加
算器１３で加算し、最終結果を得る構造である。ただ
し、図１に示したように最初の演算器６においては前段
の演算器からの入力がないので、加算器１１は削除でき
る。
【００１３】次に、この図１に示す１次元シストリック
アレイ型演算器１４の動作をＤＣＴ係数Ｙ0 を計算する
場合を例として説明する。最初の演算器６における乗算
器１０で第１の信号Ｘ0 ＋Ｘ7 と第１の係数ａ0 0を乗算
して桁上げ信号と和信号を出力し、その結果をレジスタ
１２で１サイクル遅延させてから、２番目の演算器７に
送る。
アレイ型演算器１４の動作をＤＣＴ係数Ｙ0 を計算する
場合を例として説明する。最初の演算器６における乗算
器１０で第１の信号Ｘ0 ＋Ｘ7 と第１の係数ａ0 0を乗算
して桁上げ信号と和信号を出力し、その結果をレジスタ
１２で１サイクル遅延させてから、２番目の演算器７に
送る。
【００１４】この２番目の演算器７は、最初の演算器６
より１サイクル遅れて第２の信号Ｘ1 ＋Ｘ6 と第１の係
数ａ0 1を乗算器１０で乗算してその結果と最初の演算器
６の出力を加算器１１で加算し、桁上げ信号と和信号を
出力し、これをレジスタ１２で１サイクル遅延させてか
ら３番目の演算器８に送る。
より１サイクル遅れて第２の信号Ｘ1 ＋Ｘ6 と第１の係
数ａ0 1を乗算器１０で乗算してその結果と最初の演算器
６の出力を加算器１１で加算し、桁上げ信号と和信号を
出力し、これをレジスタ１２で１サイクル遅延させてか
ら３番目の演算器８に送る。
【００１５】この３番目の演算器８は、２番目の演算器
７より１サイクル遅れて第３の信号Ｘ2 ＋Ｘ5 と第１の
係数ａ0 2を乗算器１０で乗算してその結果と２番目の演
算器７の出力を加算器１１で加算し、桁上げ信号と和信
号を出力し、これをレジスタ１２で１サイクル遅延させ
てから４番目の演算器９に送る。
７より１サイクル遅れて第３の信号Ｘ2 ＋Ｘ5 と第１の
係数ａ0 2を乗算器１０で乗算してその結果と２番目の演
算器７の出力を加算器１１で加算し、桁上げ信号と和信
号を出力し、これをレジスタ１２で１サイクル遅延させ
てから４番目の演算器９に送る。
【００１６】４番目の演算器９も同様に動作し、桁上げ
信号と和信号を出力する。そして、この４番目の演算器
９の桁上げ信号と和信号を加算器１３で加算し、ＤＣＴ
係数Ｙ0 が得られる。
信号と和信号を出力する。そして、この４番目の演算器
９の桁上げ信号と和信号を加算器１３で加算し、ＤＣＴ
係数Ｙ0 が得られる。
【００１７】すなわち、本発明は１次元シストリックア
レイ構造のパイプライ積和演算器であり、図１に示した
ように、ＤＣＴを実行するときは、演算結果がパイプラ
インを流れていくのに合わせて１個のＤＣＴ係数を計算
するのに必要てな個の原信号と４個のＤＣＴ用係数が１
サイクルづつ遅延して入力される。
レイ構造のパイプライ積和演算器であり、図１に示した
ように、ＤＣＴを実行するときは、演算結果がパイプラ
インを流れていくのに合わせて１個のＤＣＴ係数を計算
するのに必要てな個の原信号と４個のＤＣＴ用係数が１
サイクルづつ遅延して入力される。
【００１８】また、同様にＩＤＣＴを実行するときは、
演算結果がパイプラインを流れていくのに合わせて、Ｘ
0 ＋Ｘ7 やＸ0 −Ｘ7 を計算するのに必要な４個のＤＣ
Ｔ係数と４個のＩＤＣＴ用係数が１サイクルづつ遅延し
て入力される。
演算結果がパイプラインを流れていくのに合わせて、Ｘ
0 ＋Ｘ7 やＸ0 −Ｘ7 を計算するのに必要な４個のＤＣ
Ｔ係数と４個のＩＤＣＴ用係数が１サイクルづつ遅延し
て入力される。
【００１９】図２は図１に示した１次元シストリックア
レイ型演算器１４に原信号とＤＣＴ用係数を与える機能
を付加したＤＣＴ演算装置の構成を示すブロック図であ
る。１５〜１７はレジスタ、１８は加減算器、１９〜３
１はレジスタ、３２は記憶装置、３３はレジスタ、３４
〜３７はセレクタ、３８はレジスタである。
レイ型演算器１４に原信号とＤＣＴ用係数を与える機能
を付加したＤＣＴ演算装置の構成を示すブロック図であ
る。１５〜１７はレジスタ、１８は加減算器、１９〜３
１はレジスタ、３２は記憶装置、３３はレジスタ、３４
〜３７はセレクタ、３８はレジスタである。
【００２０】また、図３は図２に示したＤＣＴ演算装置
において原信号とＤＣＴ用係数が転送され、乗算器１０
に与えられる様子を示す図である。この図３において、
上側に表した数字（１〜１４）はサイクルの順番を示
し、左横の数字（１９〜２３）、（２７〜３１）、（２
４〜２６）は図２のレジスタ１９〜３１の出力を、（６
〜９）は図１の演算器６〜９のそれぞれの図２に適用し
たときの乗算器１０の出力を示す。
において原信号とＤＣＴ用係数が転送され、乗算器１０
に与えられる様子を示す図である。この図３において、
上側に表した数字（１〜１４）はサイクルの順番を示
し、左横の数字（１９〜２３）、（２７〜３１）、（２
４〜２６）は図２のレジスタ１９〜３１の出力を、（６
〜９）は図１の演算器６〜９のそれぞれの図２に適用し
たときの乗算器１０の出力を示す。
【００２１】さて、図２および図３において原信号は図
２のＤＣＴ装置にＸ0 、Ｘ7 、Ｘ1、Ｘ6 、Ｘ2 、Ｘ
5 、Ｘ3 、Ｘ4 の順番で連続して入力される。まず、信
号Ｘ0、Ｘ1 、Ｘ2 、Ｘ3 はレジスタ１５により１サイ
クル遅延された後、レジスタ１６にラッチされ、２サイ
クル保持される。また信号Ｘ7 、Ｘ6 、Ｘ5 、Ｘ4 はレ
ジスタ１７に２サイク保持される。結局、レジスタ１６
と１７にそれぞれ、Ｘ0とＸ7 、Ｘ1 とＸ6 、Ｘ2 とＸ5
、Ｘ3 とＸ4 が２サイクルづつ保持されることにな
る。加減算器１８はＸ0 ＋Ｘ7 、Ｘ0 −Ｘ7 、Ｘ1 ＋Ｘ
6 、Ｘ1 −Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ2 −Ｘ5 、Ｘ3 ＋Ｘ
4 、Ｘ3 −Ｘ4 を計算し、順次レジスタ１９〜２６に送
る。
２のＤＣＴ装置にＸ0 、Ｘ7 、Ｘ1、Ｘ6 、Ｘ2 、Ｘ
5 、Ｘ3 、Ｘ4 の順番で連続して入力される。まず、信
号Ｘ0、Ｘ1 、Ｘ2 、Ｘ3 はレジスタ１５により１サイ
クル遅延された後、レジスタ１６にラッチされ、２サイ
クル保持される。また信号Ｘ7 、Ｘ6 、Ｘ5 、Ｘ4 はレ
ジスタ１７に２サイク保持される。結局、レジスタ１６
と１７にそれぞれ、Ｘ0とＸ7 、Ｘ1 とＸ6 、Ｘ2 とＸ5
、Ｘ3 とＸ4 が２サイクルづつ保持されることにな
る。加減算器１８はＸ0 ＋Ｘ7 、Ｘ0 −Ｘ7 、Ｘ1 ＋Ｘ
6 、Ｘ1 −Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ2 −Ｘ5 、Ｘ3 ＋Ｘ
4 、Ｘ3 −Ｘ4 を計算し、順次レジスタ１９〜２６に送
る。
【００２２】続いて、Ｘ0 ＋Ｘ7 、Ｘ0 −Ｘ7 は図３の
４サイクル目、Ｘ1 ＋Ｘ6 、Ｘ1 −Ｘ6 は５サイクル
目、Ｘ2 ＋Ｘ5 は６サイクル目に、それぞれレジスタ２
７〜３１に転送される。セレクタ３４は図３中の４サイ
クル目にレジスタ２７を選択し、以後交互にレジスタ２
７、２８を選択する。セレクタ３５は５サイクル目にレ
ジスタ２９を選択し、以後交互にレジスタ２９、３０を
選択する。セレクタ３６、３７も１サイクル遅れて同様
に動作する。ＤＣＴ用係数はＤＣＴ演算の結果がパイプ
ライン積和演算器中を流れていくのに合わせて供給でき
るように、図２に示すように記憶手段３２に格納されて
いる。
４サイクル目、Ｘ1 ＋Ｘ6 、Ｘ1 −Ｘ6 は５サイクル
目、Ｘ2 ＋Ｘ5 は６サイクル目に、それぞれレジスタ２
７〜３１に転送される。セレクタ３４は図３中の４サイ
クル目にレジスタ２７を選択し、以後交互にレジスタ２
７、２８を選択する。セレクタ３５は５サイクル目にレ
ジスタ２９を選択し、以後交互にレジスタ２９、３０を
選択する。セレクタ３６、３７も１サイクル遅れて同様
に動作する。ＤＣＴ用係数はＤＣＴ演算の結果がパイプ
ライン積和演算器中を流れていくのに合わせて供給でき
るように、図２に示すように記憶手段３２に格納されて
いる。
【００２３】図４は図１に示した１次元シストリックア
レイ型演算器１４にＤＣＴ係数とＩＤＣＴ用係数を与え
る機能を付加したＩＤＣＴ演算装置の構成を示すブロッ
ク図である。３９〜４１はレジスタ、４２は２入力１出
力加減算器、４３はレジスタである。また、図５は図４
に示したＩＤＣＴ装置においてＤＣＴ係数とＩＤＣＴ用
係数が転送され、乗算器１０に与えられる様子を示す図
である。以上の図４、図５において、前述の図２、図３
におけるものと同一のものには同一の符号を付した。
レイ型演算器１４にＤＣＴ係数とＩＤＣＴ用係数を与え
る機能を付加したＩＤＣＴ演算装置の構成を示すブロッ
ク図である。３９〜４１はレジスタ、４２は２入力１出
力加減算器、４３はレジスタである。また、図５は図４
に示したＩＤＣＴ装置においてＤＣＴ係数とＩＤＣＴ用
係数が転送され、乗算器１０に与えられる様子を示す図
である。以上の図４、図５において、前述の図２、図３
におけるものと同一のものには同一の符号を付した。
【００２４】ＤＣＴ係数は図４の装置に、Ｙ0 、Ｙ1 、
Ｙ2 、Ｙ3 、Ｙ4 、Ｙ5 、Ｙ6 、Ｙ7 の順番で連続して
入力され、順次レジスタ１９〜２６にラッチされる。続
いてＹ0 とＹ1 は図５の４サイクル目、Ｙ2 とＹ3 は５
サイクル目、Ｙ4 は６サイクル目にそれぞれレジスタ２
７〜３１に転送される。セレクタ３４は図５の４サイク
ル目にレジスタ２７を選択し、以後交互にレジスタ２
７、２８を選択する。セレクタ３５は５サイクル目にレ
ジスタ２９を選択し、以後交互にレジスタ２９、３０を
選択する。セレクタ３６、３７も１サイクルづつ遅れて
同様に動作する。ＩＤＣＴ用係数はＩＤＣＴ演算の中間
結果がパイプライン積和演算器中を流れていくのに合わ
せて供給できるように記憶手段３２に格納されている。
Ｙ2 、Ｙ3 、Ｙ4 、Ｙ5 、Ｙ6 、Ｙ7 の順番で連続して
入力され、順次レジスタ１９〜２６にラッチされる。続
いてＹ0 とＹ1 は図５の４サイクル目、Ｙ2 とＹ3 は５
サイクル目、Ｙ4 は６サイクル目にそれぞれレジスタ２
７〜３１に転送される。セレクタ３４は図５の４サイク
ル目にレジスタ２７を選択し、以後交互にレジスタ２
７、２８を選択する。セレクタ３５は５サイクル目にレ
ジスタ２９を選択し、以後交互にレジスタ２９、３０を
選択する。セレクタ３６、３７も１サイクルづつ遅れて
同様に動作する。ＩＤＣＴ用係数はＩＤＣＴ演算の中間
結果がパイプライン積和演算器中を流れていくのに合わ
せて供給できるように記憶手段３２に格納されている。
【００２５】ＩＤＣＴ演算の結果である原信号は、Ｘ0
＋Ｘ7 、Ｘ0 −Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ1 −Ｘ6 、Ｘ2 ＋
Ｘ5 、Ｘ2 −Ｘ5 、Ｘ3 ＋Ｘ4 、Ｘ3 −Ｘ4 の順番で得
られる。Ｘ0 ＋Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ3 ＋
Ｘ4 はレジスタ３９により１サイクル遅延された後、レ
ジスタ４０にラッチされ、２サイクル保持される。ま
た、Ｘ0 −Ｘ7 、Ｘ1 −Ｘ6 、Ｘ2 −Ｘ5 、Ｘ3 −Ｘ4
はレジスタ４１に２サイクル保持される。結局、レジス
タク４０、４１にそれぞれ、Ｘ0 ＋Ｘ7 とＸ0 −Ｘ7 、
Ｘ1 ＋Ｘ6 とＸ1 −Ｘ6 、Ｘ2 ＋Ｘ5 とＸ2 −Ｘ5 、Ｘ
3 ＋Ｘ4 とＸ3 −Ｘ4 が２サイクルづつ保持されること
になる。２入力１出力加減算器４２は、加算と減算を交
互に行ない、原信号Ｘ0 、Ｘ7 、Ｘ1 、Ｘ6 、Ｘ2 、Ｘ
5 、Ｘ3 、Ｘ4 を順次計算する。
＋Ｘ7 、Ｘ0 −Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ1 −Ｘ6 、Ｘ2 ＋
Ｘ5 、Ｘ2 −Ｘ5 、Ｘ3 ＋Ｘ4 、Ｘ3 −Ｘ4 の順番で得
られる。Ｘ0 ＋Ｘ7 、Ｘ1 ＋Ｘ6 、Ｘ2 ＋Ｘ5 、Ｘ3 ＋
Ｘ4 はレジスタ３９により１サイクル遅延された後、レ
ジスタ４０にラッチされ、２サイクル保持される。ま
た、Ｘ0 −Ｘ7 、Ｘ1 −Ｘ6 、Ｘ2 −Ｘ5 、Ｘ3 −Ｘ4
はレジスタ４１に２サイクル保持される。結局、レジス
タク４０、４１にそれぞれ、Ｘ0 ＋Ｘ7 とＸ0 −Ｘ7 、
Ｘ1 ＋Ｘ6 とＸ1 −Ｘ6 、Ｘ2 ＋Ｘ5 とＸ2 −Ｘ5 、Ｘ
3 ＋Ｘ4 とＸ3 −Ｘ4 が２サイクルづつ保持されること
になる。２入力１出力加減算器４２は、加算と減算を交
互に行ない、原信号Ｘ0 、Ｘ7 、Ｘ1 、Ｘ6 、Ｘ2 、Ｘ
5 、Ｘ3 、Ｘ4 を順次計算する。
【００２６】なお、以上の実施例では８点ＤＣＴ／ＩＤ
ＣＴについてのみ説明したが、２n点ＤＣＴ／ＩＤＣＴ
を行なう場合にも容易に拡張できる。
ＣＴについてのみ説明したが、２n点ＤＣＴ／ＩＤＣＴ
を行なう場合にも容易に拡張できる。
【００２７】
【発明の効果】以上説明したように、本発明の１次元シ
ストリック形演算器によれば、乗算器から出力される桁
上げ信号と和信号を１サイクルづつ遅延させながらパイ
プラインで順次加算するので、演算器間の構造が規則的
になる効果がある。よってこれを利用したＤＣＴ装置、
ＩＤＣＴ装置をＬＳＩ化する場合、レイアウトが容易と
なり、低面積化が実現できる。
ストリック形演算器によれば、乗算器から出力される桁
上げ信号と和信号を１サイクルづつ遅延させながらパイ
プラインで順次加算するので、演算器間の構造が規則的
になる効果がある。よってこれを利用したＤＣＴ装置、
ＩＤＣＴ装置をＬＳＩ化する場合、レイアウトが容易と
なり、低面積化が実現できる。
【図１】 本発明の一実施例の１次元シストリックアレ
イ型演算器の構成を示すブロック図である。
イ型演算器の構成を示すブロック図である。
【図２】 図１に示す演算器に原信号とＤＣＴ演算用係
数を与える機能を付加したＤＣＴ演算装置の構成を示す
ブロック図である。
数を与える機能を付加したＤＣＴ演算装置の構成を示す
ブロック図である。
【図３】 図２に示す装置において原信号とＤＣＴ用係
数が転送され乗算器に与えられる様子を示す説明図であ
る。
数が転送され乗算器に与えられる様子を示す説明図であ
る。
【図４】 図１に示す演算器にＤＣＴ係数とＩＤＣＴ用
係数を与える機能を付加したＩＤＣＴ演算装置の構成を
示すブロック図である。
係数を与える機能を付加したＩＤＣＴ演算装置の構成を
示すブロック図である。
【図５】 図４に示す装置においてＤＣＴ係数とＩＤＣ
Ｔ用係数が転送され乗算器に与えられる様子を示す説明
図である。
Ｔ用係数が転送され乗算器に与えられる様子を示す説明
図である。
【図６】 高速演算アルゴリズムを用いた８点ＤＣＴの
式を示す図である。
式を示す図である。
【図７】 高速演算アリゴリズムを用いた８点ＩＤＣＴ
の式を示す図である。
の式を示す図である。
【図８】 従来のＤＣＴ／ＩＤＣＴ演算装置の構成を示
すブロック図である。
すブロック図である。
１：乗算器、２：レジスタ、３：Wallaceツリー形桁上
げ保存加算器、４：レジスタ、５：２入力２出力加算
器、６〜９：演算器、１０：乗算器、１１：加算器、１
２：レジスタ、１３：加算器、１４：１次元シストリッ
クアレイ型演算器、１５〜１７：レジスタ、１８：２入
力１出力加減算器、１９〜３１：レジスタ、３２：記憶
装置、３３：レジスタ、３４〜３７：セレクタ、３８：
レジスタ、３９〜４１：レジスタ、４２：２入力１出力
加減算器、４３：レジスタ。
げ保存加算器、４：レジスタ、５：２入力２出力加算
器、６〜９：演算器、１０：乗算器、１１：加算器、１
２：レジスタ、１３：加算器、１４：１次元シストリッ
クアレイ型演算器、１５〜１７：レジスタ、１８：２入
力１出力加減算器、１９〜３１：レジスタ、３２：記憶
装置、３３：レジスタ、３４〜３７：セレクタ、３８：
レジスタ、３９〜４１：レジスタ、４２：２入力１出力
加減算器、４３：レジスタ。
Claims (3)
- 【請求項１】同一の演算機能を有する複数の演算手段を
１次元のアレイ状に接続した１次元シストリックアレイ
型演算器において、 上記各演算手段が、乗数と被乗数に対して桁上げ保存形
の乗算を行なう機能と、該乗算結果である桁上げ信号と
和信号と前段の演算手段から入力される桁上げ信号と和
信号との４つの信号に対して桁上げ保存形の加算を行な
う機能と、該加算結果である桁上げ信号と和信号を１サ
イクルの間保持して遅延させ次段に出力させる機能とを
有することを特徴とする１次元シストリックアレイ型演
算器。 - 【請求項２】ｎ点ＤＣＴ演算を行なう装置（ｎは２のべ
き乗）において、ｎ点ＤＣＴ演算の対象となるｎ個の原
信号Ｘ0 、Ｘ1 、Ｘ2 、・・・・、Ｘn- 2 、Ｘn- 1 から
Ｘ0＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ1 ＋Ｘn- 2 、Ｘ1 −Ｘ
n- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn- 3 、・・・・・、Ｘ
n/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘn/ 2 を計算する手段と、
前記手段により計算された結果をＸ0 ＋Ｘn- 1 とＸ0 −
Ｘn- 1 、Ｘ1 ＋Ｘn- 2 とＸ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 と
Ｘ2 −Ｘn- 3 、・・・・・、Ｘn/2- 1 ＋Ｘn/ 2 とＸn/2-
1 −Ｘn/ 2 の２個１組にして記憶する手段と、該記憶さ
れた各組から並列に片方を読み出し、前記請求項１記載
の１次元シストリックアレイ型演算器に送る手段と、Ｄ
ＣＴ演算用の係数を前記請求項１記載の１次元シストリ
ックアレイ型演算器に与える手段とを有することを特徴
とするｎ点ＤＣＴ演算を行なうＤＣＴ演算装置。 - 【請求項３】ｎ点ＩＤＣＴ演算を行なう装置（ｎは２の
べき乗）において、ｎ点ＩＤＣＴ演算の対象となるｎ個
のＤＣＴ係数Ｙ0 、Ｙ1 、Ｙ3 、・・・・、Ｙn- 2 、Ｙ
n- 1をＹ0 とＹ1 、Ｙ2 とＹ3 、Ｙ4 とＹ5 、・・・
・、Ｙn- 2 とＹn- 1 の２個１組にして記憶する手段と、
該記憶された各組から並列に片方を読み出し、前記請求
項１記載の１次元シストリックアレイ型演算器に送る手
段と、ＩＤＣＴ演算用の係数を前記請求項１記載の１次
元シストリックアレイ型演算器に与える手段と、前記請
求項１記載の１次元シストリックアレイ型演算器から出
力される桁上げ信号と和信号を加算する手段と、その結
果得られるＸ0 ＋Ｘn- 1 、Ｘ0 −Ｘn- 1 、Ｘ1 ＋Ｘ
n- 2 、Ｘ1 −Ｘn- 2 、Ｘ2 ＋Ｘn- 3 、Ｘ2 −Ｘn- 3 、・
・・・・・・、Ｘn/2- 1 ＋Ｘn/ 2 、Ｘn/2- 1 −Ｘn/ 2 か
ら原信号Ｘ0 、Ｘn- 1 、Ｘ1 、Ｘn- 2 、Ｘ2 、Ｘn- 3 、
・・・・・・、Ｘn/2- 1 、Ｘn/ 2 を計算する手段とを有
することを特徴とするｎ点ＩＤＣＴ演算を行なう装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242385A JPH0883264A (ja) | 1994-09-12 | 1994-09-12 | １次元シストリックアレイ型演算器とそれを用いたｄｃｔ／ｉｄｃｔ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242385A JPH0883264A (ja) | 1994-09-12 | 1994-09-12 | １次元シストリックアレイ型演算器とそれを用いたｄｃｔ／ｉｄｃｔ演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883264A true JPH0883264A (ja) | 1996-03-26 |
Family
ID=17088380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6242385A Withdrawn JPH0883264A (ja) | 1994-09-12 | 1994-09-12 | １次元シストリックアレイ型演算器とそれを用いたｄｃｔ／ｉｄｃｔ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883264A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516238A (ja) * | 2005-10-05 | 2009-04-16 | クゥアルコム・インコーポレイテッド | Ｖｌｉｗアーキテクチャを有する他のｄｓｐのための高速ｄｃｔアルゴリズム |
| WO2010044242A1 (ja) | 2008-10-14 | 2010-04-22 | 国立大学法人奈良先端科学技術大学院大学 | データ処理装置 |
| CN108259919A (zh) * | 2018-03-28 | 2018-07-06 | 福州大学 | 一种快速实现8x8DCT变换的硬件系统 |
| JP2021519455A (ja) * | 2018-03-30 | 2021-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 大規模並列ニューラル推論コンピューティングのためのシステムおよび方法 |
-
1994
- 1994-09-12 JP JP6242385A patent/JPH0883264A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516238A (ja) * | 2005-10-05 | 2009-04-16 | クゥアルコム・インコーポレイテッド | Ｖｌｉｗアーキテクチャを有する他のｄｓｐのための高速ｄｃｔアルゴリズム |
| US8396916B2 (en) | 2005-10-05 | 2013-03-12 | Qualcomm, Incorporated | Fast DCT algorithm for DSP with VLIW architecture |
| WO2010044242A1 (ja) | 2008-10-14 | 2010-04-22 | 国立大学法人奈良先端科学技術大学院大学 | データ処理装置 |
| KR20110084915A (ko) | 2008-10-14 | 2011-07-26 | 고쿠리츠다이가쿠호징 나라 센탄카가쿠기쥬츠 다이가쿠인 다이가쿠 | 데이터 처리 장치 |
| CN108259919A (zh) * | 2018-03-28 | 2018-07-06 | 福州大学 | 一种快速实现8x8DCT变换的硬件系统 |
| CN108259919B (zh) * | 2018-03-28 | 2020-08-07 | 福州大学 | 一种快速实现8x8DCT变换的硬件系统 |
| JP2021519455A (ja) * | 2018-03-30 | 2021-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 大規模並列ニューラル推論コンピューティングのためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |