CN108259919B - 一种快速实现8x8DCT变换的硬件系统 - Google Patents

一种快速实现8x8DCT变换的硬件系统 Download PDF

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Abstract

本发明涉及一种快速实现8x8DCT变换的硬件系统，包括控制模块、DCT系数模块、数据传送模块、PE阵列模块、以及残差存储模块。控制模块从变频器中得到的信号用于控制各个模块的协调运作。DCT系数模块获取输入的DCT系数，自循环后输入给数据传送模块。数据传送模块沟通DCT系数模块和PE阵列模块之间的数据正确传送。PE阵列模块接收DCT系数和残差值，在每个PE单元中做算术运算得到中间值和结果值，并在整个模块中进行残差和中间值的子循环。残差存储模块主要功能是接收外部传入的残差值，并一次性映射到PE阵列模块中。本发明能够避开常规DCT变换算法的转置操作，减少硬件实现周期，使得行列变换模块能够共用一个硬件资源，减少硬件面积。

Description

一种快速实现8x8DCT变换的硬件系统
技术领域
本发明涉及DCT硬件设计领域，特别是一种快速实现8x8DCT变换的硬件系统。
背景技术
2010年1月，ITU-T VCEG（Video Cding Experts Group）和ISO/IEC MPEG（MovingPicture Experts Group）联合成立了JCT-VC（Joint Collaborative Team on VideoCoding），负责统一制定下一代编码标准HEVC/H.265。HEVC在视频压缩上具有很高的压缩性能，与H.264/AVC相比在同等画面质量下，经过HEVC编码后的视频，其码率会减少一半。HEVC之所以有如此高的压缩效果是以增加编码复杂度为代价得到的，实际上，其编码复杂度是H.264的2-4倍。其中DCT变换就是编码过程中不仅复杂，而且耗费大量编码时间的一个模块。
近几年很多计算DCT的快速算法被提出，它们大多采用迭代的思想。可以将这些算法大致分为两类：一类是利用快速傅立叶变换（FFT）来计算DCT，另一类是直接根据DCT的规律寻找快速算法。在第一类算法中，主要采用FFT进行计算，其缺点在于引入了复数的计算，不利用硬件的实现，目前这一类算法已经很少被使用。在第二类算法中，最常用的是采用行列分解快速算法，该算法首先逐行计算一维DCT，再逐列计算另一维DCT，其中要对DCT系数做一次转置，而且行列变换都是基于蝶形算法，通过蝶形算法来减少加法和乘法的次数，从而降低复杂度。其缺点是，蝶型算法的引入使得硬件设计的并行程度被限制，并且行列分解算法需要对系数矩阵做一次转置处理。
发明内容
有鉴于此，本发明的目的是提出一种快速实现8x8DCT变换的硬件系统，避开了常规DCT变换算法的转置操作，减少硬件实现周期，使得行列变换模块能够共用一个硬件资源，减少硬件面积。
本发明采用以下方案实现：一种快速实现8x8DCT变换的硬件系统，包括控制模块、DCT系数模块、数据传送模块、PE阵列模块、以及残差存储模块；
所述DCT系数模块与所述控制模块、数据传送模块相连，所述DCT系数模块接收外部送入的时钟同步后的DCT系数，并在控制模块的控制下进行数据的循环和输出操作；
所述数据传送模块与所述控制模块、DCT系数模块、PE阵列模块均相连，所述数据传送模块接收DCT系数模块输出的系数，并在控制模块的控制下使得所述DCT系数模块传出的系数能够正确传达至所述PE阵列模块；其中，DCT数据模块中的8行的RAM输出要分别对应到PE阵列模块的相应8行的输入端口中。
所述残差存储模块与所述PE阵列模块相连，用以接收与存储外部输入的残差数据，并将所述残差数据映射到所述PE阵列模块中；
所述PE阵列模块接收数据传送模块传送来的DCT系数以及残差存储模块传输来的残差数据，并对所述系数与残差数据做算术运算得到中间值和结果值，并对残差值和中间值进行旋转操作，最后输出结果；
所述控制模块与所述DCT系数模块、数据传送模块、PE阵列模块均相连，用以控制DCT系数模块与PE阵列模块之间的数据传递，并实现HEVC中一维8*8DCT变换与二维8*8DCT变换。同时能够使能上述其余模块的端口控制。
本发明采用行列分解法结合循环脉动阵列算法实现8x8DCT变换，硬件实现分为四个模块，DCT系数模块负责接收、存储从外部送入的DCT系数并对系数做两次循环同时将数据输出到数据传送模块。数据传送模块主要是连接DCT系数模块和PE阵列模块使系数可以正确传送。PE阵列模块是整个硬件系统的关键模块，不仅自身有一个数据循环系统，同时还要完成数据之间的算术运算得到中间值和DCT的结果值。控制模块通过时钟信号使能各个模块的数据输入输出端口。四个模块的相互配合不仅减少算法复杂度，而且极大地减少了运算量，在资源利用上占有相当大的优势。
进一步地，所述一维8*8DCT变换中采用每个DCT系数与PE的每一行相连；所述二维8*8DCT变换中采用每个DCT系数与PE的每一列相连。
进一步地，所述数据传送模块包括左下角虚拟存储模块与右下角实际存储模块；所述左下角虚拟存储模块用以将DCT系数模块中平行四边形矩阵的右半部分系数矩阵通过循环的方式移到左下角；所述右下角实际存储模块用以存储DCT系数模块中平行四边形矩阵的左半部分。
进一步地，所述PE阵列模块包括输入选择器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一延迟单元、第二延迟单元、中间值暂存寄存器、中间值寄存器、输出选择器、系数寄存器、残差值寄存器、结果值暂存寄存器、以及结果值寄存器；
所述输入选择器接收外部输入的DCT系数、残差值、以及中间值；
所述输入选择器将接收到的外部输入的DCT系数与残差值输出至依次相连的第一乘法器与第一加法器进行乘法与累加操作，所述第一加法器的输出经中间值暂存寄存器与第一延迟单元连接至中间值寄存器，所述第一延迟单元配合累加过程，在累加到第八次的时候输出累加8次后的中间值至所述中间值寄存器，所述中间值暂存寄存器暂存每次累加的结果；所述中间值寄存器的输出与所述输出选择器相连，所述输出选择器在计数信号的控制下输出中间值寄存器传输来的累加8次后的中间值；
所述输入选择器将接收到的DCT系数经所述系数寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述DCT系数；所述系数寄存器负责寄存由输入选择器输出的DCT系数信号，并将其送入临近的PE单元；
所述输入选择器将接收到的残差值经所述残差值寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述残差值；所述残差值寄存器负责寄存由输入选择器输出的残差信号，并将其送入临近的PE单元；
所述输入选择器将接收到的外部输入的DCT系数与中间值输出至依次相连的第二乘法器与第二加法器进行乘法与累加操作，所述第二加法器的输出经结果值暂存寄存器与第二延迟单元连接至结果值寄存器，所述第二延迟单元配合累加过程，在累加到第八次的时候输出累加值至所述结果值寄存器，所述结果值暂存寄存器负责寄存行变化过程中的每次得到的累加值；所述结果值寄存器的输出与所述输出选择器相连用以将最终得到的DCT结果值传输至所述输出选择器，所述输出选择器在计数信号的控制下输出结果值寄存器传输来的最终得到的DCT结果值。
进一步地，还包括与所述控制模块相连的变频器，所述变频器将输入的时钟进行变频处理，并将变频后的时钟提供给所述控制模块使用。
与现有技术相比，本发明有以下有益效果：本发明用存储器流水线架构，在保证数据处理实时性的同时节省存储资源，减少处理周期。本发明避开了常规DCT变换算法的转置操作，减少硬件实现周期，使得行列变换模块能够共用一个硬件资源，减少硬件面积。
附图说明
图1为本发明实施例的系统原理框图。
图2为本发明实施例的PE阵列模块的电路原理框图。
图3为本发明实施例的DCT系数存储与旋转图。
图4为本发明实施例的数据传送模块连接图。
图5为本发明实施例的残差存储结构图。
图6为本发明实施例的列变换中残差值在PE阵列中的旋转结构图。
图7为本发明实施例的列变换实施例框图。
图8为本发明实施例的列变换中间值在PE阵列中的旋转结构。
图9为本发明实施例的行变换实施例框图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
如图1所示，本实施例提供了一种快速实现8x8DCT变换的硬件系统，包括控制模块、DCT系数模块、数据传送模块、PE阵列模块、以及残差存储模块；
所述DCT系数模块与所述控制模块、数据传送模块相连，所述DCT系数模块接收外部送入的时钟同步后的DCT系数，并在控制模块的控制下进行数据的循环和输出操作；
所述数据传送模块与所述控制模块、DCT系数模块、PE阵列模块均相连，所述数据传送模块接收DCT系数模块输出的系数，并在控制模块的控制下使得所述DCT系数模块传出的系数能够正确传达至所述PE阵列模块；其中，DCT数据模块中的8行的RAM输出要分别对应到PE阵列模块的相应8行的输入端口中。
所述残差存储模块与所述PE阵列模块相连，用以接收与存储外部输入的残差数据，并将所述残差数据映射到所述PE阵列模块中；
所述PE阵列模块接收数据传送模块传送来的DCT系数以及残差存储模块传输来的残差数据，并对所述系数与残差数据做算术运算得到中间值和结果值，并对残差值和中间值进行旋转操作，最后输出结果；
所述控制模块与所述DCT系数模块、数据传送模块、PE阵列模块均相连，用以控制DCT系数模块与PE阵列模块之间的数据传递，并实现HEVC中一维8*8DCT变换与二维8*8DCT变换。同时能够使能上述其余模块的端口控制。
本实施例采用行列分解法结合循环脉动阵列算法实现8x8DCT变换，硬件实现分为四个模块，DCT系数模块负责接收、存储从外部送入的DCT系数并对系数做两次循环同时将数据输出到数据传送模块。数据传送模块主要是连接DCT系数模块和PE阵列模块使系数可以正确传送。PE阵列模块是整个硬件系统的关键模块，不仅自身有一个数据循环系统，同时还要完成数据之间的算术运算得到中间值和DCT的结果值。控制模块通过时钟信号使能各个模块的数据输入输出端口。四个模块的相互配合不仅减少算法复杂度，而且极大地减少了运算量，在资源利用上占有相当大的优势。
在本实施例中，所述一维8*8DCT变换中采用每个DCT系数与PE的每一行相连；所述二维8*8DCT变换中采用每个DCT系数与PE的每一列相连。
在本实施例中，所述数据传送模块包括左下角虚拟存储模块与右下角实际存储模块；所述左下角虚拟存储模块用以将DCT系数模块中平行四边形矩阵的右半部分系数矩阵通过循环的方式移到左下角；所述右下角实际存储模块用以存储DCT系数模块中平行四边形矩阵的左半部分。
在本实施例中，如图2所示，所述PE阵列模块包括输入选择器7、第一乘法器8、第二乘法器17、第一加法器9、第二加法器18、第一延迟单元10、第二延迟单元16、中间值暂存寄存器11、中间值寄存器12、输出选择器13、系数寄存器14、残差值寄存器15、结果值暂存寄存器19、以及结果值寄存器20；
所述输入选择器接收外部输入的DCT系数、残差值、以及中间值；
所述输入选择器将接收到的外部输入的DCT系数与残差值输出至依次相连的第一乘法器与第一加法器进行乘法与累加操作，所述第一加法器的输出经中间值暂存寄存器与第一延迟单元连接至中间值寄存器，所述第一延迟单元配合累加过程，在累加到第八次的时候输出累加8次后的中间值至所述中间值寄存器，所述中间值暂存寄存器暂存每次累加的结果；所述中间值寄存器的输出与所述输出选择器相连，所述输出选择器在计数信号的控制下输出中间值寄存器传输来的累加8次后的中间值；
所述输入选择器将接收到的DCT系数经所述系数寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述DCT系数；所述系数寄存器负责寄存由输入选择器输出的DCT系数信号，并将其送入临近的PE单元；
所述输入选择器将接收到的残差值经所述残差值寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述残差值；所述残差值寄存器负责寄存由输入选择器输出的残差信号，并将其送入临近的PE单元；
所述输入选择器将接收到的外部输入的DCT系数与中间值输出至依次相连的第二乘法器与第二加法器进行乘法与累加操作，所述第二加法器的输出经结果值暂存寄存器与第二延迟单元连接至结果值寄存器，所述第二延迟单元配合累加过程，在累加到第八次的时候输出累加值至所述结果值寄存器，所述结果值暂存寄存器负责寄存行变化过程中的每次得到的累加值；所述结果值寄存器的输出与所述输出选择器相连用以将最终得到的DCT结果值传输至所述输出选择器，所述输出选择器在计数信号的控制下输出结果值寄存器传输来的最终得到的DCT结果值。
在本实施例中，还包括与所述控制模块相连的变频器，所述变频器将输入的时钟进行变频处理，并将变频后的时钟提供给所述控制模块使用。
具体的，如图1以及图2所示，在本实例中，两组长度为8x8bit的数据在时钟的同步作用下进入DCT系数模块3和PE阵列模块5，并在控制模块2的控制下经8个周期输入完毕。送入DCT系数模块3的64系数值被分成8行，并在第9个周期开始各自的循环。同样送入PE阵列模块5的64个残差值被分成8列，并在第9个周期开始各自的循环。数据传送模块4将会在DCT系数模块3中按对角线方式引出8个数据抽头连接到PE阵列模块5中每列数据。PE阵列模块5在接收到DCT系数后开始列变换，并将列变换的结果作为中间值，开始下一个行变换，以此完成8x8DCT的二维计算。
DCT系数模块见图3，DCT系数被存储在64个8bit深的寄存器组中。DCT系数模块按列接收外部输入的系数，每周期8个数据，8个周期存完64个系数之后，在系数区中按图3所示的箭头方向不断旋转，以8个周期为一次循环，总共做两次循环，直到完成整个DCT的行列变换，两个循环的无间隙连接节省了中间寄存器的使用。
数据传送模块见图4，在DCT系数模块中的每一行按对角线的方式抽取出8个数据抽头，与PE阵列模块中的每行PE相连，将数据送入PE内部做计算。
残差存储模块见图5，从第一个时钟上升沿开始到第八个时钟上升沿到来，经过这八个周期残差值会被全部送入到残差存储模块，在接下来的一个周期，将64个残差值送入PE阵列模块中，两个模块之间的数据映射如图5所示。
PE阵列模块中的残差值旋转见图6，在第9个时钟上升沿到来时，64个残差值一次性送入对应的PE单元中。在之后的每个时钟上升沿到来时，会将残差值送入相邻的下一行的PE单元，第二行的PE单元则将残差值送入第三行，以此类推，而最后一行的残差值被送入第一行PE单元中，以此来完成整个的封闭循环。
在图7中，结合图3和图4的过程完成行变换，此外除了图3和图4的过程，在第九个周期之后缓存区不断接收来自DCT系数区的系数，并移入对应的PE单元中进行计算。这样DCT系数和残差值都会在每个PE单元中得到，可以做相乘和累加的操作，得到的结果保存在对应PE单元中的16bit深的寄存器中。
在图8中，在列变换完成之后会把结果值（中间值）存放在每个PE单元中，从下个时钟上升沿到来时这些中间值会在不同的PE之间旋转，但是它的旋转方向和列变换（图6）不同。与列变换相比行变换由原来的每一行向上旋转，变成了按每一列向右旋。
在图9中，可以看出行变换的结构与列变换相似，但是有两点区别，一是每个DCT系数不与PE的一行相连，而是与每一列相连；二是PE之间的旋转不再是每一行旋转而是改成每一列之间进行旋转。之所以这样做是为了解决做行变换时系数要转置的问题，另外还有一个好处是DCT系数区的结构完全不用改变。DCT系数不用改变从矩阵相乘规则上解释是因为与原矩阵转置的列相乘其实就是与原矩阵的行相乘，所以DCT系数区的结构无需改变。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (5)

1.一种快速实现8x8DCT变换的硬件系统，其特征在于：包括控制模块、DCT系数模块、数据传送模块、PE阵列模块、以及残差存储模块；
所述DCT系数模块与所述控制模块、数据传送模块相连，所述DCT系数模块接收外部送入的时钟同步后的DCT系数，并在控制模块的控制下进行数据的循环和输出操作；
所述数据传送模块与所述控制模块、DCT系数模块、PE阵列模块均相连，所述数据传送模块接收DCT系数模块输出的系数，并在控制模块的控制下使得所述DCT系数模块传出的系数能够正确传达至所述PE阵列模块；
所述残差存储模块与所述PE阵列模块相连，用以接收与存储外部输入的残差数据，并将所述残差数据映射到所述PE阵列模块中；
所述PE阵列模块接收数据传送模块传送来的DCT系数以及残差存储模块传输来的残差数据，并对所述系数与残差数据做算术运算得到中间值和结果值，并对残差值和中间值进行旋转操作，最后输出结果；
所述控制模块与所述DCT系数模块、数据传送模块、PE阵列模块均相连，用以控制DCT系数模块与PE阵列模块之间的数据传递，并实现HEVC中一维8*8DCT变换与二维8*8DCT变换；
其中，二维8*8DCT变换中采用每个DCT系数与PE的每一列相连。
2.根据权利要求1所述的一种快速实现8x8DCT变换的硬件系统，其特征在于：所述一维8*8DCT变换中采用每个DCT系数与PE的每一行相连；所述二维8*8DCT变换中采用每个DCT系数与PE的每一列相连。
3.根据权利要求1所述的一种快速实现8x8DCT变换的硬件系统，其特征在于：所述数据传送模块包括左下角虚拟存储模块与右下角实际存储模块；所述左下角虚拟存储模块用以将DCT系数模块中平行四边形矩阵的右半部分系数矩阵通过循环的方式移到左下角；所述右下角实际存储模块用以存储DCT系数模块中平行四边形矩阵的左半部分。
4.根据权利要求1所述的一种快速实现8x8DCT变换的硬件系统，其特征在于：所述PE阵列模块包括输入选择器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一延迟单元、第二延迟单元、中间值暂存寄存器、中间值寄存器、输出选择器、系数寄存器、残差值寄存器、结果值暂存寄存器、以及结果值寄存器；
所述输入选择器接收外部输入的DCT系数、残差值、以及中间值；
所述输入选择器将接收到的外部输入的DCT系数与残差值输出至依次相连的第一乘法器与第一加法器进行乘法与累加操作，所述第一加法器的输出经中间值暂存寄存器与第一延迟单元连接至中间值寄存器，所述第一延迟单元配合累加过程，在累加到第八次的时候输出累加8次后的中间值至所述中间值寄存器，所述中间值暂存寄存器暂存每次累加的结果；所述中间值寄存器的输出与所述输出选择器相连，所述输出选择器在计数信号的控制下输出中间值寄存器传输来的累加8次后的中间值；
所述输入选择器将接收到的DCT系数经所述系数寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述DCT系数；所述系数寄存器负责寄存由输入选择器输出的DCT系数信号，并将其送入临近的PE单元；
所述输入选择器将接收到的残差值经所述残差值寄存器输出至所述输出选择器，所述输出选择器在计数信号的控制下输出所述残差值；所述残差值寄存器负责寄存由输入选择器输出的残差信号，并将其送入临近的PE单元；
所述输入选择器将接收到的外部输入的DCT系数与中间值输出至依次相连的第二乘法器与第二加法器进行乘法与累加操作，所述第二加法器的输出经结果值暂存寄存器与第二延迟单元连接至结果值寄存器，所述第二延迟单元配合累加过程，在累加到第八次的时候输出累加值至所述结果值寄存器，所述结果值暂存寄存器负责寄存行变化过程中的每次得到的累加值；所述结果值寄存器的输出与所述输出选择器相连用以将最终得到的DCT结果值传输至所述输出选择器，所述输出选择器在计数信号的控制下输出结果值寄存器传输来的最终得到的DCT结果值。
5.根据权利要求1所述的一种快速实现8x8DCT变换的硬件系统，其特征在于：还包括与所述控制模块相连的变频器，所述变频器将输入的时钟进行变频处理，并将变频后的时钟提供给所述控制模块使用。
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基于脉动阵列的HEVC 8x8整数DCT变换的设计与实现;潘苏文，叶宇煌，郑明魁，陈志峰，杨秀芝;《微型机与应用》;20170512;第36卷(第9期);第54页左栏第9行至55页右栏第26行，图1-5 *
基于脉动阵列的二维DCT算法及其VLSI设计;孙阳，余锋;《微电子技术》;20031031;第31卷(第5期);全文 *

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