KR100193385B1 - 단일화된 시스톨릭어레이 구조에 의한 dct/dst/dht의 수행 방법 및 그 장치 - Google Patents
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Abstract
본 발명은 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT를 수행하도록 하는 방법 및 그 장치에 관한 것으로서 특히, N-포인트 DCT/DST/DHT를 짝수 주파수 성분과 홀수 주파수 성분으로 나누어 동시에 독립적인 계산을 수행하게 함으로써 처리 속도가 빠르고 구조가 간단한 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 방법 및 장치를 제공한다.
Description
제1도는 본 발명에 의한 방법 및 장치에서 사용되는 프로세싱 유닛(PU)과 프로세싱 엘리먼트(PE)의 연산 기능을 설명하는 블럭도이다.
제2도는 8-포인트 데이타 열의 경우에 있어서, 본 발명인 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 장치의 기본 블럭도.
제3도는 본 발명에 의한 장치에 의하여 8-포인트 DCT의 수행을 설명하는 블럭도.
제4도는 본 발명에 의한 장치에 의하여 8-포인트 DST의 수행을 설명하는 블럭도.
제5도는 본 발명에 의한 장치에 의하여 8-포인트 DHT의 수행을 설명하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
PU : 프로세싱 유닛 PE : 프로세싱 엘리먼트
본 발명은 단일화된 시스톨릭어레이에 의한 DCT/DST/DHT의 수행 방법 및 그 장치에 관한 것으로서, 특히 N-포인트 DCT/DST/DHT를 짝수 주파수 성분과 홀수 주파수 성분으로 나누어 동시에 독립적인 계산을 수행하게 하는 것을 특징으로 한다.
본 명세서에서 DCT(Discrete Consine Transform)는 이산 코사인 변환, DST(Discrete Sine Transform)는 이산 사인 변환, DHT(Discerete Hartley Transform)는 이산 하트리 변환을 각각 나타내는 것이다.
최근 ISDN(Integrated Services Digital Network)와 HDTV(High Definition Televion)로 발전이 진행되는 동안 영상신호의 실시간 처리 필요성이 크게 부각되었다. 음성과 영상 신호의 처리 및 전송 시스템 등 데이타 감축을 위한 응용 분야에 많이 사용되는 직교변환은 DCT, DST, DHT가 있는데 이들은 계산량이 많으므로 이의 실시간 처리에 대한 연구가 활발하게 진행되어 왔다.
DCT, DST, DHT를 수행하는 구조로는 버터플라이 구조와 시스톨릭어레이 구조의 두가지 접근방식이 있다.
버터플라이 구조는 FFT(Fast Fourier Transform)과 같이 곱셈기의 수를 줄여 실시간 처리를 가능하도록 하는 구조이지만 적역적인 데이타 교환을 필요로 하기 때문에 이러한 구조에 의한 변환 방법 및 그 장치에 의하면 변환을 수행하는데 걸리는 시간이 증가하고 장치가 복잡해지는 단점이 있다.
시스톨릭어레이 구조는 상기와 같은 버터플라이 구조의 단점을 개선하기 위한 것으로서 데이타의 변환이 국부적으로만 일어나고, 따라서 이러한 시스톨릭어레이 구조에 의한 변환 수행 방법 및 그 장치는, 버터플라이 구조에 의한 것들보다 변환을 수행하는데 걸리는 시간을 줄이고 변환 장치가 간단해진다.
1차원 DCT를 계산하기 위한 종래의 시스톨릭어레이 구조로는 종래기술[1](N.I. Cho and S.U.Lee, VLSI 병렬 구현을 위한 DCT 알고리듬., IEEE Trans. Acoust., Speech, Signal Process., vol. ASSP-38, pp. 121-127, Jan. 1990 : 이하에서 Cho Lee), 종래기술[2](L.-W. Chang and M.-C. Wu, DCT와 DST을 위한 통합된 시스톨릭어레이, IEEE Trans. Signal Process., vol. SP-39, pp. 192-194, Jan. 1991 : 이하에서 Chang Wu), 및 종래기술[3](M.H. Lee, DCT을 위한 2차원 알고리듬 계산에 관하여., IEEE Trans, Circuits Systems, Vol. CAS-37, pp. 1321-1323, Oct, 1990 : 이하에서 Lee)등이 있다.
상기한 종래의 기술은 단일화된 구조로서 DCT/DST/DHT를 모두 수행할 수 없을 뿐만 아니라 그 특징에 따라서 다음과 같은 단점을 가진다.
종래기술[1]은 DFT 계산을 위한 구조를 변형한 것이기 때문에 프로세싱 엘리먼트에서 복소수 연산이 필요한 단점이 있고, 종래기술[2]는 데이타 열을 프로세싱엘리먼트에 저장시켜야 하는 문제가 있고, 종래기술[3]은 2차원 시스톨릭어레이 구조를 이용하여 1차원 DCT를 수행하는 구조인데 필요한 프로세싱 엘리먼트의 수가 많은 단점이 있었다.
단일화된 구조로서 DCT/DST/DHT를 수행할 수 있는 종래의 방법 및 장치로는 본 출원인들에 의한 2차원 시스톨릭어레이 구조에 의한 변환 수행 방법 및 장치(종래기술 [4] : 반성범, 박래홍, DCT/DST/DHT 하드웨어구현을 위한 2차원 시스톨릭어레이., 전자공학회 논문지, 제31권 B편 제10호, pp. 11-20, 1994년 10월.)가 있다.
그러나, 이러한 종래기술[4]에 의한 수행방법은 처리하는 데이타 수가 증가하면, 종래기술 [1], [2], [3]에 의한 것들보다 필요한 프로세싱 엘리먼트의 수가 오히려 더 많아지는 단점이 있다.
본 발명의 목적은 종래기술 [1], [2], [3]에서의 단점을 개선하기 위하여 단일화된 시스톨릭어레이 구조를 구현하여 DCT/DST/DHT에 모두 적용할 수 있을 뿐만 아니라, DCT만의 수행 성능의 면에서도 종래기술들보다 성능이 좋은 방법 및 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 종래기술 [4]에서의 단점을 개선하기 위하여, 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행함에 있어서 처리 속도가 빠르고 구조가 간단한 방법 및 그 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 방법은 N-포인트 데이타 열을 짝수 주파수 성분과 홀수 주파수 성분으로 분리하여 각각의 성분들이 동시에 독립적으로 계산될 수 있도록 하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 장치는 입력되는 두 데이타의 합과 차를 연산하는 기능을 하는 프로세싱 유닛과 상기 프로세싱 유닛의 출력단으로부터 입력되는 데이타의 입력되는 커널값을 곱하고 앞단의 프로세싱 엘리먼트의 출력단으로부터 입력되는 데이타를 더하여 출력하는 프로세싱 엘리먼트가 병렬적으로 배치된 구조를 가지는 것임을 특징으로 한다.
이하에서 본 발명을 상세하게 설명한다.
본 명세서에서 각종 연산을 수행하는 장치의 단위는 프로세싱 유닛과 일반적으로 사용되는 프로세싱 엘리먼트로 구분하여 사용하는데, 각 장치 단위가 수행하는 연산은 첨부된 도면에 제시되어 있다. 도면에서 제시되어 있는 바와 같이, 본 명세서에서 프로세싱 엘리먼트에 비하여 간단한 계산을 수행하는 처리 단위를 프로세싱 유닛이라고 명명하여 사용한다.
제1도는 본 발명에 의한 방법 및 장치에서 사용되는 프로세싱 유닛(PU)과 프로세싱 엘리먼트(PE)의 연산 기능을 설명하는 블럭도이다.
제1(a)는 두 입력의 합과 차를 출력하는 프로세싱 유닛을 나타내는 것으로서이는 2-포인트 DCT를 수행하는 과정과 동일하다. 제1(b)도는 짝수, 홀수 주파수 성분을 병렬처리하는 프로세싱 엘리먼트로서 xi와 yi가 프로세싱 엘리먼트에 입력되고 DCT의 계수값인 α와 β가 입력되면 두개의 값이 곱해지고 좌측에서 입력되는 ui와 vi가 합쳐wu xoyo가 출력된다.
제2도는 8-포인트 데이타 열의 경우에 있어서, 본 발명인 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 장치의 기본 블럭도이다.
상기한 바와같은 연산을 수행하는 프로세싱 유닛과 프로세싱 엘리먼트들이 제2도에서 보이는 바와같이 배치되고, 입력 데이타 열은 프로세싱 유닛으로 입력되고, 프로세싱 유닛으로부터의 출력과 각 변환을 수행하기 위한 커널들이 프로세싱 엘리먼트로 입력되고, 프로세싱 엘리먼트들간의 데이타의 진행은 제2도의 왼쪽으로부터 오른쪽으로 진행하여 최우측의 프로세싱 엘리먼트로부터 최종 결과가 출력된다.
아래에서는 먼저, 제2도에서 보이는 바와 같이 기본 블럭도를 사용하여 DCT를 수행하는 것을 설명하고 DST, DHT를 설명하기로 한다.
[DCT의 수행]
N-포인트 DCT Y(k)는 주어진 데이타 열 x(n), 0≤n≤N-1, 에 대하여 다음과 같이 정의되어 있다.
여기서, e(k)는 k=0일 때 1/ 이고 그 외의 경우에는 1이다.
상기의 식(1)에서은 단순한 상수 부분이므로, 본 명세서에서 다음의 식(2)에서와 같이 정의되는 정규화된 DCT X(k)를 사용하기로 한다.
여기서,이다.
X(k)를 짝수 주파수 성분 X(2r)과 홀수 주파수 성분 X(2r+1)로 나누어 나타내면 다음과 같다.
상기의 식(3)과 식(4)를 8-포인트 DCT에 적용하여 행렬식으로 표현하면 다음과 같다.
여기서
이다.
상기의 식(5)와 식(6)에서 보는 바와 같이, 짝수 주파수 성분 X(2r)과 홀수주파수 성분 X(2r+1)은 독립적으로 계산되므로 병렬처리가 가능하다.
그러므로 각각의 프로세싱 엘리먼트에 데이타 열이 입력되기 전에 두 데이타 열의 합과 차를 계산하는 프로세싱 유닛에 데이타 열을 통과시켜 데이타 열의 합과 차를 수하여 프로세싱 엘리먼트에 입력하면 하나의 프로세싱 엘리먼트에서 짝수 주파수 성분과 홀수 주파수 성분을 동시에 계산할 수 있다.
제3도는 상기와 같은 본 발명에 의한 장치에 의하여 예를 들어 8-포인트 DCT 수행을 설명하는 블럭도이다.
각 프로세싱 유닛에 입력되는 데이타 열의 순서와 각 프로세싱 엘리먼트에 입력되는 커널(Kernel)값은 제3도에서 보이는 바와 같다.
데이타 열은 각 프로세싱 유닛에 입력되어 2-포인트 DCT를 수행한 후 각각의 프로세싱 엘리먼트에 입력된다. 또한 DCT의 계수 값들도 프로세싱 엘리먼트에 입력된다. 데이타들은 제3도의 좌측에서 우측으로 진행하여 DCT를 수행한 최종 결과는 우측으로 출력된다.
짝수 주파수 성분 X(2r)과 홀수 주파수 성분 X(2r+1)이 독립적으로 계산될 수 있으므로 하나의 프로세싱 엘리먼트에서 계산할 수 있다.
따라서, 제3도에서 보이는 바와 같이, 한 클럭에 X(0)과 X(1)이 출력되듯이 짝수, 홀수 주파수 성분의 두개의 값이 한 클럭에 출력된다.
제3도에서 보이는 바와 같이, N-포인트 DCT를 수행하는데 있어서, N/2개의 프로세싱 엘리먼트가 필요하므로, 한 데이타 열이 입력된 후 N/2클럭 후에 다음의 데이타 열이 입력되어 계산되므로 출력생성주기는 NT/2이다.
프로세싱 엘리먼트에서 소요되는 시간은 짝수, 홀수 주파수 성분이 동시에 계산되므로 한번의 곱셈과 한번의 덧셈을 수행하는 시간이므로 한 클럭 T는 한번의 곱셈을 수행하는데 걸리는 시간(Tm)과 한번의 덧셈을 수행하는데 걸리는 시간(Ta)의 합으로 정의될 수 있다.
DCT의 첫번째 출력인 X(0)과 X(1)은 (N/2+1)T에 출력되고 마지막 출력인 X(N-2)와 X(N-1)은 NT에 출력된다. 따라서 상기와 본 발명에 의한 변환 장치에 의하여 N-포인트 DCT를 수행하는데 걸리는 전체 시간은 NT가 된다.
[DST의 수행]
본 발명에 의하여 제안된 상기의 시스톨릭어레이 구조에 의한 변환 장치를 사용하여, DCT를 수행할 때 입력되는 커널(Kernel) 값과 데이타 열의 순서만을 변경시켜서 DST를 수행 할 수 있다.
주어진 데이타 열 x(n+1), 0≤n≤N-1, 에 대하여 DST z(k)는 다음의 식(9)와 같이 정의된다. 식(9)는 DST에서 상수 부분인는 제외하고 생각한 것이다.
여기서, e(k)는 k=N일 때이고 그 외의 경우에는 1이다.
DCT의 경우와 마찬가지로 X(k)는 다음의 식(10)과 같이 분해하여 나타낼 수 있다.
여기서,이다.
식(10)과 식(11)을 8-포인트 DST에 적용하여 행렬식으로 나타내면 다음의 식(12)와 식(13)과 같다.
여기서 이다.
식(12)와 식(13)은 식(5)와 식(6)과 같은 모양이므로 제1도에서의 장치를 사용할 수 있다. 제4도는 제3도에서의 시스톨릭어레이 구조에 의한 장치를 사용하여 DST를 수행하는 것을 보여주는 것이다.
제4도에서 보이는 바와 같이, 사용되는 프로세싱 엘리먼트의 기능을 DCT를 수행하는 때와 동일하고, 다만 프로세싱 엘리먼트에 입력되는 커널의 값과 데이타 열의 순서만이 다르다.
DST를 수행함에 있어서도 DCT의 경우에서와 같이, 짝수, 홀수 주파수 성분이 동시에 출력되고, 첫번째 출력인 X(1)과 X(2)는 (NT/2)+1에 출력되고, 마지막 출력인 X(N-1)과 X(N)은 NT에 출력된다.
[DHT의 수행]
본 발명에 의하여 제안된 상기의 시스톨릭어레이 구조에 의한 변환 장치를 사용하여, DCT 또는 DST를 수행할 때 입력되는 커널(Kernel) 값을 변경시켜서 DHT를 수행 할 수 있다.
주어진 데이타 열 x(n), 0≤n≤N-1, 에 대한 DHT인 H(k)는 다음의 식(14)와 같이 정의되어 있다.
여기서, cas θ는 cosθ+sinθ를 간단하게 표기한 것이다.
식(14)의 H(k) 역시 다음의 식(15)와 식(16)과 같이짝수 주파수 성분과 홀수 주파수 성분으로 분해할 수 있다.
식(15)와 식(16)을 8-포인트 DHT에 적용하여 행렬식으로 나타내면 다음의 식(17)과 식(18)과 같다.
여기서이다.
식(17)과 식(18)은 식(5)와 식(6)과 같은 모양이므로 제1도에서의 장치를 사용할 수있다. 제5도는 본 발명에 의하여 제시된 시스톨릭어레이 구조에 의한 장치를 사용하여 DHT를 수행하는 것을 보여주는 것이다.
제5도에서 보이는 바와 같이, 사용되는 프로세싱 엘리먼트의 기능은 DCT를 수행하는 때와 동일하고, 다만 프로세싱 엘리먼트에 입력되는 커널의 값과 데이타열의 순서만이 다르다.
DHT를 수행함에 있어서도 DCT 또는 DST의 경우에서와 같이, 짝수, 홀수 주파수 성분이 동시에 출력되고, 첫번째 출력인 X(0)과 X(1)는 (NT/2)+1에 출력되고, 마지막 출력인 (X(N-2)과 X(N-1)은 NT에 출력된다.
[종래기술들과의 비교]
본 발명인 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 방법 및 그 장치의 성능 및 효율을 종래의 기술과 비교하기 위하여, 본 발명에 의하여 DCT를 수행하는데 필요한 프로세싱 엘리먼트의 수, 소요되는 시간 및 출력 생성주기등을 비교 분석하여 다음의 표 1에 제시하였다.
상기 표 1에서 T'은 복소수 연산이 필요한 구조에서 한 클럭의 길이로서 복소수 곱셈에 필요한 시간(T')과 복소수 덧셈에 필요한 시간(T')의 합으로서 실수 연산만이 필요한 구조의 한 클럭의 길이인 T보다 길다.
상기 표 1에서 보는 바와 같이, 프로세싱 엘리먼트의 필요한 곱셈기의 수와 N-포인트 DCT를 수행하기 위하여 필요한 프로세싱 엘리먼트의 수 및 소요되는 시간은 본 발명에 최소이고, 출력생성주기는 본 발명이 최대이다.
따라서, 종래 기술들에 비하여 본 발명인 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 방법 및 그 장치의 성능이 월등한 것을 알 수 있다.
본 출원인들은 본 발명에 의하여 제안된 변환 수행 방법을 멘토 그래픽스사의 VHDL(Very high speed integrated circuit Hardware Description Language) 시뮬레이터인 QuickSim I을 사용하여 모델링하고, 멘토 그래픽사의 AutoLogic 을 이용하여 회로를 합성하여 장치를 구현하여 시뮬레이션한 결과 제안한 구조가 정상적으로 작동하는 것을 확인하였다.
이상에서 설명한 바와 같이, 본 발명에 의한 단일화된 시스톨릭어레이 구조에 의한 DCT/DST/DHT의 수행 방법 및 그 장치는 N-포인트 DCT/DST/DHT를 짝수 주파수 성분과 홀수 주파수 성분으로 나누어 동시에 독립적인 계산을 수행하게 함으로써 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행함에 있어서 처리 속도가 빠르고 구조가 간단한 방법 및 그 장치를 제공한다.
Claims (6)
- 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 방법에 있어서, N-포인트 데이타 열을 짝수 주파수 성분과 홀수 주파수 성분으로 분리하여 각각의 성분들이 동시에 독립적으로 계산될 수 있도록 하는 것을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 방법.
- 제1항에 있어서, 상기 방법은 짝수 주파수 성분과 홀수 주파수 성분의 두 데이타 열의 합과 차를 구하여 기설정된 커널값들에 의하여 연산함으로써 짝수 주파수 성분과 홀수 주파수 성분을 동시에 계산할 수 있도록 하는 것임을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 방법.
- 제1항 또는 제2항에 있어서, 상기 방법은 연산되는 데이타 열의 순서와 기설정된 커널값들을 수행코자 하는 변환에 적합하게 변경함으로써 DCT, DST, DHT의 각 변환을 수행하는 것임을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 방법.
- 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 장치에 있어서, 입력되는 두 데이타의 합과 차를 연산하는 기능을 하는 프로세싱 유닛과 상기 프로세싱 유닛의 출력단으로부터 입력되는 데이타와 입력되는 커널값을 곱하고 앞단의 프로세싱 엘리먼트의 출력단으로부터 입력되는 데이타를 더하여 출력하는 프로세싱 엘리먼트가 병렬적으로 배치된 구조를 가지는 것임을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 장치.
- 제4항에 있어서, 상기장치는 N-포인트 데이타 열의 변환을 수행하기 위하여 N/2개의 상기 프로세싱 유닛과 N/2개의 상기 프로세싱 엘리먼트가 병렬적으로 연결된 구조를 가지는 것임을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 장치.
- 제4항 또는 제5항에 있어서, 상기 장치는 프로세싱 유닛에 입력되는 데이타 열의 순서와 프로세싱 엘리먼트에 입력되는 기설정된 커널값을 수행코자 하는 변환에 적합하게 변경함으로써 DCT, DST, DHT의 각 변환을 수행하는 것임을 특징으로 하는 단일화된 시스톨릭어레이 구조에 의하여 DCT/DST/DHT를 수행하는 장치.
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