WO2010044242A1 - データ処理装置 - Google Patents

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WO2010044242A1
WO2010044242A1 PCT/JP2009/005306 JP2009005306W WO2010044242A1 WO 2010044242 A1 WO2010044242 A1 WO 2010044242A1 JP 2009005306 W JP2009005306 W JP 2009005306W WO 2010044242 A1 WO2010044242 A1 WO 2010044242A1
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unit
register
register file
arithmetic
units
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PCT/JP2009/005306
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Inventor
中島康彦
中田尚
Original Assignee
国立大学法人奈良先端科学技術大学院大学
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Definitions

  • the present invention relates to a data processing apparatus having a plurality of arithmetic units and capable of performing arithmetic processing by each arithmetic unit synchronously.
  • the arithmetic unit array method cannot execute existing machine language instructions. For this reason, a dedicated machine language instruction generation means for generating machine language instructions peculiar to this arithmetic unit array system is necessary, and lacks versatility.
  • a superscalar method, a vector method, and a VLIW method are known as methods that execute general machine language instructions and that can execute machine language instructions in parallel.
  • a plurality of operations and the like are specified in one instruction and are executed simultaneously.
  • the superscalar method is a method in which hardware dynamically detects machine language instructions that can be executed simultaneously from a machine language instruction sequence and executes them in parallel.
  • This superscalar method has the advantage of being able to use existing software assets as they are, but recently tends to be avoided due to the complexity of the mechanism and the large amount of power consumption.
  • the vector method is a method in which basic operations such as load, operation, and store are repeatedly applied using a vector register in which a large number of registers are arranged in a one-dimensional direction, and high speed with high power efficiency is possible. . Furthermore, since no cache memory is required, the data transfer speed between the main memory and the vector register is guaranteed, and as a result, stable high speed is realized.
  • the VLIW method is a method in which a plurality of operations and the like are designated in one instruction and are executed simultaneously.
  • this VLIW method for example, 4 instructions are fetched simultaneously, 4 instructions are decoded simultaneously, necessary data is read from a general-purpose register, and operation is performed simultaneously by a plurality of operation devices, and the operation result storage means attached to the operation device is stored. Stores the operation result.
  • the contents are read from the calculation result storage means and written to the general-purpose register.
  • the calculation result is stored in the arithmetic unit. Bypass to the input.
  • the LD / ST unit refers to the cache memory, stores the load result in the load result storage means attached to the LD / ST unit, and then the LD / ST unit performs an operation in the next cycle. The same operation as the apparatus is performed.
  • each port of the register file has a circuit for selecting one of the signal lines for the number of registers held in the register file in order to supply any number of register contents to any arithmetic device. It is because it is necessary together.
  • the conventional VLIW method has a feature that a large number of program resources can be used, but only a few instructions can be executed simultaneously.
  • an object of the present invention is to provide a data processing apparatus capable of executing more instructions in parallel.
  • a data processing apparatus for executing an instruction code composed of a plurality of machine language instructions, an instruction memory unit holding the instruction code, and the instructions
  • An instruction fetch / decode unit that takes out and decodes the instruction code from the memory unit, and corresponds to each of a plurality of register numbers described in the instruction code decoded by the instruction fetch / decode unit, and
  • a first register file unit including a plurality of first registers for temporarily holding data corresponding to the register numbers; and a plurality of second registers corresponding to the first registers of the first register file unit on a one-to-one basis.
  • the data of each first register of the first register file unit is transferred to each second register of the second register file unit corresponding to each first register of the first register file unit.
  • the second arithmetic unit reads the data from the second register of the second register file unit. Can be used to execute operations.
  • the calculation result of the first calculation unit is transferred to the second calculation unit.
  • the second calculation unit can use the calculation result of the first calculation unit for execution of the calculation immediately after the calculation by the first calculation unit.
  • the data processing apparatus of the present invention includes an instruction memory unit that holds the instruction code, an instruction fetch / decode unit that extracts and decodes the instruction code from the instruction memory unit, and the instruction fetch / decode unit.
  • the first register includes a plurality of first registers that correspond one-to-one to each of the plurality of register numbers described in the instruction code decoded by the data and that temporarily hold data corresponding to the register numbers N (n is an integer greater than or equal to 1) register files including a file part and a second register file part including a plurality of second registers corresponding to each first register of the first register file part on a one-to-one basis
  • a first arithmetic unit that performs an operation using read data of each first register of the first register file unit, and a second arithmetic unit N calculation units, and n holding units including a first holding unit for temporarily holding the calculation result of the first calculation unit, wherein the first register file unit has its first When the register holds data, the data is transferred to the second register of the second
  • the result can be transferred to the second arithmetic unit, and the second arithmetic unit includes the read data of each second register of the second register file unit and the arithmetic result transferred by the first holding unit.
  • the operation is executed using at least one of the above.
  • Embodiments 1 to 10 the configuration of the data processing apparatus in the present invention will be described in Embodiments 1 to 10, and then the processing procedure of the data processing method in the present invention will be described in Embodiment 11.
  • FIG. 1 is a diagram showing a configuration of a data processing apparatus according to Embodiment 1 of the present invention.
  • the data processing apparatus 101 in this embodiment includes an instruction memory unit 10, an instruction fetch unit (instruction fetch / decode unit) 20, an instruction decode unit (instruction fetch / decode unit) 30, First register file unit 110, second register file unit 210, first arithmetic unit (first arithmetic unit, first holding unit) 120, and second arithmetic unit (second arithmetic unit, second holding unit) 220 And.
  • the instruction memory unit 10 can be appropriately selected from known magnetic disk devices such as hard disk drives and known storage devices such as semiconductor memories.
  • the instruction memory unit 10 holds a program composed of a plurality of instructions, and may be a partial area of the main memory, or may be an instruction buffer that holds a part of the main memory.
  • the instruction fetch unit 20 fetches a necessary instruction from the instruction memory unit 10, and the instruction decoding unit 30 decodes the fetched instruction.
  • the processing contents in the first and second arithmetic units 120 and 220 are determined by the decoding result by the instruction decoding unit 30.
  • the data processing apparatus 101 is premised on a known VLIW processor architecture.
  • the instruction fetch unit 20 fetches, for example, four 32-bit width instructions simultaneously, and the instruction decode unit 30 fetches them. Assume that the instructions are decoded simultaneously.
  • the first register file unit 110 holds data necessary for arithmetic processing in the first arithmetic unit 120.
  • the first register file unit 110 transfers a register group 111 including a plurality of registers (first registers) r0 to r11 and read data of the registers r0 to r11 of the register group 111 to the outside of the first register file unit 110.
  • a transmitter 112 for the purpose.
  • Reading and writing to the registers r0 to r11 of the register group 111 are executed based on the decoding result by the instruction decoding unit 30.
  • Each register r0 to r11 of the register group 111 is read or written using its own register number 0 to 11 as an access key.
  • the transfer unit 112 transfers the data held in the register with the specified number to the outside of the first register file unit 110.
  • the second register file unit 210 holds data necessary for arithmetic processing in the second arithmetic unit 220.
  • the second register file unit 210 transfers a register group 211 including a plurality of registers (second registers) r0 to r11 and read data of the registers r0 to r11 of the register group 211 to the outside of the second register file unit 210.
  • a transfer device 212 a transfer device 212.
  • Reading and writing to each of the registers r0 to r11 in the register group 211 is executed based on the decoding result by the instruction decoding unit 30.
  • Each register r0 to r11 of the register group 211 is read or written using its own register number 0 to 11 as an access key.
  • the registers r0 to r11 of the register group 211 have a one-to-one correspondence with the registers r0 to r11 of the register group 111 of the first register file unit 110, and register numbers between the registers of the register group 111 and the register group 211 Are associated with each other. Then, the transfer unit 112 of the first register file unit 110 stores the read data of the registers r0 to r11 of the register group 111 with the same register number as the register numbers of the registers r0 to r11 of the register group 111. Data can be transferred to the registers r0 to r11 of the register group 211 of the register file unit 210.
  • the transfer unit 112 of the first register file unit 110 can transfer the read data of the register r3 of the register group 111 to the register r3 of the register group 211 of the second register file unit 210.
  • the transfer unit 112 of the first register file unit 110 can transfer the read data of the register r9 of the register group 111 to the register r9 of the register group 211 of the second register file unit 210.
  • the transfer device 212 transfers the data held in the register with the specified number to the outside of the second register file unit 210.
  • the first arithmetic unit 120 performs substantial processing in the data processing apparatus 101.
  • the first arithmetic unit 120 includes an arithmetic unit group 121 including arithmetic units 1-1 to 1-4, a holder group 122 including holders 1-1 to 1-4, and a transfer unit 123. Yes.
  • the first arithmetic unit 120 constitutes a first data processing stage together with the first register file unit 110, and the transfer unit 112 of the first register file unit 110 reads the read data of the registers r0 to r11 of the register group 111. Can be transferred to the first arithmetic unit 120.
  • the arithmetic units 1-1 to 1-4 of the arithmetic unit group 121 of the first arithmetic unit 120 obtain two read data from the registers r0 to r11 of the first register file unit 110, and the data Various arithmetic processes such as four arithmetic operations and logical operations are executed using. The arithmetic processing of each of the arithmetic units 1-1 to 1-4 is executed simultaneously.
  • the holders 1-1 to 1-4 of the holder group 122 store the calculation results of the corresponding calculators 1-1 to 1-4.
  • Each retainer 1-1 to 1-4 corresponds one-to-one with each computing unit 1-1 to 1-4.
  • the transfer unit 123 transfers the calculation results of the calculators 1-1 to 1-4 stored in the holders 1-1 to 1-4 to the outside of the first calculator 120.
  • the second arithmetic unit 220 performs substantial processing in the data processing apparatus 101.
  • the second arithmetic unit 220 includes an arithmetic unit group 221 including arithmetic units 2-1 to 2-4, a holder group 222 including holders 2-1 to 2-4, and a transfer unit 223. Yes.
  • the second arithmetic unit 220 together with the second register file unit 210, constitutes a second data processing stage, and the transfer unit 212 of the second register file unit 210 reads data read from the registers r0 to r11 of the register group 211. Can be transferred to the second arithmetic unit 220.
  • the arithmetic units 2-1 to 2-4 of the arithmetic unit group 221 of the second arithmetic unit 220 obtain two read data from the registers r0 to r11 of the second register file unit 210, and the data Various arithmetic processes such as four arithmetic operations and logical operations are executed using. The arithmetic processing of each of the arithmetic units 2-1 to 2-4 is executed simultaneously.
  • the computing units 2-1 to 2-4 of the computing unit group 221 of the second computing unit 220 are stored in the respective cages 1-1 to 1-4 of the cage group 122 of the first computing unit 120.
  • the calculation result can be acquired.
  • the transfer unit 123 of the first calculation device 120 can transfer the calculation results of the calculation units 1-1 to 1-4 stored in the holders 1-1 to 1-4 to the second calculation device 220. It has become.
  • the arithmetic units 2-1 to 2-4 of the second arithmetic unit 220 execute arithmetic processing using the arithmetic results instead of the read data of the registers r0 to r11 of the second register file unit 210. be able to.
  • the holders 2-1 to 2-4 of the holder group 222 store the calculation results of the corresponding calculators 2-1 to 2-4.
  • Each of the retainers 2-1 to 2-4 has a one-to-one correspondence with each of the arithmetic units 2-1 to 2-4.
  • the transfer unit 223 transfers the calculation results of the calculators 2-1 to 2-4 stored in the holders 2-1 to 2-4 to the outside of the second calculation device 220.
  • the arithmetic processing by the first arithmetic device 120 is performed using the read data of the registers r0 to r11 of the register group 111.
  • the read data of the registers r0 to r11 of the register group 111 that is not the target of the arithmetic processing by the first arithmetic device 120 is transferred to the second register file unit 210.
  • the arithmetic processing by the second arithmetic unit 220 is performed using the data transferred to the registers r0 to r11 of the register group 211 of the second register file unit 210.
  • the arithmetic processing by the first arithmetic device 120 is performed using the read data of the registers r0 to r11 of the register group 111.
  • the transfer device 123 of the first arithmetic device 120 is stored in each of the holders 1-1 to 1-4.
  • the computation results of the computing units 1-1 to 1-4 are transferred to the second computing device 220.
  • FIG. 2 is a diagram showing the configuration of the data processing apparatus according to Embodiment 2 of the present invention.
  • the same reference numerals are given to the same parts as those of the first embodiment of the present invention, and the detailed description thereof is omitted.
  • the difference between the data processing apparatus 102 in the present embodiment and the data processing apparatus 101 in the first embodiment is that a third register file unit 310 and a third arithmetic unit (third arithmetic unit) Part, third holding part) 320.
  • a third register file unit 310 and a third arithmetic unit (third arithmetic unit) Part, third holding part) 320 is also executed simultaneously.
  • the third register file unit 310 holds data necessary for arithmetic processing in the third arithmetic unit 320.
  • the third register file unit 310 transfers a register group 311 including a plurality of registers (third registers) r0 to r11 and read data of the registers r0 to r11 of the register group 311 to the outside of the third register file unit 310. And a transfer device 312 for the above.
  • Reading and writing to the registers r0 to r11 of the register group 311 are executed based on the decoding result by the instruction decoding unit 30.
  • Each register r0 to r11 of the register group 311 is read or written using its own register number 0 to 12 as an access key.
  • the registers r0 to r11 of the register group 311 have a one-to-one correspondence with the registers r0 to r11 of the register group 211 of the second register file unit 210, and register numbers between the registers of the register group 211 and the register group 311 Are associated with each other. Then, the transfer unit 212 of the second register file unit 210 receives the read data of the registers r0 to r11 of the register group 211 in the third register number having the same register number as the register numbers of the registers r0 to r11 of the register group 211. Data can be transferred to each of the registers r0 to r11 in the register group 311 of the register file unit 310.
  • the transfer unit 312 transfers the data held in the register with the designated number to the outside of the third register file unit 310.
  • the third register file unit 310 is stored in each of the holders 1-1 to 1-4 of the first arithmetic unit 120 by the transfer unit 123 of the first arithmetic unit 120.
  • the calculation result of 1-4 can be acquired.
  • the third arithmetic device 320 performs substantial processing in the data processing device 102.
  • the third arithmetic unit 320 includes an arithmetic unit group 321 including arithmetic units 3-1 to 3-4, a holder group 322 including holders 3-1 to 3-4, and a transfer unit 323. Yes.
  • the third arithmetic unit 320 constitutes a third data processing stage together with the third register file unit 310, and the transfer unit 312 of the third register file unit 310 reads the read data of the registers r0 to r11 of the register group 311. Can be transferred to the third arithmetic unit 320. Then, each of the arithmetic units 3-1 to 3-4 of the arithmetic unit group 321 of the third arithmetic unit 320 acquires two read data from each of the registers r0 to r11 of the third register file unit 310, and these data Various arithmetic processes such as four arithmetic operations and logical operations are executed using. The arithmetic processing of each of the arithmetic units 3-1 to 3-4 is executed simultaneously.
  • the holders 3-1 to 3-4 of the holder group 322 store the calculation results of the corresponding calculators 3-1 to 3-4.
  • Each retainer 3-1 to 3-4 has a one-to-one correspondence with each computing unit 3-1 to 3-4.
  • the transfer unit 323 transfers the calculation results of the calculators 3-1 to 3-4 stored in the holders 3-1 to 3-4 to the outside of the third processor 320.
  • the third arithmetic unit 320 includes the arithmetic units 2-1 to 2-2 stored in the respective holders 2-1 to 2-4 of the second arithmetic unit 220 by the transfer unit 223 of the second arithmetic unit 220. -4 can be obtained.
  • the arithmetic processing by the second arithmetic device 220 is performed using the read data of the registers r0 to r11 of the register group 211.
  • the read data of the registers r0 to r11 of the register group 211 that is not subject to the arithmetic processing by the second arithmetic device 220 is transferred to the third register file unit 310.
  • the arithmetic processing by the third arithmetic unit 320 is performed using the data transferred to the registers r0 to r11 of the register group 311 of the third register file unit 310.
  • the arithmetic processing by the second arithmetic device 220 is performed using the read data of the registers r0 to r11 of the register group 211.
  • the transfer device 223 of the second arithmetic device 220 is stored in each of the holders 2-1 to 2-4.
  • the computation results of the computing units 2-1 to 2-4 are transferred to the third computing device 320.
  • the second arithmetic device 220 does not need the arithmetic result of the first arithmetic device 120 and the third arithmetic device 320 needs the arithmetic result of the first arithmetic device 120
  • the result of the first arithmetic device 120 is obtained. Is stored in the third register file section, so that the operation result of the first arithmetic device 120 can be input to the third arithmetic device 320 indirectly.
  • N is an integer of 1 or more.
  • the calculation result of the arithmetic unit constituting the Nth data processing stage is the register file of the (N + 2) th data processing stage when the arithmetic result is used by arithmetic units after the (N + 2) th data processing stage. Written in the part.
  • FIG. 3 is a diagram showing the configuration of the data processing apparatus according to Embodiment 4 of the present invention.
  • parts similar to those of the second embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the difference between the data processing apparatus 103 in the present embodiment and the data processing apparatus 102 in the second embodiment is that a first load / store unit (load unit, store unit) 130, The first cache memory 140 is further provided.
  • the first load / store unit 130 and the first cache memory 140 together with the first arithmetic unit 120 and the first register file unit 110 constitute a first data processing stage.
  • the first load / store unit 130 includes a load unit group 131 including load units (LD) 1-1 and 1-2, and a store unit group 132 including store units (ST) 1-1 and 1-2. Have.
  • the first cache memory 140 is connected to the first load / store unit 130, and reading and writing are executed at high speed according to the load and store operations by the first load / store unit 130.
  • a small-capacity cache different from the large-capacity cache memory used during non-array operation It is configured using a memory.
  • the dirty line necessary for the array operation is temporarily saved in an external memory (not shown), and then the first cache memory 140 is used to shift to the array operation. do it. By doing so, it is possible to maintain consistency between the contents of the cache memory used during the non-array operation and the contents of the first cache memory 140.
  • the data processing apparatus is premised on a known VLIW processor architecture.
  • the machine language instructions in the VLIW format are usually the first register file unit 110, the first arithmetic unit 120, the first load / store. This is executed by the unit 130 and the first cache memory 140.
  • the operation of the arithmetic processing by the VLIW method includes the first register file unit 110, the first arithmetic unit 120, the first load / store unit 130, and the first This is executed by one cache memory 140.
  • the register information necessary for starting the simultaneous operation of the arithmetic processing by the plurality of arithmetic devices in the first to third embodiments described above (hereinafter sometimes referred to as “array operation”) is always It is stored in the first register file unit 110.
  • Control information composed of a source register number representing a register number, a computation type of computation processing by each computation device, and a destination register number representing a register number of a register that is a storage destination of computation results of each computation device A is set for each data processing stage.
  • the control information A may be arranged as additional information for the array operation start command. In this case, the control information A can be obtained at a time when the array operation start instruction is decoded.
  • the control information A may be supplied as a subsequent VLIW instruction sequence itself.
  • the subsequent VLIW instructions are successively decoded in order, and the backward branch instruction meaning loop repetition, that is, the instruction corresponding to the final stage of the array operation is decoded.
  • a forward branch instruction meaning exit from the loop that is, an instruction corresponding to an array operation termination condition (operation termination condition) can be detected and set as a pause condition. For this reason, control information to be added to the existing instruction sequence can be reduced.
  • control information arrives at the same time as the first data arrives at the computing device in FIG.
  • an array operation termination condition for stopping the array operation of the arithmetic unit in each stage is added to the control information A, and when the pre-designated condition is satisfied during the array operation, the non-array is automatically performed. It is configured to return to operation.
  • the array operation termination condition is specifically the number of execution cycles of the arithmetic unit in each data processing stage.
  • FIG. 4 is a diagram showing the configuration of the data processing apparatus according to the fifth embodiment of the present invention.
  • parts similar to those of the fourth embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the difference between the data processing apparatus 104 in the present embodiment and the data processing apparatus 103 in the fourth embodiment is that an external memory 150 is further provided.
  • the external memory 150 is connected only to the first cache memory 140 held by the first load / store unit 130. From the second stage onward, data in the first cache memory 140 is sequentially propagated. This simplifies the connection between the external memory 150 and the cache memory at each data processing stage.
  • the load instruction refers to the first cache memory 140 according to the address obtained by adding / subtracting the address information stored in the first register file unit 110 in the first arithmetic unit 120, and the obtained data is stored in the first load / store unit. Stored in the store units 1-1 and 1-2 of the 130 store unit group 132.
  • the data stored in the store units 1-1 and 1-2 are input to the subsequent arithmetic unit or register file unit in the next cycle.
  • FIG. 5 is a diagram showing the configuration of the data processing apparatus according to Embodiment 6 of the present invention.
  • parts similar to those of the fifth embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the difference between the data processing apparatus 105 in the present embodiment and the data processing apparatus 104 in the fifth embodiment is that the second load / store unit 230 and the third load / store unit 330 are different. And a second cache memory 240 and a third cache memory 340.
  • the second load / store unit 230 and the second cache memory 240 together with the second arithmetic unit 220 and the second register file unit 210 constitute a second data processing stage.
  • the third load / store unit 330 and the third cache memory 340 together with the third arithmetic device 320 and the third register file unit 310 constitute a third data processing stage.
  • the second load / store unit 230 includes a load unit group 231 composed of load units (LD) 2-1 and 2-2, and a store unit group 232 composed of store units (ST) 2-1 and 2-2. Have.
  • the third load / store unit 330 includes a load unit group 331 composed of load units (LD) 3-1, 3-2, and a store unit group 332 composed of store units (ST) 3-1, 3-2. ,have.
  • the second cache memory 240 is connected to the second load / store unit 230, and reading and writing are executed at high speed according to the load and store operations by the second load / store unit 230.
  • the third cache memory 340 is connected to the third load / store unit 330, and reading and writing are executed at high speed according to the load and store operations by the third load / store unit 330.
  • the second and third cache memories 240 and 340 are used during non-array operation because the capacity needs to be extremely small in order to propagate the entire contents to the next and subsequent stages.
  • the cache memory is configured using a small-capacity cache memory different from the large-capacity cache memory.
  • the second and third cache memories 240 and 340 do not have an interface for directly transferring data to the external memory 150. Therefore, data is indirectly supplied from the first cache memory 140 via the previous cache memory.
  • FIG. 6 is a diagram showing the configuration of the data processing apparatus according to Embodiment 7 of the present invention.
  • parts similar to those in the sixth embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • control information is set in advance in each arithmetic unit and the contents of the register flow from the previous stage, so that an operation originally intended by a machine language instruction in the VLIW format is performed. The same result as the result can be obtained continuously by the array operation.
  • the load instruction in each stage autonomously increments or decrements the address information without waiting for the result of the subsequent instruction, and continuously references the cache memory. Configuration is required.
  • each stage of the arithmetic device for calculating the load address calculates the next address using the previous arithmetic result.
  • the load address is obtained by adding an offset to the base register, and for this addition, it must pass through one stage of the arithmetic unit.
  • the next address to be used is not a value obtained by adding an offset, but a value obtained by adding only the data width such as 4 bytes.
  • an ordinary program executes an instruction for increasing the value of the base register by 4 after execution of the load instruction.
  • the previous stage autonomously updates the base address.
  • FIG. 7 is a diagram showing the configuration of the data processing apparatus according to the eighth embodiment of the present invention.
  • parts similar to those of the seventh embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the first cache memory 140 is connected to the external memory 150.
  • the operation of the data processing apparatus 107 in the present embodiment will be described by taking an outline extraction process which is one of image processes as an example.
  • the contour extraction process which is one of the image processes, is to obtain a difference between diagonal pixels, for example, in a 3 ⁇ 3 pixel region, and generate a contour at the center pixel position when the sum exceeds a threshold value. is there.
  • image data is transferred from an external I / O device to an external memory so as to have continuous addresses in the horizontal direction.
  • continuous pixels in the vertical direction are discrete as memory addresses.
  • the conventional cache memory is a technology that saves a continuous address area of about 16 words in a memory that is faster than an external memory, and is expected to be reused many times. Therefore, the above effect cannot be expected when the vertical discrete addresses are frequently referred to.
  • the data processing device 107 when pixel data is stored in the external memory from the external I / O device, in order to expect high throughput by burst transfer, the external memory that is the write destination is used.
  • the data transfer is performed such that the addresses are continuous based on the transfer information F including the base address and the number of transfer words (1024 when the image width is 1024 words).
  • the base address of the first cache memory that is the write destination is supplied in order to supply the pixel data adjacent in the vertical direction to the arithmetic device every cycle.
  • a plurality of short data (for example, every cycle) belonging to different banks of the external memory based on the transfer information G composed of the transfer data length (when the image width is 1024 words, the transfer of the upper, middle, and lower 3 words is 1024 times) 3 words) can be transferred to a plurality of lines of the cache memory every cycle.
  • Such transfer information is associated with the array operation start command, and is read when the array operation start command is detected.
  • FIG. 8 is a diagram showing the configuration of the data processing apparatus according to the ninth embodiment of the present invention.
  • the same parts as those in the eighth embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a mechanism for synchronizing the first cache memory and the first arithmetic unit is necessary.
  • the purpose is that when all the data necessary for the first cache memory is obtained, that is, when it is confirmed that all the data required by the load / store unit after the second stage exists in the first cache memory.
  • the arithmetic units are operated all at once, and all the arithmetic units are stopped all at once while the necessary data does not exist in the first cache memory.
  • the number of loads (SKIP information) to be operated in advance before the start of the operation of the arithmetic device is added to the data transfer information described above.
  • the operation of the subsequent arithmetic unit is started.
  • the subsequent arithmetic unit is operated.
  • the subsequent stage is stopped.
  • the array operation is temporarily stopped to wait for data.
  • the first stage load operation stops and only the subsequent stage operation continues.
  • the array operation can be accurately controlled by stopping the array operation when the operation number counter in the final stage arithmetic unit reaches a specified value.
  • the final result of the array operation is stored in an external memory or an external I / O device by a store instruction.
  • a plurality of types of image processing can be continuously performed by storing the data in another external memory and using the input of another N-stage configuration connected to the external memory.
  • an external memory is used as an interface to connect another array structure as a subordinate connection or directly connect to a first cache memory of another array structure. Accordingly, the number of stages of the arithmetic device can be expanded to cope with it.
  • the instruction decode function interprets the machine language instruction as usual and stops the conventional operation for controlling the first arithmetic unit.
  • the network between the arithmetic units necessary for array operation is set based on the machine language instructions in the loop structure.
  • FIG. 10 the machine language instruction in the first line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the first row is indicated by “S1”.
  • the instruction code on the first line describes two load instructions (ld) and one subtraction instruction (subicc).
  • the first load instruction (ld) adds the contents of the register (gr4) of the first register file unit 110 and a constant (-1284) (const.), And uses the result as the main memory address to store the first cache memory 140.
  • the read value is referred to and stored in the register (fr1) of the fourth register file unit 410.
  • the register (gr4) is read from the first register file unit 110 and set to be input to the arithmetic unit (first EAG) belonging to the first arithmetic unit 120.
  • This setting is the same as the selection signal setting for a general selection circuit.
  • the addition result of the first EAG is stored in the holder of the first EAG, and then transferred to the first load / store unit 130 in the next cycle.
  • the input selection procedure in the first load / store section 130 is not necessary.
  • the network is set so that the result of the first load / store unit 130 is written to the register (fr1) of the fourth register file unit 410.
  • the second load instruction (ld) adds the contents of the register (gr4) of the first register file unit 110 and a constant (1284) (const.), And the result. Is stored in the register (fr2) of the fourth register file unit 410 with reference to the first cache memory 140 as a main memory address.
  • the register (gr4) is read from the first register file unit 110 and set to be input to the arithmetic unit (second EAG) belonging to the first arithmetic unit 120.
  • the addition result of the second EAG is stored in the second EAG holder, and then transferred to the first load / store unit 130 in the next cycle.
  • the input selection procedure in the first load / store unit 130 is not necessary.
  • the network is set so that the result of the first load / store unit 130 is written to the register (fr2) of the fourth register file unit 410.
  • the third subtraction instruction (subicc) is an instruction to subtract 1 from the register (gr7) of the first register file unit 110 and store the result in the same register (gr7).
  • a network up to the first computing device 120 is set so as to subtract 1 from the contents of the register (gr7) of the first register file unit 110.
  • the network is set so that the output of the arithmetic unit (subicc) belonging to the first arithmetic unit 120 is not input from the register (gr7) of the first register file unit 110 after the next cycle.
  • condition code described later can be used as a termination condition for the array operation.
  • the network is set so that the condition code accompanying the subtraction result is transferred to the register (icc0) of the third register file unit 310.
  • FIG. 11 the machine language instruction in the second line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the second row is indicated by “S2”.
  • the instruction code on the second line describes two load instructions (ld) and one conditional branch instruction (beq).
  • the first load instruction (ld) adds the contents of the register (gr4) of the second register file unit 210 and the constant (-1280) (const.), And uses the result as the main memory address to store the second cache memory 240.
  • the read value is referred to and stored in the register (fr3) of the fifth register file unit 510.
  • a setting for transferring the register (gr4) of the first register file unit 110 to the register (gr4) of the second register file unit 210 is performed.
  • the register (gr4) is read from the second register file unit 210 and set to be input to the arithmetic unit (first EAG) belonging to the second arithmetic unit 220.
  • the addition result of the first EAG is stored in the holder of the first EAG, and then transferred to the second load / store unit 230 in the next cycle.
  • the network is set so that the result of the second load / store unit 230 is written to the register (fr3) of the fifth register file unit 510.
  • the second load instruction (ld) adds the contents of the register (gr4) of the second register file unit 210 and a constant (1280) (const.), And the result. Is stored in the register (fr4) of the fifth register file unit 510 with reference to the second cache memory 240 as a main memory address.
  • the register (gr4) is read from the second register file unit 210 and set to be input to the computing unit (second EAG) belonging to the second computing unit 220.
  • the addition result of the second EAG is stored in the second EAG holder, and then transferred to the second load / store unit 230 in the next cycle.
  • the network is set so that the result of the second load / store unit 230 is written to the register (fr4) of the fifth register file unit 510.
  • conditional branch instruction (beq) indicates that the condition code (icc0) accompanying the result of the subtraction instruction (subicc) described in the instruction code on the first line shown in FIG. 9 is 0,
  • Machine language instruction that branches to edge ⁇ exit.
  • normal operation non-array operation
  • it is executed as a conventional conditional branch instruction.
  • this condition code (icc0) is used as the above-mentioned “array operation termination condition”.
  • the subtraction result indicates 0, it becomes a trigger (ARRAY-ABORT signal) for terminating the array operation and returning to the normal operation (non-array operation).
  • condition code (icc0) accompanying the result of the subtraction instruction by the first arithmetic unit 120 can be bypassed from the first arithmetic unit 120 to the second arithmetic unit 220, so that eventually the register ( icc0) need not be written.
  • FIG. 12 the machine language instruction in the third line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the third row is indicated by “S3”.
  • the instruction code on the third line describes two load instructions (ld) and one SAD instruction (sad).
  • the first load instruction (ld) adds the content of the register (gr4) and a constant (-1276), refers to the third cache memory 340 using the result as the main memory address, and stores the read value in the register (fr5). To store.
  • the register (gr4) of the third register file unit 310 is read and set to be input to the arithmetic unit (first EAG) belonging to the third arithmetic unit 320.
  • the addition result of the first EAG is stored in the holder of the first EAG, and then transferred to the third load / store unit 330 in the next cycle.
  • the network is set so that the result of the third load / store unit 330 is written to the register (fr5) of the sixth register file unit 610.
  • the second load instruction (ld) adds the contents of the register (gr4) of the third register file unit 310 and a constant (1276) (const.), And the result. Is stored in the register (fr6) of the sixth register file unit 610 by referring to the third cache memory 340 with the main memory address as the main memory address.
  • the register (gr4) is read from the third register file unit 310 and set to be input to the computing unit (second EAG) belonging to the third computing unit 320.
  • the addition result of the second EAG is stored in the second EAG holder, and then transferred to the third load / store unit 330 in the next cycle.
  • the network is set so that the result of the third load / store unit 330 is written to the register (fr6) of the sixth register file unit 610.
  • the SAD instruction (sad) obtains the absolute difference sum for each byte of the register (fr1) and the register (fr2) of the fourth register file unit 410 previously loaded by the first load / store unit 130, and obtains the result as the fifth.
  • This is a machine language instruction to be written in the register (fr1) of the register file unit 510.
  • the first load / store unit 130 writes the register (fr1) and the register (fr2) of the fourth register file unit 410.
  • an input (ld-bypass) can be made to the third arithmetic unit 320. Therefore, finally, reading from the register (fr1) and the register (fr2) of the fourth register file unit 410 becomes unnecessary.
  • the computing unit network is set so that the result of the SAD instruction (sad) is written to the register (fr1) of the fifth register file unit 510.
  • FIG. 13 the machine language instruction in the fourth line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the fourth row is indicated by “S4”.
  • the instruction code on the fourth line describes two load instructions (ld), one addi instruction, and one SAD instruction (sad).
  • the first load instruction (ld) adds the contents of the register (gr4) and the constant (-4) (const.), And uses the result as a main memory address to refer to the fourth cache memory 440 and read the read value.
  • the data is stored in the register (fr7) of the seventh register file unit 710.
  • the register (gr4) of the fourth register file unit 410 is read and set to be input to the arithmetic unit (first EAG) belonging to the fourth arithmetic unit 420.
  • the addition result of the first EAG is stored in the holder of the first EAG, and then transferred to the fourth load / store unit 430 in the next cycle.
  • the network is set so that the result of the fourth load / store unit 430 is written to the register (fr7) of the seventh register file unit 710.
  • the second load instruction (ld) adds the contents of the register (gr4) of the third register file unit 310 and the constant (4) (const.), And the result. Is stored in the register (fr8) of the seventh register file unit 710 with reference to the fourth cache memory 440 as a main memory address.
  • the register (gr4) of the fourth register file unit 410 is read out and input to the computing unit (second EAG) belonging to the fourth computing unit 420 is set.
  • the addition result of the second EAG is stored in the second EAG holder, and then transferred to the fourth load / store unit 430 in the next cycle.
  • the network is set so that the result of the fourth load / store unit 430 is written to the register (fr9) of the seventh register file unit 710.
  • the SAD instruction (sad) obtains the absolute difference sum for each byte of the register (fr3) and the register (fr4) of the fifth register file unit 510 previously loaded by the second load / store unit 230, and obtains the result as the sixth.
  • This is a machine language instruction to be written to the register (fr3) of the register file unit 610.
  • the second load / store unit 230 writes the register (fr3) and the register (fr4) of the fifth register file unit 510.
  • an input (ld-bypass) can be made to the fourth arithmetic unit 420. Therefore, finally, reading from the register (fr3) and the register (fr4) of the fifth register file unit 510 becomes unnecessary.
  • the computing unit network is set so that the result of the SAD instruction (sad) is written to the register (fr3) of the sixth register file unit 610.
  • the addi instruction is a machine language instruction for updating the address of the register (gr4).
  • a feedback loop is generated for the first to fourth arithmetic devices 120 to 420 which are arithmetic devices using the register (gr4). By generating these feedback loops, the load addresses of the first to fourth arithmetic devices 120 to 420 are automatically updated.
  • FIG. 14 the machine language instruction in the fifth line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the fifth line is indicated by “S5”.
  • the instruction code on the fifth line describes one SAD instruction (sad) and one addition instruction (madd).
  • the SAD instruction (sad) obtains the absolute difference sum for each byte of the register (fr5) and the register (fr6) of the sixth register file unit 610 previously loaded by the third load / store unit 330, and obtains the result as the seventh.
  • This is a machine language instruction to be written in the register (fr5) of the register file unit 710.
  • the third load / store unit 330 writes the register (fr5) and the register (fr6) of the sixth register file unit 610.
  • an input (ld-bypass) can be made to the fifth arithmetic unit 520. Therefore, finally, reading from the register (fr5) and the register (fr6) of the sixth register file unit 610 becomes unnecessary.
  • the computing unit network is set so that the result of the SAD instruction (sad) is written to the register (fr5) of the seventh register file unit 710.
  • the addition instruction (madd) is a machine language instruction that accumulates the result of the previous SAD instruction (sad) in the register (fr1) of the seventh register file unit 710.
  • the register (fr1) is read from the fifth register file unit 510 and read out from the sixth register file unit 610.
  • the calculation result immediately before by the fourth arithmetic unit 420 can be bypassed (fr3-bypass) and input to the fifth arithmetic unit 520.
  • the calculator network is set so that the calculation result of the fifth calculation device 520 is stored in the register (fr1) of the seventh register file unit 710.
  • FIG. 15 the machine language instruction in the sixth line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the sixth line is indicated by “S6”.
  • the instruction code on the sixth line describes one SAD instruction (sad) and one addition instruction (madd).
  • the SAD instruction (sad) obtains the absolute difference sum for each byte of the register (fr7) and the register (fr8) of the seventh register file unit 710 previously loaded by the fourth load / store unit 430, and obtains the result as the eighth.
  • This is a machine language instruction to be written in the register (fr7) of the register file unit 810.
  • the fourth load / store unit 430 writes the register (fr7) and the register (fr8) of the seventh register file unit 710.
  • an input (ld-bypass) can be made to the sixth arithmetic unit 620. Therefore, finally, reading from the register (fr7) and the register (fr8) of the seventh register file unit 710 becomes unnecessary.
  • the computing unit network is set so that the result of the SAD instruction (sad) is written to the register (fr7) of the eighth register file unit 810.
  • the addition instruction (madd) is a machine language instruction that accumulates the result of the previous SAD instruction (sad) in the register (fr1) of the eighth register file unit 810.
  • the calculation result immediately before by the fifth arithmetic unit 520 can be bypassed (fr5, 1-bypass) and input to the sixth arithmetic unit 620.
  • the calculator network is set so that the calculation result of the sixth calculation device 620 is stored in the register (fr1) of the eighth register file unit 810.
  • FIG. 16 the machine language instruction on the seventh line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the seventh row is indicated by “S7”.
  • the addition instruction (madd) is a machine language instruction that accumulates the result of the previous SAD instruction (sad) in the register (fr1) of the ninth register file unit 910.
  • the calculation result immediately before by the sixth arithmetic unit 620 can be bypassed (fr7, 1-bypass) and input to the seventh arithmetic unit 720.
  • the calculator network is set so that the calculation result of the seventh calculation device 720 is stored in the register (fr1) of the ninth register file unit 910.
  • FIG. 17 the machine language instruction in the eighth line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the eighth row is indicated by “S8”.
  • the correction instruction (msum) is an instruction for merging the results divided into a plurality of partial sums such as upper and lower in the register (fr1) into one (summing up the partial sums to obtain a sum).
  • SAD SAD
  • the sum can be finally obtained by this instruction.
  • the register (fr1) necessary for the calculation is input from the seventh calculation device 720 in the previous stage to the eighth calculation device 820 by bypass (fr1-bypass), and the calculation result of the eighth calculation device 820 is stored in the tenth register file unit 1010. Set the computing unit network to be stored in the register (fr1).
  • FIG. 18 the machine language instruction in the ninth line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the ninth line is indicated by “S9”.
  • conditional set instruction (cset) is “11” in the eleventh register file section when the sum obtained by the correction instruction (msum) is less than the threshold given by the register (fr9), and “1” otherwise. This instruction is stored in the register (fr1) of 1110.
  • the register (fr1) necessary for the calculation is input from the eighth arithmetic unit 820 in the previous stage to the ninth arithmetic unit 920 by bypass (fr1-bypass), and the threshold value is sequentially transferred from the first register file unit 110 to the ninth register.
  • the calculation result of the ninth arithmetic unit 920 is read out from the register (fr9) of the ninth register file unit 910, and the calculation result of the ninth arithmetic unit 920 is
  • the arithmetic unit network is set so as to be stored in the register (fr1) of the unit 1110.
  • FIG. 19 the machine language instruction on the 10th line of the instruction code shown in FIG. 9 is interpreted.
  • the setting location based on the instruction code in the 10th row is indicated by “S10”.
  • the store instruction (stb) adds the contents of the register (gr5) and the constant (0) (const.), And stores the data in the store buffer (STBF) using the result as the main memory address.
  • the register (gr5) of the tenth register file unit 1010 is read and set to be input to the arithmetic unit (EAG) belonging to the tenth arithmetic unit 1020.
  • EAG arithmetic unit
  • the EAG addition result is stored in the EAG holder, it is transferred to the tenth load / store unit 1030 in the next cycle.
  • the contents of the store buffer (STBF) are sequentially output to the external memory.
  • the addi instruction is a machine language instruction for updating the address of the register (gr5).
  • a feedback loop is generated for the tenth arithmetic unit 1020, which is an arithmetic unit that uses the register (gr5).
  • the store address of the tenth arithmetic unit 1020 is automatically updated.
  • the execution result of the preceding arithmetic unit is bypassed to the next arithmetic unit and used in the next register file unit. It is necessary to write to. This is because the execution result of the arithmetic device is not limited to the arithmetic device in the next stage, and can be used in a subsequent arithmetic device.
  • the x portion in FIG. 20 is a write path to a register that is finally determined to be unnecessary.
  • the register (gr4), the register (gr5), and the register (fr9) remain to be propagated between the register file portions.
  • propagation of the contents of the cache memory can be interrupted in the middle.
  • a plurality of sets are arranged in cascade while maintaining one set of basic configuration including a register file unit, an arithmetic unit, and a load / store unit.
  • a necessary register value is propagated between adjacent register file portions.
  • the load / store unit has a configuration in which a plurality of sets are arranged in tandem and necessary data is propagated between adjacent small cache memories.
  • register value propagation function between adjacent register files for example, a configuration in which the same number of physical registers are arranged can be used. In addition, a configuration in which a smaller number of physical registers and a table that holds the correspondence between the numbers of the registers can be used.
  • a data processing apparatus is a data processing apparatus that interprets and executes a machine language instruction, and includes a plurality of registers that temporarily hold data corresponding to a plurality of register numbers described in the machine language instruction.
  • a first-stage register file device, a first-stage arithmetic device that performs an operation using one or more data read from the first-stage register file device as an input, and the first-stage arithmetic device A first-stage calculation result holding means for temporarily holding a calculation result; a second-stage register file apparatus holding the same amount or more data as the first-stage register file apparatus;
  • a second stage arithmetic unit that performs an operation using one or more data read from the stage register file unit as an input, and a second stage that temporarily holds an arithmetic result of the second stage arithmetic unit Computation result holding means, wherein the second stage register file device receives the contents of the first stage register file device as input, and the second stage operation device contains the contents of the first stage computation result holding means or The contents of the
  • a third-stage register file device that holds the same amount or more data as the first-stage register file device, and an operation using one or more data read from the third-stage register file device as inputs
  • a third-stage arithmetic result holding means for temporarily holding the arithmetic result of the third-stage arithmetic device
  • the third-stage register file device includes the first stage The contents of the operation result holding means or the contents of the second stage register file device are input, and the third stage arithmetic device is the contents of the second stage operation result holding means or the third stage register file device. It is preferable that the second stage arithmetic unit and the third stage arithmetic unit operate simultaneously.
  • N-th stage register file device in which N is an integer equal to or greater than 1, an N-th stage arithmetic device, and an N-th stage arithmetic result holding means are provided.
  • the (N + 2) -th stage arithmetic device is used, the (N + 2) -th stage register file device is written. It is preferable to input to the (N + 1) -th stage arithmetic unit without writing to the register file unit.
  • An array operation start instruction for starting operations of the N-th stage register file device, the N-th stage arithmetic device, and the N-th stage arithmetic result holding means, wherein N is an integer of 2 or more during execution of a machine language instruction Until detection, when only the first-stage register file device, first-stage arithmetic device, and first-stage arithmetic result holding means are operated and the array operation start instruction is detected, the instruction is associated with the instruction. Arithmetic unit control information is set in the Nth stage arithmetic unit, and the operations of the Nth stage register file unit, the Nth stage arithmetic unit, and the Nth stage arithmetic result holding means are started, and the array operation starts. It is preferable to stop the operations of the Nth stage register file device, the Nth stage arithmetic device, and the Nth stage arithmetic result holding means in accordance with the array operation termination condition indicated by the instruction.
  • the first stage arithmetic unit temporarily stores the read data, a cache memory that temporarily holds the contents of the external memory, means for reading the cache memory using address information associated with the load instruction, and It is preferable that a first stage load result holding unit is provided, and data read from the load result holding unit is used as an input to a subsequent stage arithmetic unit or register file unit.
  • the address information associated with the load instruction is retained in the means for reading out the cache memory using the address information associated with the load instruction provided in the arithmetic unit, and is retained each time a load operation is completed.
  • the address information is autonomously loaded from consecutive addresses by increasing or decreasing the load data width.
  • the first-stage cache memory includes transfer means including connection means with an external memory including a plurality of banks, a base address of a write destination cache memory associated with the array operation start instruction, and a transfer data length.
  • transfer means for transferring data based on the data is provided, and a plurality of data is simultaneously transferred to the first stage cache memory simultaneously from a plurality of different addresses on the external memory.
  • the external memory composed of a plurality of banks is based on transfer information composed of a connection means with an external I / O device, a base address of a write destination external memory associated with the array operation start command, and the number of transfer words. It is preferable that data transfer means for transferring data is provided, and a plurality of data is continuously transferred from the external I / O device to the oldest bank of the external memory.
  • the array operation termination condition is based on the fact that the subsequent arithmetic unit has been operated by the number of times related.
  • the operation result is stored in the external memory or the external I / O device by a store instruction, stored in another external memory, or input to the first cache memory of another N-stage array configuration It is preferable to do.
  • the data processing apparatus is a data processing apparatus for executing an instruction code including a plurality of machine language instructions, and includes an instruction memory unit that holds the instruction code, and the instruction memory unit.
  • An instruction fetch / decode unit that extracts and decodes the instruction code, and a plurality of register numbers described in the instruction code decoded by the instruction fetch / decode unit on a one-to-one basis, and each register
  • a first register file unit including a plurality of first registers for temporarily holding data corresponding to the number; and a plurality of second registers corresponding to each first register of the first register file unit on a one-to-one basis.
  • the first register file unit when each of its own first registers holds data, the second register file corresponding to the first register holding the data
  • the first holding unit can transfer the calculation result held by itself to the second calculation unit, and the second calculation unit can transfer the data to the second register.
  • the calculation is performed using at least one of the read data of each second register of the register file unit and the calculation result transferred by the first holding unit.
  • the data of each first register of the first register file unit is transferred to each second register of the second register file unit corresponding to each first register of the first register file unit.
  • the second arithmetic unit reads the data from the second register of the second register file unit. Can be used to execute operations.
  • the calculation result of the first calculation unit is transferred to the second calculation unit.
  • the second calculation unit can use the calculation result of the first calculation unit for execution of the calculation immediately after the calculation by the first calculation unit.
  • the n register file units further include a third register file unit including a plurality of third registers corresponding one-to-one with each second register of the second register file unit, and the n operation units include:
  • the n number of holding units further includes a second holding unit that temporarily holds a calculation result of the second calculating unit, and the second register file unit includes its own third calculating unit.
  • the second register file unit includes its own third calculating unit.
  • the operation result to be held can be transferred to the third operation unit, and the third operation unit is transferred by the read data of each third register of the third register file unit and the second holding unit. It is preferable to perform a calculation using at least one of the calculation results.
  • each second register in the second register file unit is transferred to each third register in the third register file unit corresponding to each second register in the second register file unit.
  • the third calculation unit reads the data from the third register of the third register file unit even when the data of the second register of the second register file unit is used for execution of the calculation of the second calculation unit. Can be used to execute operations.
  • the calculation result of the second calculation unit is transferred to the third calculation unit.
  • the third calculation unit can use the calculation result of the second calculation unit for execution of the calculation immediately after the calculation by the second calculation unit.
  • the calculation result held by itself is used. While the operation result is transferred to the (N + 2) th register file unit included in the n register file units, the operation result held by itself is not used for execution by the (N + 2) th and subsequent operation units. In this case, it is preferable to transfer the calculation result to the (N + 1) th calculation unit included in the n calculation units.
  • the instruction fetch / decode unit includes a plurality of register file units included in the n register file units, a plurality of operation units included in the n operation units, and a plurality of holding units included in the n holding units.
  • the plurality of register file units, the plurality of operation units, and the plurality of holding units based on the decoding result of the operation instruction Are preferably operated simultaneously, and the operation of the instruction fetch / decode unit is preferably stopped.
  • an “array operation” that simultaneously operates a plurality of register file units, a plurality of arithmetic units, and a plurality of holding units can be performed based on the decoding result of the operation instruction. Can be started.
  • the operation command includes setting information to be set for each of the plurality of register file units to be operated simultaneously, the plurality of arithmetic units, and the plurality of holding units, and the plurality of register files. And an operation termination condition for stopping simultaneous operations of the plurality of arithmetic units and the plurality of holding units, and until the instruction fetch / decode unit decodes the operation instruction, the instruction fetch / decode unit , When the first register file unit, the first arithmetic unit, and the first holding unit are operated at the same time and the operation instruction is decoded, the instruction fetch / decode unit The operation is stopped, and the plurality of register file units, the plurality of arithmetic units, and the plurality of holding units are operated simultaneously, and are included in the operation command.
  • the operations of the plurality of register file units, the plurality of arithmetic units, and the plurality of holding units excluding the first register file unit, the first arithmetic unit, and the first holding unit And the instruction fetch / decode unit, the first register file unit, the first arithmetic unit, and the first holding unit are preferably operated simultaneously.
  • the simultaneous operation of the plurality of register file units, the plurality of arithmetic units, and the plurality of holding units started based on the decoding result of the operation instruction can be stopped depending on whether the operation termination condition is satisfied. For this reason, even if the operation of the instruction fetch / decode unit is stopped, the “non-array operation” which operates the instruction fetch / decode unit, the first register file unit, the first arithmetic unit, and the first holding unit simultaneously. ”.
  • Each of the n arithmetic units uses a cache memory that temporarily holds the contents of an external memory arranged outside the data processing device, and address information associated with the load instruction included in the instruction code.
  • a load unit that reads the cache memory, and a store unit that temporarily holds data read by the load unit, and the Nth operation unit included in the n operation units has its own Data stored in the store unit can be transferred to the (N + 1) th and subsequent arithmetic units included in the n arithmetic units and the (N + 1) th and subsequent register file units included in the n register file units.
  • it is.
  • the (N + 1) th and subsequent arithmetic units are The calculation using the read data by the Nth calculation unit can be started early, and as a result, the calculation by each calculation unit can be further speeded up.
  • the Nth arithmetic unit included in the n arithmetic units is transferred to the cache memory of the (N + 1) th arithmetic unit included in the n arithmetic units when its cache memory holds data. Preferably it is possible.
  • the (N + 1) th arithmetic unit since the cache memory of the Nth arithmetic unit can be transferred to the cache memory of the (N + 1) th arithmetic unit, the (N + 1) th arithmetic unit stores the data held in the cache memory of the Nth arithmetic unit. Can be started at an early stage, and as a result, the calculation by each calculation unit can be further speeded up.
  • Each of the n arithmetic units holds address information associated with the load instruction when the cache memory is read by its own load unit, and each time reading by the load unit is completed, Preferably, the stored address information is increased or decreased by the read data width to generate address information for the next reading by the load unit.
  • each calculation unit can generate address information for the next reading by itself, each calculation unit can execute the next calculation without acquiring new address information. It is possible to speed up the calculation by
  • the first arithmetic unit includes the cache memory directly connected to an external memory disposed outside the data processing device, and the cache memory includes a write destination address and a transfer data length associated with the operation instruction. It is preferable that data transfer means for transferring data based on transfer information consisting of the data transfer means, wherein the data transfer means continuously transfers a plurality of data simultaneously from a plurality of different addresses on the external memory.
  • the external memory has data transfer means for transferring data based on transfer information consisting of a write destination address and a transfer word number associated with the operation instruction, and the data transfer means is connected to an external I / O device. It is preferable to continuously transfer a plurality of data to the oldest bank of the external memory.
  • the first arithmetic unit waits for data transfer from an external memory when the area corresponding to the address information associated with the load instruction does not exist in its cache memory, and the second and subsequent arithmetic units It is preferable that the operation termination condition is that the operation is performed a number of times corresponding to the number of transfer words associated with the operation command.
  • the present invention can be suitably used for a data processing apparatus that simultaneously executes a plurality of machine language instructions at a high speed.
  • 10 instruction memory unit 20 instruction fetch unit (instruction fetch / decode unit) 30 Instruction decode unit (instruction fetch / decode unit) 101, 102, 103, 104, 105, 106, 107, 108
  • Data processing device 110 210, 310, 410, 510, 610, 710, 810, 910, 1010, 1110 Register file part 120, 220, 320, 420, 520, 620, 720, 820, 920, 1020 arithmetic device (arithmetic unit, holding unit) 130, 230, 330, 430, 1030 Load / store unit (load unit, store unit) 130, 230, 330, 430 Cache memory 150 External memory

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Abstract

　より多くの命令を並列的に実行することができるデータ処理装置（１０１）を提供する。本発明のデータ処理装置（１０１）は、複数のレジスタを含む第１レジスタファイル部（１１０）と、第１レジスタファイル部（１１０）の各レジスタに対応する複数のレジスタを含む第２レジスタファイル部（２１０）と、第１レジスタファイル部（１１０）の読み出しデータを用いて演算を実行する第１演算装置（１２０）と、第２演算装置（２２０）と、を備えている。第１レジスタファイル部（１１０）は、データを保持するレジスタに対応する第２レジスタファイル部（２１０）のレジスタにデータを転送し、第１演算装置（１２０）は、自身が保持する演算結果を第２演算装置（２２０）に転送する。第２演算装置（２２０）は、第２レジスタファイル部（２１０）の各レジスタの読み出しデータ及び第１演算装置（１２０）の演算結果の少なくとも一方を用いて演算を実行する。

Description

データ処理装置
　本発明は、複数の演算器を有し、各演算器による演算処理を同期して行なうことができるデータ処理装置に関する。
　近年のマイクロプロセッサにおいては、マシンサイクルを短縮するとともに、１マシンサイクル当たりに実行される命令の数を増やすことにより、実効性能の向上を図る方式が多く提案されている。
　このような多数の命令を並列に処理する方式として、例えば、目的とするデータ処理に合わせて演算器ネットワークを固定し、その固定された演算器ネットワークに入力データを流し込む方式である演算器アレイ方式が知られている（例えば、特許文献１～３を参照）。
　この演算器アレイ方式では、複数の演算器からなる演算器ネットワークを利用することにより、多くの機能を並列実行することが可能である。
　しかし、演算器アレイ方式は、既存の機械語命令を実行することができない。このため、この演算器アレイ方式に特有の機械語命令を生成するための専用の機械語命令生成手段が必要であり、汎用性に欠けている。
　そこで、一般的な機械語命令を実行し、且つ、機械語命令の並列実行が可能な方式としては、例えば、スーパスカラ方式、ベクトル方式、ＶＬＩＷ方式が知られている。これらの方式では、１つの命令の中で複数の演算等が指定され、それらが同時に実行されることになる。
　先ず、スーパスカラ方式は、機械語命令列の中から同時実行可能な機械語命令をハードウエアが動的に検出して並列実行する方式である。
　このスーパスカラ方式は、既存のソフトウェア資産をそのまま活用できる強みがある一方、機構の複雑さ及び消費電力の多さから、最近では敬遠される傾向にある。
　次に、ベクトル方式は、多数のレジスタを一次元方向に並べたベクトルレジスタを用いて、ロード、演算、ストア等の基本操作を繰返し適用する方式であり、電力効率の良い高速化が可能である。さらに、キャッシュメモリが不要となることから、主記憶とベクトルレジスタ間のデータ転送速度が保証され、その結果、安定した高速化が実現される。
　しかし、このベクトル方式では、主記憶とベクトルレジスタとの間におけるデータ転送機構の規模と遅延時間が必然的に大きくなってしまう。このため、ある程度のデータ再利用が期待できる画像処理向け組み込みシステムのような応用分野に採用するには過剰な方式であると言える。
　最後に、ＶＬＩＷ方式は、１つの命令の中で複数の演算等が指定され、それらが同時に実行される方式である。このＶＬＩＷ方式では、例えば、４命令を同時にフェッチし、４命令を同時にデコードし、汎用レジスタから必要なデータを読み出し、複数の演算装置により同時に演算を行い、演算装置に付随する演算結果格納手段に演算結果を格納する。
　そして、次のサイクルではその演算結果格納手段から内容を読み出して、汎用レジスタに書き込みを行なうとともに、次の演算においてその読み出された演算結果が必要となる場合には、その演算結果を演算装置の入力へバイパスする。
　一方、ロード命令に対しては、ＬＤ／ＳＴユニットにおいてキャッシュメモリを参照し、ＬＤ／ＳＴユニットに付随するロード結果格納手段にロード結果を格納した後、次のサイクルにおいて、ＬＤ／ＳＴユニットが演算装置と同様の動作を行なう。
　このようにしてＶＬＩＷ方式では、並置された演算装置及びＬＤ／ＳＴユニットの各々の数だけ演算を同時実行することができる。さらに、ＶＬＩＷ方式では、並列実行可能な命令列をコンパイラ等によりあらかじめスケジュールしておくため、スーパスカラ方式のように同時実行可能な機械語命令をハードウエアが動的に検出する機構が不要となる。したがって、ＶＬＩＷ方式では、電力効率の良い命令実行が可能である。
　しかしながら、ＶＬＩＷ方式であっても、スーパスカラ方式と同様、高々数命令を同時実行可能であるに過ぎない。なぜなら、先ず、現実のプログラムでは、あらかじめ並列実行可能であると判断できる命令数がそれほど多くないからである。この点については、画像処理等の一部の分野では十分な命令並列度が存在することがわかっているが、並列実行可能な命令数がそれほど多くないのが一般的である。
　さらに、並列実行可能な命令数を増加させるためには、汎用レジスタに対してデータを読み書きするために必要なポートと呼ばれる回路の数も増加させなければならない。ところが、現実的な回路として数十命令を同時実行できるに耐えるレジスタファイルを構成することは極めて困難となっている。なぜなら、レジスタファイルの各ポートには、任意の番号のレジスタ内容を任意の演算装置に供給するために、レジスタファイルが保持するレジスタ数分の信号線から１つを選択する回路が演算装置数に合わせて必要となるからである。
日本国公開特許公報「特開平８－８３２６４号公報（１９９６年３月２６日公開）」 日本国公開特許公報「特開２００１－３１２４８１号公報（２００１年１１月９日公開）」 日本国公開特許公報「特開２００３－７６６６８号公報（２００３年３月１４日公開）」
　上述したように、従来のＶＬＩＷ方式には、豊富なプログラム資産を利用できるという特徴があるものの、高々数命令しか同時実行できないという問題点があった。
　さらに、あらかじめ並列実行可能であると判断できる命令数が多い場合であっても、レジスタポート数の制約により、同時実行命令数を増加させることができないという問題点もあった。
　上記問題点に鑑み、本発明の目的は、より多くの命令を並列的に実行することができるデータ処理装置を提供することにある。
　上記目的を達成するために、本発明におけるデータ処理装置は、複数の機械語命令からなる命令コードを実行するためのデータ処理装置であって、前記命令コードを保持する命令メモリ部と、前記命令メモリ部から前記命令コードを取り出してデコードする命令フェッチ／デコード部と、前記命令フェッチ／デコード部によりデコードされる前記命令コードに記述された複数のレジスタ番号の各々に一対一に対応し、且つ、前記各レジスタ番号に対応するデータを一時的に保持する複数の第１レジスタを含む第１レジスタファイル部と、前記第１レジスタファイル部の各第１レジスタと一対一に対応する複数の第２レジスタを含む第２レジスタファイル部と、を含むｎ（ｎは１以上の整数）個のレジスタファイル部と、前記第１レジスタファイル部の各第１レジスタの読み出しデータを用いて演算を実行する第１演算部と、第２演算部と、を含むｎ個の演算部と、前記第１演算部の演算結果を一時的に保持する第１保持部を含むｎ個の保持部とを備え、前記第１レジスタファイル部は、自身の各第１レジスタがデータを保持する場合には、データを保持する第１レジスタに対応する前記第２レジスタファイル部の第２レジスタに当該データを転送すると共に、前記第１保持部は、自身が保持する演算結果を前記第２演算部に転送可能となっており、前記第２演算部は、前記第２レジスタファイル部の各第２レジスタの読み出しデータ及び前記第１保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行することを特徴とする。
　上記のデータ処理装置では、第１レジスタファイル部の各第１レジスタのデータが、第１レジスタファイル部の各第１レジスタに対応する第２レジスタファイル部の各第２レジスタに転送されている。
　このため、第２演算部は、第１レジスタファイル部の第１レジスタのデータが第１演算部の演算実行に用いられている場合でも、そのデータを第２レジスタファイル部の第２レジスタから読み出して演算の実行に用いることができる。
　また、第１演算部の演算結果が、第２演算部に転送されている。
　このため、第２演算部は第１演算部による演算の終了後直ちに、第１演算部の演算結果を演算の実行に用いることができる。
　したがって、上記のデータ処理装置では、第１及び第２演算部による２つの演算を並列的に実行させることができる。
　本発明のデータ処理装置は、以上のように、前記命令コードを保持する命令メモリ部と、前記命令メモリ部から前記命令コードを取り出してデコードする命令フェッチ／デコード部と、前記命令フェッチ／デコード部によりデコードされる前記命令コードに記述された複数のレジスタ番号の各々に一対一に対応し、且つ、前記各レジスタ番号に対応するデータを一時的に保持する複数の第１レジスタを含む第１レジスタファイル部と、前記第１レジスタファイル部の各第１レジスタと一対一に対応する複数の第２レジスタを含む第２レジスタファイル部と、を含むｎ（ｎは１以上の整数）個のレジスタファイル部と、前記第１レジスタファイル部の各第１レジスタの読み出しデータを用いて演算を実行する第１演算部と、第２演算部と、を含むｎ個の演算部と、前記第１演算部の演算結果を一時的に保持する第１保持部を含むｎ個の保持部とを備え、前記第１レジスタファイル部は、自身の各第１レジスタがデータを保持する場合には、データを保持する第１レジスタに対応する前記第２レジスタファイル部の第２レジスタに当該データを転送すると共に、前記第１保持部は、自身が保持する演算結果を前記第２演算部に転送可能となっており、前記第２演算部は、前記第２レジスタファイル部の各第２レジスタの読み出しデータ及び前記第１保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行するものである。
　それゆえ、より多くの命令を並列的に実行することができるという効果を奏する。
本発明の一実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 本発明の他の実施形態におけるデータ処理装置の構成を示す図である。 命令コードを説明するための説明図である。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その１）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その２）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その３）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その４）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その５）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その６）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その７）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その８）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その９）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その１０）。 本発明の他の実施形態におけるデータ処理方法の処理手順を説明するための図である（その１１）。
　以下、図面を参照しつつ本発明の実施の形態について説明する。以下の説明に用いる図面では、同一の部品に同一の符号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰り返さない。
　先ず、本発明におけるデータ処理装置の構成について実施の形態１～１０で説明し、次に、本発明におけるデータ処理方法の処理手順について実施の形態１１で説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１におけるデータ処理装置の構成を示す図である。図１に示すように、本実施の形態におけるデータ処理装置１０１は、命令メモリ部１０と、命令フェッチ部（命令フェッチ／デコード部）２０と、命令デコード部（命令フェッチ／デコード部）３０と、第１レジスタファイル部１１０と、第２レジスタファイル部２１０と、第１演算装置（第１演算部、第１保持部）１２０と、第２演算装置（第２演算部、第２保持部）２２０と、を備えている。
　命令メモリ部１０は、ハードディスクドライブなどの磁気ディスク装置や半導体メモリ等の公知の記憶装置から適宜選択して用いることができる。命令メモリ部１０は、複数の命令からなるプログラムを保持するものであり、主記憶の一部の領域であってもよく、また、主記憶の一部を保持する命令バッファであってもよい。
　命令フェッチ部２０は、命令メモリ部１０から必要な命令をフェッチして、命令デコード部３０は、そのフェッチした命令をデコードする。命令デコード部３０によるデコード結果により、第１及び第２演算装置１２０、２２０における処理内容が決定する。
　本実施の形態におけるデータ処理装置１０１では、公知のＶＬＩＷ方式によるプロセッサアーキテクチャを前提としており、命令フェッチ部２０により例えば３２ビット幅の命令が例えば４個同時にフェッチされ、命令デコード部３０によりそれらフェッチされた命令が同時にデコードされるものと想定する。
　第１レジスタファイル部１１０は、第１演算装置１２０における演算処理に必要なデータを保持するものである。第１レジスタファイル部１１０は、複数のレジスタ（第１レジスタ）ｒ０～ｒ１１からなるレジスタ群１１１と、レジスタ群１１１の各レジスタｒ０～ｒ１１の読み出しデータを第１レジスタファイル部１１０の外部に転送するための転送器１１２と、を有している。
　レジスタ群１１１の各レジスタｒ０～ｒ１１に対する読み出しや書き込みは、命令デコード部３０によるデコード結果に基づいて実行される。レジスタ群１１１の各レジスタｒ０～ｒ１１は、自身のレジスタ番号０～１１をアクセスのキーとして読み出しや書き込みがされる。
　転送器１１２は、読み出しレジスタ番号が指定されると、その指定された番号が付されたレジスタに保持されているデータを第１レジスタファイル部１１０の外部に転送する。
　第２レジスタファイル部２１０は、第２演算装置２２０における演算処理に必要なデータを保持する。第２レジスタファイル部２１０は、複数のレジスタ（第２レジスタ）ｒ０～ｒ１１からなるレジスタ群２１１と、レジスタ群２１１の各レジスタｒ０～ｒ１１の読み出しデータを第２レジスタファイル部２１０の外部に転送するための転送器２１２と、を有している。
　レジスタ群２１１の各レジスタｒ０～ｒ１１に対する読み出しや書き込みは、命令デコード部３０によるデコード結果に基づいて実行される。レジスタ群２１１の各レジスタｒ０～ｒ１１は、自身のレジスタ番号０～１１をアクセスのキーとして読み出しや書き込みがされる。
　レジスタ群２１１の各レジスタｒ０～ｒ１１は、第１レジスタファイル部１１０のレジスタ群１１１の各レジスタｒ０～ｒ１１と一対一に対応しており、レジスタ群１１１及びレジスタ群２１１の各レジスタ間においてレジスタ番号が同一のもの同士が対応付けられている。そして、第１レジスタファイル部１１０の転送器１１２は、レジスタ群１１１の各レジスタｒ０～ｒ１１の読み出しデータを、レジスタ群１１１の各レジスタｒ０～ｒ１１のレジスタ番号と同一のレジスタ番号を持つ、第２レジスタファイル部２１０のレジスタ群２１１の各レジスタｒ０～ｒ１１に、転送可能である。例えば、第１レジスタファイル部１１０の転送器１１２は、レジスタ群１１１のレジスタｒ３の読み出しデータを、第２レジスタファイル部２１０のレジスタ群２１１のレジスタｒ３に転送可能である。また、第１レジスタファイル部１１０の転送器１１２は、レジスタ群１１１のレジスタｒ９の読み出しデータを、第２レジスタファイル部２１０のレジスタ群２１１のレジスタｒ９に転送可能である。
　転送器２１２は、読み出しレジスタ番号が指定されると、その指定された番号が付されたレジスタに保持されているデータを第２レジスタファイル部２１０の外部に転送する。
　第１演算装置１２０は、データ処理装置１０１における実体的な処理を行なうものである。第１演算装置１２０は、演算器１－１～１－４からなる演算器群１２１と、保持器１－１～１－４からなる保持器群１２２と、転送器１２３と、を有している。
　第１演算装置１２０は、第１レジスタファイル部１１０と共に、第１データ処理段を構成しており、第１レジスタファイル部１１０の転送器１１２は、レジスタ群１１１の各レジスタｒ０～ｒ１１の読み出しデータを第１演算装置１２０に転送可能である。そして、第１演算装置１２０の演算器群１２１の各演算器１－１～１－４は、第１レジスタファイル部１１０の各レジスタｒ０～ｒ１１のうちから２つの読み出しデータを取得し、それらデータを用いて四則演算や論理演算等各種の演算処理を実行する。各演算器１－１～１－４の演算処理は同時に実行される。
　保持器群１２２の保持器１－１～１－４は、各々に対応する演算器１－１～１－４の演算結果を格納する。各保持器１－１～１－４は、各演算器１－１～１－４と一対一に対応している。
　転送器１２３は、各保持器１－１～１－４に格納されている、各演算器１－１～１－４の演算結果を第１演算装置１２０の外部に転送する。
　第２演算装置２２０は、データ処理装置１０１における実体的な処理を行なうものである。第２演算装置２２０は、演算器２－１～２－４からなる演算器群２２１と、保持器２－１～２－４からなる保持器群２２２と、転送器２２３と、を有している。
　第２演算装置２２０は、第２レジスタファイル部２１０と共に、第２データ処理段を構成しており、第２レジスタファイル部２１０の転送器２１２は、レジスタ群２１１の各レジスタｒ０～ｒ１１の読み出しデータを第２演算装置２２０に転送可能である。そして、第２演算装置２２０の演算器群２２１の各演算器２－１～２－４は、第２レジスタファイル部２１０の各レジスタｒ０～ｒ１１のうちから２つの読み出しデータを取得し、それらデータを用いて四則演算や論理演算等各種の演算処理を実行する。各演算器２－１～２－４の演算処理は同時に実行される。
　さらに、第２演算装置２２０の演算器群２２１の各演算器２－１～２－４は、第１演算装置１２０の保持器群１２２の各保持器１－１～１－４に格納されている演算結果を取得することができる。第１演算装置１２０の転送器１２３は、各保持器１－１～１－４に格納されている、各演算器１－１～１－４の演算結果を第２演算装置２２０に転送可能となっている。
　そして、第２演算装置２２０の各演算器２－１～２－４は、第２レジスタファイル部２１０の各レジスタｒ０～ｒ１１の読み出しデータに代えて、それら演算結果を用いて演算処理を実行することができる。
　保持器群２２２の保持器２－１～２－４は、各々に対応する演算器２－１～２－４の演算結果を格納する。各保持器２－１～２－４は、各演算器２－１～２－４と一対一に対応している。
　転送器２２３は、各保持器２－１～２－４に格納されている、各演算器２－１～２－４の演算結果を第２演算装置２２０の外部に転送する。
　次に、本実施の形態におけるデータ処理装置１０１の動作について説明する。
　本実施の形態におけるデータ処理装置１０１においては、レジスタ群１１１のレジスタｒ０～ｒ１１の読み出しデータを用いて、第１演算装置１２０による演算処理が行なわれる。
　第１演算装置１２０による演算処理と同時に、第１演算装置１２０による演算処理の対象外であったレジスタ群１１１のレジスタｒ０～ｒ１１の読み出しデータが第２レジスタファイル部２１０に転送される。
　そして、次のサイクルにおいて、第２レジスタファイル部２１０のレジスタ群２１１のレジスタｒ０～ｒ１１に転送されたデータを用いて、第２演算装置２２０による演算処理が行なわれる。
　第２演算装置２２０による演算処理と同時に、レジスタ群１１１のレジスタｒ０～ｒ１１の読み出しデータを用いて、第１演算装置１２０による演算処理が行なわれる。
　さらに、第２演算装置２２０が第１演算装置１２０の演算結果を必要とする場合には、第１演算装置１２０の転送器１２３が各保持器１－１～１－４に格納されている、各演算器１－１～１－４の演算結果を第２演算装置２２０に転送する。
　（実施の形態２）
　次に、本発明の実施の形態２について説明する。図２は、本発明の実施の形態２におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態１と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　図２に示すように、本実施の形態におけるデータ処理装置１０２と上記の実施の形態１におけるデータ処理装置１０１とで異なる点は、第３レジスタファイル部３１０と、第３演算装置（第３演算部、第３保持部）３２０と、をさらに備えている点である。これにより、第１演算装置１２０による演算処理及び第２演算装置２２０による演算処理に加えて、第３演算装置３２０による演算処理も同時に実行するものである。
　第３レジスタファイル部３１０は、第３演算装置３２０における演算処理に必要なデータを保持するものである。第３レジスタファイル部３１０は、複数のレジスタ（第３レジスタ）ｒ０～ｒ１１からなるレジスタ群３１１と、レジスタ群３１１の各レジスタｒ０～ｒ１１の読み出しデータを第３レジスタファイル部３１０の外部に転送するための転送器３１２と、を有している。
　レジスタ群３１１の各レジスタｒ０～ｒ１１に対する読み出しや書き込みは、命令デコード部３０によるデコード結果に基づいて実行される。レジスタ群３１１の各レジスタｒ０～ｒ１１は、自身のレジスタ番号０～１２をアクセスのキーとして読み出しや書き込みがされる。
　レジスタ群３１１の各レジスタｒ０～ｒ１１は、第２レジスタファイル部２１０のレジスタ群２１１の各レジスタｒ０～ｒ１１と一対一に対応しており、レジスタ群２１１及びレジスタ群３１１の各レジスタ間においてレジスタ番号が同一のもの同士が対応付けられている。そして、第２レジスタファイル部２１０の転送器２１２は、レジスタ群２１１の各レジスタｒ０～ｒ１１の読み出しデータを、レジスタ群２１１の各レジスタｒ０～ｒ１１のレジスタ番号と同一のレジスタ番号を持つ、第３レジスタファイル部３１０のレジスタ群３１１の各レジスタｒ０～ｒ１１に、転送可能である。
　転送器３１２は、読み出しレジスタ番号が指定されると、その指定された番号が付されたレジスタに保持されているデータを第３レジスタファイル部３１０の外部に転送する。
　また、第３レジスタファイル部３１０は、第１演算装置１２０の転送器１２３により、第１演算装置１２０の各保持器１－１～１－４に格納されている、各演算器１－１～１－４の演算結果を取得することができる。
　第３演算装置３２０は、データ処理装置１０２における実体的な処理を行なうものである。第３演算装置３２０は、演算器３－１～３－４からなる演算器群３２１と、保持器３－１～３－４からなる保持器群３２２と、転送器３２３と、を有している。
　第３演算装置３２０は、第３レジスタファイル部３１０と共に、第３データ処理段を構成しており、第３レジスタファイル部３１０の転送器３１２は、レジスタ群３１１の各レジスタｒ０～ｒ１１の読み出しデータを第３演算装置３２０に転送可能である。そして、第３演算装置３２０の演算器群３２１の各演算器３－１～３－４は、第３レジスタファイル部３１０の各レジスタｒ０～ｒ１１のうちから２つの読み出しデータを取得し、それらデータを用いて四則演算や論理演算等各種の演算処理を実行する。各演算器３－１～３－４の演算処理は同時に実行される。
　保持器群３２２の保持器３－１～３－４は、各々に対応する演算器３－１～３－４の演算結果を格納する。各保持器３－１～３－４は、各演算器３－１～３－４と一対一に対応している。
　転送器３２３は、各保持器３－１～３－４に格納されている、各演算器３－１～３－４の演算結果を第３演算装置３２０の外部に転送する。
　また、第３演算装置３２０は、第２演算装置２２０の転送器２２３により、第２演算装置２２０の各保持器２－１～２－４に格納されている、各演算器２－１～２－４の演算結果を取得することができる。
　次に、本実施の形態におけるデータ処理装置１０２の動作について説明する。
　本実施の形態におけるデータ処理装置１０２においては、レジスタ群２１１のレジスタｒ０～ｒ１１の読み出しデータを用いて、第２演算装置２２０による演算処理が行なわれる。
　第２演算装置２２０による演算処理と同時に、第２演算装置２２０による演算処理の対象外であったレジスタ群２１１のレジスタｒ０～ｒ１１の読み出しデータが第３レジスタファイル部３１０に転送される。
　そして、次のサイクルにおいて、第３レジスタファイル部３１０のレジスタ群３１１のレジスタｒ０～ｒ１１に転送されたデータを用いて、第３演算装置３２０による演算処理が行なわれる。
　第３演算装置３２０による演算処理と同時に、レジスタ群２１１のレジスタｒ０～ｒ１１の読み出しデータを用いて、第２演算装置２２０による演算処理が行なわれる。
　さらに、第３演算装置３２０が第２演算装置１２０の演算結果を必要とする場合には、第２演算装置２２０の転送器２２３が各保持器２－１～２－４に格納されている、各演算器２－１～２－４の演算結果を第３演算装置３２０に転送する。
　また、第１演算装置１２０の演算結果を第２演算装置２２０が必要とせず、第３演算装置３２０が第１演算装置１２０の演算結果を必要とする場合には、第１演算装置１２０の結果を第３レジスタファイル部に格納することにより、第１演算装置１２０の演算結果を間接的に第３演算装置３２０に投入することができる。
　（実施の形態３）
　次に、本発明の実施の形態３について説明する。本発明の実施の形態は、上記の実施の形態２のデータ処理装置１０２における第１～３データ処理段からなる３データ処理段の構成を、Ｎデータ処理段の構成に拡張した形態である。
　例えば、Ｎを１以上の整数とする。この場合、第Ｎデータ処理段を構成する演算装置の演算結果は、その演算結果を第（Ｎ＋２）データ処理段以降の演算装置が使用する場合には、第（Ｎ＋２）データ処理段のレジスタファイル部に書き込まれる。
　一方、その演算結果を第（Ｎ＋２）データ処理段以降の演算装置が使用しない場合には、その演算結果を第（Ｎ＋２）データ処理段のレジスタファイル部に書き込むことなく第（Ｎ＋１）データ処理段の演算装置に入力する。
　以上説明したように、本実施の形態におけるデータ処理装置によれば、次段の演算装置のみにより使用される前段の演算装置の演算結果は、次段のレジスタファイル部への書き込みが不要となる。したがって、前後段におけるレジスタファイル部間のデータ伝搬を省略することができる。
　（実施の形態４）
　次に、本発明の実施の形態４について説明する。図３は、本発明の実施の形態４におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態２と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　図３に示すように、本実施の形態におけるデータ処理装置１０３と上記の実施の形態２におけるデータ処理装置１０２とで異なる点は、第１ロード／ストア部（ロード部、ストア部）１３０と、第１キャッシュメモリ１４０と、をさらに備えている点である。第１ロード／ストア部１３０及び第１キャッシュメモリ１４０は、第１演算装置１２０及び第１レジスタファイル部１１０と共に、第１データ処理段を構成している。
　第１ロード／ストア部１３０は、ロード部（ＬＤ）１－１、１－２からなるロード部群１３１と、ストア部（ＳＴ）１－１、１－２からなるストア部群１３２と、を有している。
　第１キャッシュメモリ１４０は、第１ロード／ストア部１３０に接続されており、第１ロード／ストア部１３０によるロード、ストア動作に従って読み出し及び書き込みが高速に実行される。
　第１キャッシュメモリ１４０は、最大で全内容を次段以降に伝搬させるために容量を極めて小さくする必要があることから、非アレイ動作時に使用する大容量のキャッシュメモリとは別の小容量のキャッシュメモリを用いて構成されている。
　この場合、非アレイ動作時に使用したキャッシュメモリの内容のうち、アレイ動作に必要なダーティラインを一旦外部メモリ（図示省略）に退避させた後、第１キャッシュメモリ１４０を使用してアレイ動作に移行すればよい。そうすることにより、非アレイ動作時に使用されたキャッシュメモリの内容と第１キャッシュメモリ１４０の内容との整合性を保つことが可能となる。
　本発明におけるデータ処理装置は、公知のＶＬＩＷ方式によるプロセッサアーキテクチャを前提としており、このため、ＶＬＩＷ形式の機械語命令は通常、第１レジスタファイル部１１０、第１演算装置１２０、第１ロード／ストア部１３０、及び、第１キャッシュメモリ１４０により実行される。すなわち、ＶＬＩＷ方式による演算処理の動作（以下、「非アレイ動作」と呼ぶときもある。）は、第１レジスタファイル部１１０、第１演算装置１２０、第１ロード／ストア部１３０、及び、第１キャッシュメモリ１４０により実行される。
　したがって、上記の実施の形態１～３における、複数の演算装置による演算処理の同時動作（以下、「アレイ動作」と呼ぶときもある。）を開始するために必要となるレジスタ情報は、常時、第１レジスタファイル部１１０に格納されている。
　そして、命令デコード部３０によるデコード結果によりアレイ動作開始命令（動作命令）が検出された場合、各データ処理段の演算装置に対して、各演算装置による演算処理に必要なデータを格納するレジスタのレジスタ番号を表わすソースレジスタ番号、各演算装置による演算処理の演算種別、及び、各演算装置の演算結果の格納先であるレジスタのレジスタ番号を表わすデスティネーションレジスタ番号、からなる制御情報（設定情報）Ａが各データ処理段に設定される。
　この制御情報Ａは、アレイ動作開始命令の付加情報として配置すればよい。この場合、アレイ動作開始命令のデコード時に制御情報Ａを一度に獲得することができる。
　また、この制御情報Ａは、後続のＶＬＩＷ命令列自身として供給してもよい。この場合、アレイ動作開始命令をデコードした後、引き続き後続するＶＬＩＷ命令を順にデコードし、ループの繰り返しを意味する後方分岐命令、すなわちアレイ動作の最終段に対応する命令をデコードするまでの間に、ループからの脱出を意味する前方分岐命令、すなわちアレイ動作の終結条件（動作終結条件）に対応する命令を検出して、休止条件としてセットできる。このため、既存命令列に付加すべき制御情報を削減することができる。
　この際、各演算装置による演算処理に必要なデータは、前段から順次伝搬されてくることを前提にすれば、全段の演算装置に対して一斉に制御情報を放送する必要はなく、各段における演算装置に最初のデータが到着すると同時に制御情報が到着する構成とすることができる。
　アレイ動作開始後は、例えばループ構造の１イタレーションが演算装置ネットワークに写像されており、データを順次流し込むことにより大量のデータ処理を行なう。
　すなわち、アレイ動作開始後は、該アレイ動作が終了するまでの間、各演算装置に対する制御情報を変更する必要がなく、また、非アレイ動作時に必要であった命令デコード部３０によるデコード動作を実行する必要がなくなる。このため、命令デコード部３０は停止し、さらに、命令フェッチ部２０によるフェッチ動作も同様に停止することができる。
　また、制御情報Ａに、各段における演算装置のアレイ動作を停止させるためのアレイ動作終結条件を付加しておき、アレイ動作中にあらかじめ指示した条件が満たされた場合に、自動的に非アレイ動作に復帰する構成とする。
　このアレイ動作終結条件とは、具体的には、各データ処理段における演算装置の実行サイクル数等である。
　（実施の形態５）
　次に、本発明の実施の形態５について説明する。図４は、本発明の実施の形態５におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態４と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　図４に示すように、本実施の形態におけるデータ処理装置１０４と上記の実施の形態４におけるデータ処理装置１０３とで異なる点は、外部メモリ１５０、をさらに備えている点である。
　外部メモリ１５０は、第１ロード／ストア部１３０が保有する第１キャッシュメモリ１４０のみに接続されている。そして、第２段以降については、第１キャッシュメモリ１４０のデータが順次伝搬されている。このことにより、外部メモリ１５０と各データ処理段のキャッシュメモリの接続を単純化している。
　ロード命令は、第１レジスタファイル部１１０に格納されたアドレス情報を第１演算装置１２０において加減算して得られるアドレスに従って第１キャッシュメモリ１４０を参照し、得られたデータを第１ロード／ストア部１３０のストア部群１３２のストア部１－１、１－２に格納される。
　このストア部１－１、１－２に格納されたデータは、次のサイクルにおいて、後段の演算装置またはレジスタファイル部の入力となる。
　（実施の形態６）
　次に、本発明の実施の形態６について説明する。図５は、本発明の実施の形態６におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態５と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　図５に示すように、本実施の形態におけるデータ処理装置１０５と上記の実施の形態５におけるデータ処理装置１０４とで異なる点は、第２ロード／ストア部２３０と、第３ロード／ストア部３３０と、第２キャッシュメモリ２４０と、第３キャッシュメモリ３４０と、をさらに備えている点である。第２ロード／ストア部２３０及び第２キャッシュメモリ２４０は、第２演算装置２２０及び第２レジスタファイル部２１０と共に、第２データ処理段を構成している。また、第３ロード／ストア部３３０及び第３キャッシュメモリ３４０は、第３演算装置３２０及び第３レジスタファイル部３１０と共に、第３データ処理段を構成している。
　第２ロード／ストア部２３０は、ロード部（ＬＤ）２－１、２－２からなるロード部群２３１と、ストア部（ＳＴ）２－１、２－２からなるストア部群２３２と、を有している。また、第３ロード／ストア部３３０は、ロード部（ＬＤ）３－１、３－２からなるロード部群３３１と、ストア部（ＳＴ）３－１、３－２からなるストア部群３３２と、を有している。
　第２キャッシュメモリ２４０は、第２ロード／ストア部２３０に接続されており、第２ロード／ストア部２３０によるロード、ストア動作に従って読み出し及び書き込みが高速に実行される。
　第３キャッシュメモリ３４０は、第３ロード／ストア部３３０に接続されており、第３ロード／ストア部３３０によるロード、ストア動作に従って読み出し及び書き込みが高速に実行される。
　第２及び第３キャッシュメモリ２４０、３４０は、第１キャッシュメモリ１４０と同様に、最大で全内容を次段以降に伝搬させるために容量を極めて小さくする必要があることから、非アレイ動作時に使用する大容量のキャッシュメモリとは別の小容量のキャッシュメモリを用いて構成されている。
　ただし、第２及び第３キャッシュメモリ２４０、３４０は、第１キャッシュメモリ１４０とは異なり、外部メモリ１５０と直接データ転送するためのインタフェースは備えていない。このため、第１キャッシュメモリ１４０から前段のキャッシュメモリを経由して間接的にデータ供給を受ける。
　（実施の形態７）
　次に、本発明の実施の形態７について説明する。図６は、本発明の実施の形態７におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態６と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　ＶＬＩＷ形式に限らず、一般的な機械語命令では、各命令語中に記述されているレジスタ番号は変化することがない。したがって、上記の実施の形態４～６のように、あらかじめ各演算装置に制御情報をセットし、レジスタの内容が前段から流れ込む構成とすることにより、本来、ＶＬＩＷ形式の機械語命令が意図する演算結果と同じ結果をアレイ動作により連続的に得ることができる。
　一方、ＶＬＩＷ形式に限らず、一般的なロード命令では、レジスタの内容から得られるロードアドレスを用いてキャッシュメモリを参照した後に、後続命令によりレジスタの内容をインクリメントまたはデクリメントして、次にロード命令を実行する際には異なるアドレスを用いる。
　同様の結果をアレイ動作により連続的に得るためには、各段におけるロード命令が、後続命令の結果を待つことなく、自律的にアドレス情報をインクリメントまたはデクリメントし、連続的にキャッシュメモリを参照する構成が必要である。
　このためには、本実施の形態におけるデータ処理装置１０６においては、図６に示すように、ロードアドレスを計算する各段の演算装置が、前回の演算結果を用いて次のアドレスを計算する。
　一般に、ロードアドレスは、ベースレジスタにオフセットを加えたものであり、この加算のために、演算器を１段通過しなければならない。また、次に使用するアドレスは、さらにオフセットを加えた値ではなく、例えば４バイトなど、データ幅分のみを加えた値である。このようなアドレス増加のために、通常のプログラムでは、ロード命令の実行後に、ベースレジスタの値を４だけ増加させる命令を実行する。
　しかし、本実施の形態において、後段においてレジスタの値を増加させ、その結果を前段において使用することとした場合、１方向のデータ流を効率よく制御することができない。
　このため、上述したように、本実施の形態においては、後段の値を前段に戻すのではなく、前段が自律的にベースアドレスを更新する。
　そうすることにより、各段のロード／ストア部が後段の実行結果を待つことなく、各段のロード／ストア部の負荷を低減することができる。
　（実施の形態８）
　次に、本発明の実施の形態８について説明する。図７は、本発明の実施の形態８におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態７と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　図７に示すように、本実施の形態におけるデータ処理装置１０７においては、第１キャッシュメモリ１４０は外部メモリ１５０に接続されている。以下、画像処理の１つである輪郭抽出処理を例として本実施の形態におけるデータ処理装置１０７の動作について説明する。
　画像処理の１つである輪郭抽出処理は、例えば３×３の画素領域について縦横斜めの対角画素の差分を求め、総和が閾値を超えた場合に、中央画素位置に輪郭を生成するものである。一般的に、画像データは横方向に連続アドレスとなるよう外部Ｉ／Ｏ装置から外部メモリに転送されており、その結果、縦方向の連続画素はメモリアドレスとしては離散してしまう。
　従来技術におけるキャッシュメモリは、１６ワード程度の連続アドレス領域を外部メモリよりも高速なメモリに保存しておき、多数回の再利用を期待して高速化する技術である。このため、縦方向の離散アドレスを頻繁に参照する場合には上記の効果を期待することができない。
　そこで、本実施の形態におけるデータ処理装置１０７では、外部Ｉ／Ｏ装置から外部メモリに対して画素データを格納する際には、バースト転送による高スループットを期待するために、書き込み先である外部メモリのベースアドレスと転送ワード数（画像の幅が１０２４ワードの場合、１０２４）とから構成される転送情報Ｆに基づいてアドレスが連続するようなデータ転送を行なう。
　一方、外部メモリから第１キャッシュメモリにデータを転送する際には、縦方向に隣接する画素データを演算装置に対して毎サイクル供給するために、書き込み先である第１キャッシュメモリのベースアドレスと転送データ長（画像の幅が１０２４ワードの場合、上中下３ワードの転送を１０２４回分）から構成される転送情報Ｇに基づいて、外部メモリの異なるバンクに属する複数の短いデータ（例えば毎サイクル３ワード）をキャッシュメモリの複数のラインに毎サイクル転送できる構成としている。
　このような転送情報は、アレイ動作開始命令に関連付けられており、アレイ動作開始命令を検出した際に読み出される。
　（実施の形態９）
　次に、本発明の実施の形態９について説明する。図８は、本発明の実施の形態９におけるデータ処理装置の構成を示す図である。以下、本発明の実施の形態８と同様の部分については、同一符号を付し、その詳細な説明は省略する。
　上記の実施の形態８においては、アレイ動作開始命令に関連付けられるデータ転送情報には、外部Ｉ／Ｏ装置から外部メモリに対する転送情報と、外部メモリから第１キャッシュメモリに対する転送情報の２つがある。
　ところで、外部メモリから第１キャッシュメモリに対する転送情報については、第１キャッシュメモリと第１演算装置を同期させる機構が必要である。目的は、第１キャッシュメモリに必要なデータが全て揃った時点、すなわち、第２段以降のロード／ストア部が必要とするデータが第１キャッシュメモリに全て存在することを確認した時点で全段の演算装置を一斉に動作させ、必要とするデータが第１キャッシュメモリに存在しない間は全段の演算装置を一斉に停止させることにある。
　このため、本実施の形態におけるデータ処理装置１０８においては、前述したデータ転送情報に、演算装置の動作開始までにあらかじめ動作させるべきロード回数（ＳＫＩＰ情報）を追加する。規定回数のロードが完了した時点で、後段の演算装置の動作を開始する。
　以後、ロードが完了するたびに、後段の演算装置を動作させる。一方、外部メモリの遅延などによりロードが完了しない場合は、後段を停止させる。
　また、最終段が外部メモリや外部Ｉ／Ｏ装置に結果を格納する際に遅延が生じた場合も、アレイ動作を一時停止させることにより、データの待ち合わせを行なう。
　ロード完了数が指定転送ワード数に達した時は、第１段のロード動作は停止し、後段の動作のみを継続させる。例えば、最終段の演算装置における演算数カウンタが規定値に達したことをもってアレイ動作を停止させることにより、アレイ動作の正確な制御が可能である。
　（実施の形態１０）
　次に、本発明の実施の形態１０について説明する。
　アレイ動作の最終結果は、ストア命令により外部メモリまたは外部Ｉ／Ｏ装置に格納される。あるいは、さらに別の外部メモリに格納し、その外部メモリに接続される別のＮ段構成の入力とすることにより、複数種類の画像処理を連続的に行なうことが可能となる。
　また、ハードウエアが備えるアレイ段数よりも複雑な処理を行なう場合は、外部メモリをインタフェースとして別のアレイ構造を従属接続したり、あるいは、別のアレイ構造の第１キャッシュメモリに直接接続したりすることにより、演算装置の段数を拡張して対応することができる。
　（実施の形態１１）
　次に、本発明の実施の形態１１について説明する。本実施の形態では、本発明におけるデータ処理方法の処理手順について説明する。
　以下、図９に記載した命令コードに基づく、本発明におけるデータ処理方法による演算器間ネットワークの設定過程について、図１０～２０を用いて図９の命令コードを順に追って説明する。
　ループ構造に入る手前の機械語命令において、アレイ動作開始命令が検出されたとする。この場合、ループ構造が終結、すなわち、後方分岐命令が検出されるまでの間、命令デコード機能は機械語命令を従来通り解釈し、第１演算装置を制御する従来動作を停止する。
　そして、ループ構造内の機械語命令に基づいてアレイ動作に必要な演算器間ネットワークの設定を行なう。
　先ず、図１０において、図９に示した命令コードの第１行目の機械語命令が解釈されている。なお、図１０では、この第１行目の命令コードに基づく設定箇所を「Ｓ１」で示している。
　この第１行目の命令コードは、２つのロード命令（ld）と、１つの減算命令（subicc）が記述されている。
　第１のロード命令（ld）は、第１レジスタファイル部１１０のレジスタ（gr4）の内容と定数（-1284）（const.）を加算し、その結果を主記憶アドレスとして第１キャッシュメモリ１４０を参照し、読み出した値を第４レジスタファイル部４１０のレジスタ（fr1）に格納する。
　このための演算器ネットワークとして、先ず、第１レジスタファイル部１１０からレジスタ（gr4）を読み出し、第１演算装置１２０に属する演算器（第１EAG）に入力する設定を行なう。この設定は、一般的な選択回路に対する選択信号の設定と同じである。
　さらに、第１EAGの加算結果は、第１EAGの保持器に記憶された後、次のサイクルにおいて、第１ロード／ストア部１３０に転送される。
　この第１EAGと第１ロード／ストア部１３０のロード部及びストア部は、１対１に接続されているので、第１ロード／ストア部１３０における入力選択手順は不要である。
　さらに、第１ロード／ストア部１３０の結果が第４レジスタファイル部４１０のレジスタ（fr1）に書き込まれるよう、ネットワークの設定を行なう。
　第２のロード命令（ld）は、第１のロード命令（ｌｄ）と同様に、第１レジスタファイル部１１０のレジスタ（gr4）の内容と定数（1284）（const.）を加算し、その結果を主記憶アドレスとして第１キャッシュメモリ１４０を参照し、読み出した値を第４レジスタファイル部４１０のレジスタ（fr2）に格納する。
　このための演算器ネットワークとして、先ず、第１レジスタファイル部１１０からレジスタ（gr4）を読み出し、第１演算装置１２０に属する演算器（第２EAG）に入力する設定を行なう。
　さらに、第２EAGの加算結果は、第２EAGの保持器に記憶された後、次のサイクルにおいて、第１ロード／ストア部１３０に転送される。
　この第２EAGと第１ロード／ストア部１３０のロード部及びストア部も、１対１に接続されているので、第１ロード／ストア部１３０における入力選択手順は不要である。
　さらに、第１ロード／ストア部１３０の結果が第４レジスタファイル部４１０のレジスタ（fr2）に書き込まれるよう、ネットワークの設定を行なう。
　なお、定数は、命令デコード時に、定数領域（const.）に設定される。
　第３の減算命令（subicc）は、第１レジスタファイル部１１０のレジスタ（gr7）から１を減算し、その結果を同じレジスタ（gr7）に格納する命令である。
　このための演算器ネットワークとして、第１レジスタファイル部１１０のレジスタ（gr7）の内容から１を減算するよう、第１演算装置１２０までのネットワークが設定される。
　なお、繰返し減算を行なうために、次サイクル以降は、第１レジスタファイル部１１０のレジスタ（gr7）からではなく、第１演算装置１２０に属する演算器（subicc）の出力を入力とするようネットワークを構成する。
　そうすることにより、継続して減算を行った結果（後述する条件コード）を利用して、アレイ動作の終結条件とすることができる。
　減算結果に伴う条件コードは、第３レジスタファイル部３１０のレジスタ（icc0）に転送されるよう、ネットワークの設定を行なう。
　次に、図１１において、図９に示した命令コードの第２行目の機械語命令が解釈されている。なお、図１１では、この第２行目の命令コードに基づく設定箇所を「Ｓ２」で示している。
　この第２行目の命令コードは、２つのロード命令（ld）と、１つの条件分岐命令（beq）が記述されている。
　第１のロード命令（ld）は、第２レジスタファイル部２１０のレジスタ（gr4）の内容と定数（-1280）（const.）を加算し、その結果を主記憶アドレスとして第２キャッシュメモリ２４０を参照し、読み出した値を第５レジスタファイル部５１０のレジスタ（fr3）に格納する。
　このための演算器ネットワークとして、先ず、第１レジスタファイル部１１０のレジスタ（gr4）を第２レジスタファイル部２１０のレジスタ（gr4）に転送する設定が行なわれる。
　そして、第２レジスタファイル部２１０からレジスタ（gr4）を読み出し、第２演算装置２２０に属する演算器（第１EAG）に入力する設定を行なう。
　さらに、第１EAGの加算結果は、第１EAGの保持器に記憶された後、次のサイクルにおいて、第２ロード／ストア部２３０に転送される。
　そして、この第２ロード／ストア部２３０の結果が第５レジスタファイル部５１０のレジスタ（fr3）に書き込まれるよう、ネットワークの設定を行なう。
　第２のロード命令（ld）は、第１のロード命令（ld）と同様に、第２レジスタファイル部２１０のレジスタ（gr4）の内容と定数（1280）（const.）を加算し、その結果を主記憶アドレスとして第２キャッシュメモリ２４０を参照し、読み出した値を第５レジスタファイル部５１０のレジスタ（fr4）に格納する。
　このための演算器ネットワークとして、第２レジスタファイル部２１０からレジスタ（gr4）を読み出し、第２演算装置２２０に属する演算器（第２EAG）に入力する設定を行なう。
　さらに、第２EAGの加算結果は、第２EAGの保持器に記憶された後、次のサイクルにおいて、第２ロード／ストア部２３０に転送される。
　そして、この第２ロード／ストア部２３０の結果が第５レジスタファイル部５１０のレジスタ（fr4）に書き込まれるよう、ネットワークの設定を行なう。
　条件分岐命令（beq）は、図９に示した第１行目の命令コードに記述された減算命令（subicc）の結果に伴う条件コード（icc0）が０であったことを示している場合、edge exitに分岐する機械語命令である。アレイ動作ではない通常動作時（非アレイ動作時）には、従来の条件分岐命令として実行される。
　一方、アレイ動作時には、この条件コード（icc0）を上述した「アレイ動作終結条件」として利用する。この減算結果が０であったことを示している場合、アレイ動作を終結し、通常動作（非アレイ動作）に復帰するトリガ（ARRAY-ABORT信号）となる。
　なお、第１演算装置１２０による減算命令結果に伴う条件コード（icc0）は、第１演算装置１２０から第２演算装置２２０にバイパスできるため、最終的には、第３レジスタファイル部３１０のレジスタ（icc0）に書き込む必要がなくなる。
　次に、図１２において、図９に示した命令コードの第３行目の機械語命令が解釈されている。なお、図１２では、この第３行目の命令コードに基づく設定箇所を「Ｓ３」で示している。
　この第３行目の命令コードは、２つのロード命令（ld）と、１つのＳＡＤ命令（sad）が記述されている。
　第１のロード命令（ld）は、レジスタ（gr4）の内容と定数（-1276）を加算し、その結果を主記憶アドレスとして第３キャッシュメモリ３４０を参照し、読み出した値をレジスタ（fr5）に格納する。
　このための演算器ネットワークとして、先ず、第２レジスタファイル部２１０のレジスタ（gr4）を第３レジスタファイル部３１０のレジスタ（gr4）に転送する設定が行なわれる。
　そして、第３レジスタファイル部３１０のレジスタ（gr4）を読み出し、第３演算装置３２０に属する演算器（第１EAG）に入力する設定を行なう。
　さらに、第１EAGの加算結果は、第１EAGの保持器に記憶された後、次のサイクルにおいて、第３ロード／ストア部３３０に転送される。
　そして、第３ロード／ストア部３３０の結果が第６レジスタファイル部６１０のレジスタ（fr5）に書き込まれるよう、ネットワークの設定を行なう。
　第２のロード命令（ld）は、第１のロード命令（ld）と同様に、第３レジスタファイル部３１０のレジスタ（gr4）の内容と定数（1276）（const.）を加算し、その結果を主記憶アドレスとして第３キャッシュメモリ３４０を参照し、読み出した値を第６レジスタファイル部６１０のレジスタ（fr6）に格納する。
　このための演算器ネットワークとして、第３レジスタファイル部３１０からレジスタ（gr4）を読み出し、第３演算装置３２０に属する演算器（第２EAG）に入力する設定を行なう。
　さらに、第２EAGの加算結果は、第２EAGの保持器に記憶された後、次のサイクルにおいて、第３ロード／ストア部３３０に転送される。
　そして、第３ロード／ストア部３３０の結果が、第６レジスタファイル部６１０のレジスタ（fr6）に書き込まれるよう、ネットワークの設定を行なう。
　ＳＡＤ命令（sad）は、先に第１ロード／ストア部１３０によりロードされた第４レジスタファイル部４１０のレジスタ（fr1）及びレジスタ（fr2）のバイト毎差分絶対総和を求め、その結果を第５レジスタファイル部５１０のレジスタ（fr1）に書き込む機械語命令である。
　第１ロード／ストア部１３０と第３演算装置３２０間のバイパスを利用すれば、第１ロード／ストア部１３０が第４レジスタファイル部４１０のレジスタ（fr1）及びレジスタ（fr2）の書き込みを行なうのと同時に、第３演算装置３２０に対しても入力（ld-bypass）することができる。このため、最終的には、第４レジスタファイル部４１０のレジスタ（fr1）及びレジスタ（fr2）からの読み出しは不要となる。
　そして、ＳＡＤ命令（sad）の結果が第５レジスタファイル部５１０のレジスタ（fr1）に書き込まれるよう、演算器ネットワークを設定する。
　次に、図１３において、図９に示した命令コードの第４行目の機械語命令が解釈されている。なお、図１３では、この第４行目の命令コードに基づく設定箇所を「Ｓ４」で示している。
　この第４行目の命令コードは、２つのロード命令（ld）と、１つのａｄｄｉ命令と、１つのＳＡＤ命令（sad）が記述されている。
　第１のロード命令（ld）は、レジスタ（gr4）の内容と定数（-4）（const.）を加算し、その結果を主記憶アドレスとして第４キャッシュメモリ４４０を参照し、読み出した値を第７レジスタファイル部７１０のレジスタ（fr7）に格納する。
　このための演算器ネットワークとして、先ず、第３レジスタファイル部３１０のレジスタ（gr4）を第４レジスタファイル部４１０のレジスタ（gr4）に転送する設定が行なわれる。
　そして、第４レジスタファイル部４１０のレジスタ（gr4）を読み出し、第４演算装置４２０に属する演算器（第１EAG）に入力する設定を行なう。
　さらに、第１EAGの加算結果は、第１EAGの保持器に記憶された後、次のサイクルにおいて、第４ロード／ストア部４３０に転送される。
　そして、第４ロード／ストア部４３０の結果が、第７レジスタファイル部７１０のレジスタ（fr7）に書き込まれるよう、ネットワークの設定を行なう。
　第２のロード命令（ld）は、第１のロード命令（ｌｄ）と同様に、第３レジスタファイル部３１０のレジスタ（gr4）の内容と定数（4）（const.）を加算し、その結果を主記憶アドレスとして第４キャッシュメモリ４４０を参照し、読み出した値を第７レジスタファイル部７１０のレジスタ（fr8）に格納する。
　このための演算器ネットワークとして、第４レジスタファイル部４１０のレジスタ（gr4）を読み出し、第４演算装置４２０に属する演算器（第２EAG）に入力する設定を行なう。
　さらに、第２EAGの加算結果は、第２EAGの保持器に記憶された後、次のサイクルにおいて、第４ロード／ストア部４３０に転送される。
　そして、第４ロード／ストア部４３０の結果が、第７レジスタファイル部７１０のレジスタ（fr9）に書き込まれるよう、ネットワークの設定を行なう。
　ＳＡＤ命令（sad）は、先に第２ロード／ストア部２３０によりロードされた第５レジスタファイル部５１０のレジスタ（fr3）及びレジスタ（fr4）のバイト毎差分絶対総和を求め、その結果を第６レジスタファイル部６１０のレジスタ（fr3）に書き込む機械語命令である。
　第２ロード／ストア部２３０と第４演算装置４２０間のバイパスを利用すれば、第２ロード／ストア部２３０が第５レジスタファイル部５１０のレジスタ（fr3）及びレジスタ（fr4）の書き込みを行なうのと同時に、第４演算装置４２０に対しても入力（ld-bypass）することができる。このため、最終的には、第５レジスタファイル部５１０のレジスタ（fr3）及びレジスタ（fr4）からの読み出しは不要となる。
　そして、ＳＡＤ命令（sad）の結果が第６レジスタファイル部６１０のレジスタ（fr3）に書き込まれるよう、演算器ネットワークを設定する。
　ａｄｄｉ命令は、レジスタ（gr4）のアドレスを更新する機械語命令である。
　このａｄｄｉ命令が検出されると、レジスタ（gr4）を使用する演算装置である第１～第４演算装置１２０～４２０に対し、フィードバックループが生成される。これらフィードバックループ生成により、第１～第４演算装置１２０～４２０のロードアドレスが自動的に更新される。
　次に、図１４においては、図９に示した命令コードの第５行目の機械語命令が解釈されている。なお、図１４では、この第５行目の命令コードに基づく設定箇所を「Ｓ５」で示している。
　この第５行目の命令コードは、１つのＳＡＤ命令（sad）と、１つの加算命令（madd）が記述されている。
　ＳＡＤ命令（sad）は、先に第３ロード／ストア部３３０によりロードされた第６レジスタファイル部６１０のレジスタ（fr5）及びレジスタ（fr6）のバイト毎差分絶対総和を求め、その結果を第７レジスタファイル部７１０のレジスタ（fr5）に書き込む機械語命令である。
　第３ロード／ストア部３３０と第５演算装置５２０間のバイパスを利用すれば、第３ロード／ストア部３３０が第６レジスタファイル部６１０のレジスタ（fr5）及びレジスタ（fr6）の書き込みを行なうのと同時に、第５演算装置５２０に対しても入力（ld-bypass）することができる。このため、最終的には、第６レジスタファイル部６１０のレジスタ（fr5）及びレジスタ（fr6）からの読み出しは不要となる。
　そして、ＳＡＤ命令（sad）の結果が第７レジスタファイル部７１０のレジスタ（fr5）に書き込まれるよう、演算器ネットワークを設定する。
　加算命令（madd）は、先のＳＡＤ命令（sad）の結果を第７レジスタファイル部７１０のレジスタ（fr1）に累算する機械語命令である。
　第５レジスタファイル部５１０のレジスタ（fr1）については、第５レジスタファイル部５１０と第５演算装置５２０間のバイパスを利用できないため、第５レジスタファイル部５１０から読み出し、第６レジスタファイル部６１０のレジスタ（fr3）については、第４演算装置４２０による直前の演算結果をバイパス（fr3-bypass）し、第５演算装置５２０に入力できる。
　第５演算装置５２０の演算結果が第７レジスタファイル部７１０のレジスタ（fr1）に格納されるよう、演算器ネットワークを設定する。
　次に、図１５においては、図９に示した命令コードの第６行目の機械語命令が解釈される。なお、図１５では、この第６行目の命令コードに基づく設定箇所を「Ｓ６」で示している。
　この第６行目の命令コードは、１つのＳＡＤ命令（sad）と、１つの加算命令（madd）が記述されている。
　ＳＡＤ命令（sad）は、先に第４ロード／ストア部４３０によりロードされた第７レジスタファイル部７１０のレジスタ（fr7）及びレジスタ（fr8）のバイト毎差分絶対総和を求め、その結果を第８レジスタファイル部８１０のレジスタ（fr7）に書き込む機械語命令である。
　第４ロード／ストア部４３０と第６演算装置６２０間のバイパスを利用すれば、第４ロード／ストア部４３０が第７レジスタファイル部７１０のレジスタ（fr7）及びレジスタ（fr8）の書き込みを行なうと同時に、第６演算装置６２０に対しても入力（ld-bypass）することができる。このため、最終的には、第７レジスタファイル部７１０のレジスタ（fr7）及びレジスタ（fr8）からの読み出しは不要となる。
　そして、ＳＡＤ命令（sad）の結果が第８レジスタファイル部８１０のレジスタ（fr7）に書き込まれるよう、演算器ネットワークを設定する。
　加算命令（madd）は、先のＳＡＤ命令（sad）の結果を第８レジスタファイル部８１０のレジスタ（fr1）に累算する機械語命令である。
　第７レジスタファイル部７１０のレジスタ（fr1）及びレジスタ（fr5）については、第５演算装置５２０による直前の演算結果をバイパス（fr5、1-bypass）し、第６演算装置６２０に入力できる。
　第６演算装置６２０の演算結果が第８レジスタファイル部８１０のレジスタ（fr1）に格納されるよう、演算器ネットワークを設定する。
　次に、図１６においては、図９に示した命令コードの第７行目の機械語命令が解釈される。なお、図１６では、この第７行目の命令コードに基づく設定箇所を「Ｓ７」で示している。
　この第７行目の命令コードでは、１つの加算命令（madd）が記述されている。
　加算命令（madd）は、先のＳＡＤ命令（sad）の結果を第９レジスタファイル部９１０のレジスタ（fr1）に累算する機械語命令である。
　第８レジスタファイル部８１０のレジスタ（fr1）及びレジスタ（fr7）については、第６演算装置６２０による直前の演算結果をバイパス（fr7、1-bypass）し、第７演算装置７２０に入力できる。
　第７演算装置７２０の演算結果が第９レジスタファイル部９１０のレジスタ（fr1）に格納されるよう、演算器ネットワークを設定する。
　次に、図１７においては、図９に示した命令コードの第８行目の機械語命令が解釈される。なお、図１７では、この第８行目の命令コードに基づく設定箇所を「Ｓ８」で示している。
　この第８行目の命令コードでは、１つの補正命令（msum）が記述されている。
　補正命令（msum）は、レジスタ（fr1）内部で上位下位など複数の部分和に分割されている結果を１つにマージする（部分和を合計して総和を求める）命令である。ＳＡＤ命令（SAD）が１ワード中の複数バイトの組から求まる差分絶対値総和を一度に求めることが困難である場合に、この命令により最後に総和を求めることができる。
　演算に必要なレジスタ（fr1）は、前段の第７演算装置７２０からバイパス（fr1-bypass）により第８演算装置８２０に入力され、第８演算装置８２０の演算結果が第１０レジスタファイル部１０１０のレジスタ（fr1）に格納されるよう、演算器ネットワークを設定する。
　次に、図１８においては、図９に示した命令コードの第９行目の機械語命令が解釈される。なお、図１８では、この第９行目の命令コードに基づく設定箇所を「Ｓ９」で示している。
　この第９行目の命令コードでは、１つの条件付きセット命令（cset）が記述されている。
　条件付きセット命令（cset）は、補正命令（msum）により求めた総和が、レジスタ（fr9）により与えられる閾値未満の場合に「０」、それ以外の場合に「１」を第１１レジスタファイル部１１１０のレジスタ（fr1）に格納する命令である。
　演算に必要なレジスタ（fr1）は前段の第８演算装置８２０からバイパス（fr1-bypass）により第９演算装置９２０に入力され、その閾値は第１レジスタファイル部１１０から順次転送されて第９レジスタファイル部９１０のレジスタ（fr9）に格納されていることを利用して、第９レジスタファイル部９１０のレジスタ（fr9）から読み出されるよう、また、第９演算装置９２０の演算結果が第１１レジスタファイル部１１１０のレジスタ（fr1）に格納されるよう、演算器ネットワークを設定する。
　次に、図１９においては、図９に示した命令コードの第１０行目の機械語命令が解釈される。なお、図１９では、この第１０行目の命令コードに基づく設定箇所を「Ｓ１０」で示している。
　この第１０行目の命令コードでは、１つのストア命令（stb）と、１つのａｄｄｉ命令と、１つの無条件分岐命令（bra）が記述されている。
　ストア命令（stb）は、レジスタ（gr5）の内容と定数（0）（const.）を加算し、その結果を主記憶アドレスとしてストアバッファ（STBF）にデータを格納する。
　このための演算器ネットワークとして、第１０レジスタファイル部１０１０のレジスタ（gr5）を読み出し、第１０演算装置１０２０に属する演算器（EAG）に入力する設定を行なう。
　さらに、EAGの加算結果は、EAGの保持器に記憶された後、次のサイクルにおいて、第１０ロード／ストア部１０３０に転送される。
　ストアバッファ（STBF）の内容は、順次、外部メモリに対して出力される。
　ａｄｄｉ命令は、レジスタ（gr5）のアドレスを更新する機械語命令である。
　この加算命令が検出されると、レジスタ（gr5）を使用する演算装置である第１０演算装置１０２０に対し、フィードバックループが生成される。このフィードバックループ生成により、第１０演算装置１０２０のストアアドレスが自動的に更新される。
　無条件分岐命令（bra）を検出した場合、次に説明する、ネットワーク設定完了処理に移る。
　次に、図２０においては、最終的に不要となるネットワーク設定部分の削除が行なわれる。
　上述したように、機械語命令を順次デコードしてネットワーク設定をインクリメンタルに進める場合、前段の演算装置の実行結果は、次段の演算装置にバイパスして利用する他に、次段のレジスタファイル部へ書き込んでおく必要がある。これは、演算装置の実行結果が、次段の演算装置に限らず、より後段の演算装置において使用される場合にも対応するためである。
　しかし、ループ構造を全て把握した後には、不要なレジスタ値の伝搬は削除でき、最後に使用した演算装置以降は、レジスタへ書き込む必要もない。このようにして不要となるネットワークの設定箇所を削除することが、ネットワーク設定完了処理である。
　具体的には、図２０中の×部分が、最終的に不要と判断されたレジスタへの書き込みパスである。この場合、レジスタファイル部間の伝搬が残るのは、レジスタ（gr4）、レジスタ（gr5）及びレジスタ（fr9）のみとなる。
　キャッシュメモリの内容の伝搬についても同様に、途中で打ち切ることができる。
　以上説明したように、本発明におけるデータ処理装置及びそのデータ処理方法では、レジスタファイル部と、演算装置と、ロード／ストア部とからなる１組の基本構成を維持しつつ、複数組を縦列配置し、隣接するレジスタファイル部間において必要なレジスタ値を伝搬させる構成とする。
　また、ロード／ストア部についても、複数組を縦列配置するとともに、隣接する小規模なキャッシュメモリ間において必要なデータを伝搬させる構成とする。
　このようにすることにより、同時に動作するレジスタ数と演算装置数を線形に増加させつつ、任意の番号のレジスタ内容を任意の演算装置に供給する複雑さを１組の基本構成内に封じ込めることができる。
　したがって、本発明におけるデータ処理装置及びそのデータ処理方法によれば、従来は不可能であった大規模な並列処理を実現することができる。
　また、各組間のデータ伝搬を効率よく行なうと共に、既存のＶＬＩＷ形式の機械語命令を用いることが可能となる。
　なお、隣接するレジスタファイル間におけるレジスタ値の伝搬機能については、例えば、互いに同数の物理的なレジスタを配置する構成を用いることができる。また、より小数の物理的なレジスタと、各レジスタの番号の対応関係を保持する表とを組み合わせた構成も用いることができる。
[規則91に基づく訂正 21.10.2009]　
　同様に、隣接する小規模なキャッシュメモリ間におけるデータの伝搬機能については、キャッシュメモリ全体を一度に複製する構成を用いることができる。また、前段のキャッシュメモリから流れ込んでくる差分データのみを次段へ伝搬させることで、実質的に同一の内容を次段へ複製する構成を用いても良い。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　なお、実施の形態は上述の他に、以下のようにも表現できる。
　本発明におけるデータ処理装置は、機械語命令を解釈実行するデータ処理装置であって、機械語命令中に記述される複数のレジスタ番号に対応してデータを一時的に保持する複数のレジスタから構成される第１段のレジスタファイル装置と、該第１段のレジスタファイル装置から読み出した１つまたは複数のデータを入力として演算を行なう第１段の演算装置と、該第１段の演算装置の演算結果を一時的に保持する第１段の演算結果保持手段と、前記第１段のレジスタファイル装置と同量または同量以上のデータを保持する第２段のレジスタファイル装置と、該第２段のレジスタファイル装置から読み出した１つまたは複数のデータを入力として演算を行なう第２段の演算装置と、該第２段の演算装置の演算結果を一時的に保持する第２段の演算結果保持手段を備え、前記第２段のレジスタファイル装置は前記第１段のレジスタファイル装置の内容を入力とし、前記第２段の演算装置は前記第１段の演算結果保持手段の内容または前記第２段のレジスタファイル装置の内容を入力とし、前記第１段の演算装置と前記第２段の演算装置が一斉に動作する。
　前記第１段のレジスタファイル装置と同量または同量以上のデータを保持する第３段のレジスタファイル装置と、該第３段のレジスタファイル装置から読み出した１つまたは複数のデータを入力として演算を行なう第３段の演算装置と、該第３段の演算装置の演算結果を一時的に保持する第３段の演算結果保持手段を備え、前記第３段のレジスタファイル装置は前記第１段の演算結果保持手段の内容または前記第２段のレジスタファイル装置の内容を入力とし、前記第３段の演算装置は前記第２段の演算結果保持手段の内容または前記第３段のレジスタファイル装置の内容を入力とし、前記第２段の演算装置と前記第３段の演算装置が一斉に動作することが好ましい。
　Ｎを１以上の整数とする第Ｎ段のレジスタファイル装置と第Ｎ段の演算装置と第Ｎ段の演算結果保持手段を備え、第Ｎ段の演算結果保持手段の内容は、該内容を第（Ｎ＋２）段以降の演算装置が使用する場合には第（Ｎ＋２）段のレジスタファイル装置に書き込み、該内容を第（Ｎ＋２）段以降の演算装置が使用しない場合には第（Ｎ＋２）段のレジスタファイル装置に書き込むことなく第（Ｎ＋１）段の演算装置の入力とすることが好ましい。
　機械語命令を実行中に、Ｎを２以上の整数とする前記第Ｎ段のレジスタファイル装置と第Ｎ段の演算装置と第Ｎ段の演算結果保持手段の動作を開始させるアレイ動作開始命令を検出するまでの間、前記第１段のレジスタファイル装置と第１段の演算装置と第１段の演算結果保持手段のみを動作させ、前記アレイ動作開始命令を検出した場合、該命令に関連付けられる演算装置制御情報を前記第Ｎ段の演算装置にセットし、前記第Ｎ段のレジスタファイル装置と第Ｎ段の演算装置と第Ｎ段の演算結果保持手段の動作を開始させ、前記アレイ動作開始命令に指示されたアレイ動作終結条件に従って、前記第Ｎ段のレジスタファイル装置と第Ｎ段の演算装置と第Ｎ段の演算結果保持手段の動作を停止させることが好ましい。
　前記第１段の演算装置が、外部メモリの内容を一時的に保持するキャッシュメモリと、ロード命令に付随するアドレス情報を用いて該キャッシュメモリを読み出す手段と、読み出したデータを一時的に格納する第１段のロード結果保持手段を備え、該ロード結果保持手段から読み出したデータを後段の演算装置またはレジスタファイル装置の入力とすることが好ましい。
　Ｎを２以上の整数とする前記第Ｎ段の演算装置が、外部メモリの内容を一時的に保持するキャッシュメモリと、ロード命令に付随するアドレス情報を用いて該キャッシュメモリを読み出す手段と、読み出したデータを一時的に格納する第Ｎ段のロード結果保持手段を備え、該ロード結果保持手段から読み出したデータを後段の演算装置またはレジスタファイル装置の入力とし、さらに、第（Ｎ－１）段の演算装置が備えるキャッシュメモリの内容が次の時刻において第Ｎ段の演算装置が備えるキャッシュメモリに反映されることが好ましい。
　前記ロード命令に付随するアドレス情報は、前記演算装置が備える、ロード命令に付随するアドレス情報を用いて該キャッシュメモリを読み出す手段に保持するとともに、１度のロード動作を完了する度に、保持したアドレス情報をロードデータ幅だけ増加または減少させることにより、自律的に連続アドレスからロードすることが好ましい。
　前記第１段のキャッシュメモリが、複数のバンクから構成される外部メモリとの接続手段と、前記アレイ動作開始命令に関連付けられる書き込み先キャッシュメモリのベースアドレスと転送データ長から構成される転送情報に基づいてデータ転送を行なうデータ転送手段を備え、外部メモリ上の複数の互いに異なるアドレスから同時に複数のデータを前記第１段のキャッシュメモリへ連続転送することが好ましい。
　複数のバンクから構成される前記外部メモリが、外部Ｉ／Ｏ装置との接続手段と、前記アレイ動作開始命令に関連付けられる書き込み先外部メモリのベースアドレスと転送ワード数から構成される転送情報に基づいてデータ転送を行なうデータ転送手段を備え、外部Ｉ／Ｏ装置から複数のデータを前記外部メモリの最も古いバンクへ連続転送することが好ましい。
　前記ロード命令に付随するアドレス情報に対応する領域が前記第１段のキャッシュメモリに存在しない場合、外部メモリから該キャッシュメモリへのデータ転送を待ち合わせ、前記アレイ動作開始命令に関連付けられる転送ワード数に関連する回数だけ、後段の演算装置が動作したことをもって前記アレイ動作終結条件とすることが好ましい。
　演算結果をストア命令により前記外部メモリまたは前記外部Ｉ／Ｏ装置に格納するか、または、別の外部メモリに格納するか、または、別のＮ段アレイ構成の第１のキャッシュメモリへの入力とすることが好ましい。
　以上のように、本発明におけるデータ処理装置は、複数の機械語命令からなる命令コードを実行するためのデータ処理装置であって、前記命令コードを保持する命令メモリ部と、前記命令メモリ部から前記命令コードを取り出してデコードする命令フェッチ／デコード部と、前記命令フェッチ／デコード部によりデコードされる前記命令コードに記述された複数のレジスタ番号の各々に一対一に対応し、且つ、前記各レジスタ番号に対応するデータを一時的に保持する複数の第１レジスタを含む第１レジスタファイル部と、前記第１レジスタファイル部の各第１レジスタと一対一に対応する複数の第２レジスタを含む第２レジスタファイル部と、を含むｎ（ｎは１以上の整数）個のレジスタファイル部と、前記第１レジスタファイル部の各第１レジスタの読み出しデータを用いて演算を実行する第１演算部と、第２演算部と、を含むｎ個の演算部と、前記第１演算部の演算結果を一時的に保持する第１保持部を含むｎ個の保持部とを備え、前記第１レジスタファイル部は、自身の各第１レジスタがデータを保持する場合には、データを保持する第１レジスタに対応する前記第２レジスタファイル部の第２レジスタに当該データを転送すると共に、前記第１保持部は、自身が保持する演算結果を前記第２演算部に転送可能となっており、前記第２演算部は、前記第２レジスタファイル部の各第２レジスタの読み出しデータ及び前記第１保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行することを特徴とする。
　上記のデータ処理装置では、第１レジスタファイル部の各第１レジスタのデータが、第１レジスタファイル部の各第１レジスタに対応する第２レジスタファイル部の各第２レジスタに転送されている。
　このため、第２演算部は、第１レジスタファイル部の第１レジスタのデータが第１演算部の演算実行に用いられている場合でも、そのデータを第２レジスタファイル部の第２レジスタから読み出して演算の実行に用いることができる。
　また、第１演算部の演算結果が、第２演算部に転送されている。
　このため、第２演算部は第１演算部による演算の終了後直ちに、第１演算部の演算結果を演算の実行に用いることができる。
　したがって、上記のデータ処理装置では、第１及び第２演算部による２つの演算を並列的に実行させることができる。
　前記ｎ個のレジスタファイル部は、前記第２レジスタファイル部の各第２レジスタと一対一に対応する複数の第３レジスタを含む第３レジスタファイル部をさらに含み、前記ｎ個の演算部は、第３演算部をさらに含み、前記ｎ個の保持部は、前記第２演算部の演算結果を一時的に保持する第２保持部をさらに含んでおり、前記第２レジスタファイル部は、自身の各第２レジスタがデータを保持する場合には、データを保持する第２レジスタに対応する前記第３レジスタファイル部の第３レジスタに当該データを転送すると共に、前記第２保持部は、自身が保持する演算結果を前記第３演算部に転送可能となっており、前記第３演算部は、前記第３レジスタファイル部の各第３レジスタの読み出しデータ及び前記第２保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行することが好ましい。
　この場合、第２レジスタファイル部の各第２レジスタのデータが、第２レジスタファイル部の各第２レジスタに対応する第３レジスタファイル部の各第３レジスタに転送されている。
　このため、第３演算部は、第２レジスタファイル部の第２レジスタのデータが第２演算部の演算実行に用いられている場合でも、そのデータを第３レジスタファイル部の第３レジスタから読み出して演算の実行に用いることができる。
　また、第２演算部の演算結果が、第３演算部に転送されている。
　このため、第３演算部は第２演算部による演算の終了後直ちに、第２演算部の演算結果を演算の実行に用いることができる。
　したがって、上記のデータ処理装置では、第１、第２及び第３の演算部による３つの演算を並列的に実行させることができる。
　前記ｎ個の保持部に含まれるＮ番目の保持部は、自身が保持する演算結果が前記ｎ個の演算部に含まれる（Ｎ＋２）番目以降の演算部による演算実行に用いられる場合には、当該演算結果を前記ｎ個のレジスタファイル部に含まれる（Ｎ＋２）番目のレジスタファイル部に転送する一方、自身が保持する演算結果が前記（Ｎ＋２）番目以降の演算部による演算実行に用いられない場合には、当該演算結果を前記ｎ個の演算部に含まれる（Ｎ＋１）番目の演算部に転送することが好ましい。
　この場合、Ｎ番目の保持部が保持する演算結果が（Ｎ＋２）番目以降の演算部による演算実行に用いられない場合には（Ｎ＋１）番目の演算部に転送しているので、この場合、レジスタファイル部間における不要なデータ転送が低減され、その結果、消費電力をより低下させることができる。
　前記命令フェッチ／デコード部が前記ｎ個のレジスタファイル部に含まれる複数のレジスタファイル部、前記ｎ個の演算部に含まれる複数の演算部、前記ｎ個の保持部に含まれる複数の保持部の各々を同時に動作させるべく記述された命令コードに含まれる動作命令をデコードした場合に、前記動作命令のデコード結果に基づいて前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部を同時に動作させ、且つ、前記命令フェッチ／デコード部の動作を停止させることが好ましい。
　この場合、複数のレジスタファイル部、複数の演算部及び複数の保持部を同時に動作させる「アレイ動作」を動作命令のデコード結果に基づいて行なうことができるので、これらの同時動作をより効率的に開始させることができる。
　前記動作命令は、同時に動作させるべき前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の各動作を制御するために、各々に設定すべき設定情報と、前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の同時動作を停止すべき動作終結条件と、を含み、前記命令フェッチ／デコード部が前記動作命令をデコードするまでは、前記命令フェッチ／デコード部、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を同時に動作させ、前記動作命令をデコードした場合に、前記動作命令のデコード結果に基づいて、前記命令フェッチ／デコード部の動作を停止させ、且つ、前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部を同時に動作させ、前記動作命令に含まれる前記動作終結条件が満たされると、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を除く前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の動作を停止させ、且つ、前記命令フェッチ／デコード部、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を同時に動作させるが好ましい。
　この場合、動作命令のデコード結果に基づき開始された、複数のレジスタファイル部、複数の演算部及び複数の保持部の同時動作を、動作終結条件が満たされるか否かにより停止させることができる。このため、命令フェッチ／デコード部の動作が停止していても、前記命令フェッチ／デコード部、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を同時に動作させる「非アレイ動作」に戻すことができる。
　前記ｎ個の演算部の各々は、前記データ処理装置の外部に配置された外部メモリの内容を一時的に保持するキャッシュメモリと、前記命令コードに含まれる前記ロード命令に付随するアドレス情報を用いて前記キャッシュメモリを読み出すロード部と、前記ロード部により読み出されたデータを一時的に保持するストア部とを有し、前記ｎ個の演算部に含まれるＮ番目の演算部は、自身のストア部が保持するデータを前記ｎ個の演算部に含まれる（Ｎ＋１）番目以降の演算部及び前記ｎ個のレジスタファイル部に含まれる（Ｎ＋１）番目以降のレジスタファイル部に転送可能となっていることが好ましい。
　この場合、Ｎ番目の演算部のストア部が保持するデータが（Ｎ＋１）番目以降の演算部及び（Ｎ＋１）番目以降のレジスタファイル部に転送可能であるので、（Ｎ＋１）番目以降の演算部はＮ番目の演算部による読み出しデータを用いた演算を早期に開始することができ、その結果、各演算部による演算をより高速化させることができる。
　前記ｎ個の演算部に含まれるＮ番目の演算部は、自身のキャッシュメモリがデータを保持する場合には、前記ｎ個の演算部に含まれる（Ｎ＋１）番目の演算部のキャッシュメモリに転送可能となっていることが好ましい。
　この場合、Ｎ番目の演算部のキャッシュメモリが（Ｎ＋１）番目の演算部のキャッシュメモリに転送可能であるので、（Ｎ＋１）番目の演算部はＮ番目の演算部のキャッシュメモリに保持されたデータを用いた演算を早期に開始することができ、その結果、各演算部による演算をより高速化させることができる。
　前記ｎ個の演算部の各々は、自身のロード部による前記キャッシュメモリの読み出しを行なう場合には、前記ロード命令に付随するアドレス情報を保持すると共に、前記ロード部による読み出しが完了する度に、前記保持したアドレス情報を読み出されたデータ幅だけ増加または減少させて、前記ロード部による次の読み出しのためのアドレス情報を生成することが好ましい。
　この場合、各演算部は、次の読み出しのためのアドレス情報を自身で生成することができるので、新たなアドレス情報を取得することなく、次の演算を実行することができるので、各演算部による演算をより高速化させることができる。
　前記第１演算部は、前記データ処理装置の外部に配置された外部メモリと直接接続された前記キャッシュメモリを有し、前記キャッシュメモリは、前記動作命令に関連付けられる書き込み先アドレスと転送データ長とからなる転送情報に基づいてデータ転送を行なうデータ転送手段、を有し、前記データ転送手段は、前記外部メモリ上における互いに異なる複数のアドレスから同時に複数のデータを連続転送することが好ましい。
　この場合、外部メモリ上におけるデータをより効率よくキャッシュメモリに転送することができるので、各演算部による演算をより高速化させることができる。
　前記外部メモリは、前記動作命令に関連付けられる書き込み先アドレスと転送ワード数とからなる転送情報に基づいてデータ転送を行なうデータ転送手段、を有し、前記データ転送手段は、外部Ｉ／Ｏ装置から複数のデータを前記外部メモリの最も古いバンクへ連続転送することが好ましい。
　この場合、外部Ｉ／Ｏ装置からデータをより効率よく外部メモリに転送することができるので、キャッシュメモリのデータ更新が効率化され、その結果、各演算部による演算をより高速化させることができる。
　前記第１演算部は、自身のキャッシュメモリに前記ロード命令に付随するアドレス情報に対応する領域が存在しない場合には、外部メモリからのデータ転送を待機すると共に、２番目以降の演算部が前記動作命令に関連付けられる転送ワード数に応じた回数だけ動作したことを前記動作終結条件とすることが好ましい。
　この場合、アレイ構造の先頭段である第１演算部においてのみ、データの待ち合わせを行なうので、データ処理装置全体の構成を簡略化することができる。さらに、複数の動作終結条件が存在する場合に、各段に分散して演算を行なうことによる高速化を実現することができる。
　本発明は、複数の機械語命令を高速に同時実行するデータ処理装置に好適に利用することができる。
　１０　　命令メモリ部
　２０　　命令フェッチ部（命令フェッチ／デコード部）
　３０　　命令デコード部（命令フェッチ／デコード部）
　１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８　　データ処理装置
　１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０、９１０、１０１０、１１１０　　レジスタファイル部
　１２０、２２０、３２０、４２０、５２０、６２０、７２０、８２０、９２０、１０２０　　演算装置（演算部、保持部）
　１３０、２３０、３３０、４３０、１０３０　　ロード／ストア部（ロード部、ストア部）
　１３０、２３０、３３０、４３０　　キャッシュメモリ
　１５０　　外部メモリ

Claims (11)

  1. 　複数の機械語命令からなる命令コードを実行するためのデータ処理装置であって、
    　前記命令コードを保持する命令メモリ部と、
    　前記命令メモリ部から前記命令コードを取り出してデコードする命令フェッチ／デコード部と、
    　前記命令フェッチ／デコード部によりデコードされる前記命令コードに記述された複数のレジスタ番号の各々に一対一に対応し、且つ、前記各レジスタ番号に対応するデータを一時的に保持する複数の第１レジスタを含む第１レジスタファイル部と、前記第１レジスタファイル部の各第１レジスタと一対一に対応する複数の第２レジスタを含む第２レジスタファイル部と、を含むｎ（ｎは１以上の整数）個のレジスタファイル部と、
    　前記第１レジスタファイル部の各第１レジスタの読み出しデータを用いて演算を実行する第１演算部と、第２演算部と、を含むｎ個の演算部と、
    　前記第１演算部の演算結果を一時的に保持する第１保持部を含むｎ個の保持部と
    を備え、
    　前記第１レジスタファイル部は、自身の各第１レジスタがデータを保持する場合には、データを保持する第１レジスタに対応する前記第２レジスタファイル部の第２レジスタに当該データを転送すると共に、
    　前記第１保持部は、自身が保持する演算結果を前記第２演算部に転送可能となっており、
    　前記第２演算部は、前記第２レジスタファイル部の各第２レジスタの読み出しデータ及び前記第１保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行することを特徴とするデータ処理装置。
  2. 　前記ｎ個のレジスタファイル部は、前記第２レジスタファイル部の各第２レジスタと一対一に対応する複数の第３レジスタを含む第３レジスタファイル部をさらに含み、
    　前記ｎ個の演算部は、第３演算部をさらに含み、
    　前記ｎ個の保持部は、前記第２演算部の演算結果を一時的に保持する第２保持部をさらに含んでおり、
    　前記第２レジスタファイル部は、自身の各第２レジスタがデータを保持する場合には、データを保持する第２レジスタに対応する前記第３レジスタファイル部の第３レジスタに当該データを転送すると共に、
    　前記第２保持部は、自身が保持する演算結果を前記第３演算部に転送可能となっており、
    　前記第３演算部は、前記第３レジスタファイル部の各第３レジスタの読み出しデータ及び前記第２保持部により転送される演算結果のうちの少なくとも一方を用いて演算を実行することを特徴とする請求項１に記載のデータ処理装置。
  3. 　前記ｎ個の保持部に含まれるＮ（Ｎは１以上の整数であって、ｎ以下）番目の保持部は、
    　自身が保持する演算結果が前記ｎ個の演算部に含まれる（Ｎ＋２）番目以降の演算部による演算実行に用いられる場合には、当該演算結果を前記ｎ個のレジスタファイル部に含まれる（Ｎ＋２）番目のレジスタファイル部に転送する一方、
    　自身が保持する演算結果が前記（Ｎ＋２）番目以降の演算部による演算実行に用いられない場合には、当該演算結果を前記ｎ個の演算部に含まれる（Ｎ＋１）番目の演算部に転送することを特徴とする請求項１または２に記載のデータ処理装置。
  4. 　前記命令フェッチ／デコード部が前記ｎ個のレジスタファイル部に含まれる複数のレジスタファイル部、前記ｎ個の演算部に含まれる複数の演算部、前記ｎ個の保持部に含まれる複数の保持部の各々を同時に動作させるべく記述された命令コードに含まれる動作命令をデコードした場合に、前記動作命令のデコード結果に基づいて前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部を同時に動作させ、且つ、前記命令フェッチ／デコード部の動作を停止させることを特徴とする請求項１～３のいずれか１項に記載のデータ処理装置。
  5. 　前記動作命令は、同時に動作させるべき前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の各動作を制御するために、各々に設定すべき設定情報と、前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の同時動作を停止すべき動作終結条件と、を含み、
    　前記命令フェッチ／デコード部が前記動作命令をデコードするまでは、前記命令フェッチ／デコード部、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を同時に動作させ、
    　前記動作命令をデコードした場合に、前記動作命令のデコード結果に基づいて、前記命令フェッチ／デコード部の動作を停止させ、且つ、前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部を同時に動作させ、
    　前記動作命令に含まれる前記動作終結条件が満たされると、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を除く前記複数のレジスタファイル部、前記複数の演算部及び前記複数の保持部の動作を停止させ、且つ、前記命令フェッチ／デコード部、前記第１レジスタファイル部、前記第１演算部及び前記第１保持部を同時に動作させることを特徴とする請求項４に記載のデータ処理装置。
  6. 　前記ｎ個の演算部の各々は、
    　前記データ処理装置の外部に配置された外部メモリの内容を一時的に保持するキャッシュメモリと、
    　前記命令コードに含まれるロード命令に付随するアドレス情報を用いて前記キャッシュメモリを読み出すロード部と、
    　前記ロード部により読み出されたデータを一時的に保持するストア部と
    を有し、
    　前記ｎ個の演算部に含まれるＮ番目の演算部は、自身のストア部が保持するデータを前記ｎ個の演算部に含まれる（Ｎ＋１）番目以降の演算部及び前記ｎ個のレジスタファイル部に含まれる（Ｎ＋１）番目以降のレジスタファイル部に転送可能となっていることを特徴とする請求項１～５のいずれか１項に記載のデータ処理装置。
  7. 　前記ｎ個の演算部に含まれるＮ番目の演算部は、自身のキャッシュメモリがデータを保持する場合には、前記ｎ個の演算部に含まれる（Ｎ＋１）番目の演算部のキャッシュメモリに転送可能となっていることを特徴とする請求項６に記載のデータ処理装置。
  8. 　前記ｎ個の演算部の各々は、自身のロード部による前記キャッシュメモリの読み出しを行なう場合には、前記ロード命令に付随するアドレス情報を保持すると共に、前記ロード部による読み出しが完了する度に、前記保持したアドレス情報を読み出されたデータ幅だけ増加または減少させて、前記ロード部による次の読み出しのためのアドレス情報を生成することを特徴とする請求項６または７に記載のデータ処理装置。
  9. 　前記第１演算部は、前記データ処理装置の外部に配置された外部メモリと直接接続されたキャッシュメモリを有し、
    　前記キャッシュメモリは、前記動作命令に関連付けられる書き込み先アドレスと転送データ長とからなる転送情報に基づいてデータ転送を行なうデータ転送手段を有し、
    　前記データ転送手段は、前記外部メモリ上における互いに異なる複数のアドレスから同時に複数のデータを連続転送することを特徴とする請求項４または５に記載のデータ処理装置。
  10. 　前記外部メモリは、前記動作命令に関連付けられる書き込み先アドレスと転送ワード数とからなる転送情報に基づいてデータ転送を行なうデータ転送手段を有し、
    　前記データ転送手段は、外部Ｉ／Ｏ装置から複数のデータを前記外部メモリの最も古いバンクへ連続転送することを特徴とする請求項９に記載のデータ処理装置。
  11. 　前記第１演算部は、自身のキャッシュメモリに前記ロード命令に付随するアドレス情報に対応する領域が存在しない場合には、外部メモリからのデータ転送を待機すると共に、２番目以降の演算部が前記動作命令に関連付けられる転送ワード数に応じた回数だけ動作したことを前記動作終結条件とすることを特徴とする請求項５に記載のデータ処理装置。
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