JP2003099249A

JP2003099249A - データ処理装置

Info

Publication number: JP2003099249A
Application number: JP2002205381A
Authority: JP
Inventors: Kazuaki Okamoto; 一晃岡本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-07-17
Filing date: 2002-07-15
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】プロセッサにおいて並列処理の並列度を高め
ると、レジスタファイルへアクセスするバスが大きくな
り、実装面積などの面で不都合が生じる。【解決手段】プロセッサは、複数の演算器や処理機構
を有し、同時に複数の演算または処理を実行する。プロ
セッサは内部にレジスタファイル１８をもつが、これを
処理機構ごとに分散し、それらを所定の形状の転送路で
接続して階層構造を設ける。これにより、処理機構ごと
に発生するレジスタアクセスを分散させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵおよびマイ
クロプロセッサなど、実行可能なデータ形式に変換され
たプログラムを実行してデータを処理するデータ処理装
置に関し、特に並列に設置された複数の処理ユニットに
よって複数の命令を並列的に実行可能なデータ処理装置
に関する。

【０００２】

【従来の技術】マイクロプロセッサの処理性能を向上さ
せるために、複数の処理ユニットを並列に動作させ、同
時に複数の命令を実行する方法が有効である。これを実
現する従来技術として、スーパスカラ方式やＶＬＩＷ方
式のプロセッサがある。スーパスカラ方式は、順次実行
されるべき複数の命令を解析し、命令間の依存関係を検
査して同時に実行可能な命令を動的に検出し、複数の命
令を同時に発行して並列に実行する。実行時間の異なる
複数の命令を動的にスケジューリングするための発行制
御回路をハードウェア化するものである。ＶＬＩＷ方式
は、並列に実行できる命令をコンパイル時に静的に解析
し、各処理ユニットへの命令を連結して長命令形式をと
るものである。プロセッサは実行時に長命令形式の命令
を分解し、あらかじめ定められた各処理ユニットに対し
て小命令を発行することで並列処理を実現する。命令の
依存解析は、すべてソフトウェアで静的に行うことで複
雑な依存解析回路を不要にしている。

【０００３】これらに対し、たとえば特開２００１−９
２６６３号公報のように、複数の処理ユニットに命令列
の単位で処理を割り当て、命令列単位で発行制御を行う
ものがある。これは、命令列ごとに動的なスケジューリ
ングをハードウェアで行い、各命令列の実行において
は、各処理ユニットが非同期に並列実行するものであ
る。これらのプロセッサでは一般に、処理に必要なデー
タを格納するための複数のレジスタ群、すなわちレジス
タファイルをプロセッサ内で共有している。レジスタフ
ァイル内のデータは、命令の実行ごとに参照・更新され
るので、すべての処理ユニットとの間でバス結合されて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら上述の方
法では、並列に実行されるすべての処理ユニットとレジ
スタファイルとの間で、同時進行的にデータ参照および
更新を行う必要があるため、並列度、すなわち同時に処
理できる命令数に比例した数のデータバスおよび多ポー
トのメモリが必要になる。すなわち、並列度が大きくな
ると、処理ユニットを結ぶデータバス、およびレジスタ
ファイルを構成する多ポートメモリの占める面積が飛躍
的に増大し、これらの要素がプロセッサにおいて支配的
になる。このため、プロセッサの動作速度、消費電力、
チップ面積などに大きく影響していた。さらに、以上の
課題を解決する際に、処理速度などの特性を低下させな
いことが必要である。

【０００５】

【課題を解決するための手段】本発明のある態様はデー
タ処理装置であり、その典型はプロセッサである。この
装置は例えば、複数の演算器、処理機構、制御機構を有
し、同時に複数の演算または処理を実行するもので、当
該装置内部の複数のレジスタを含むレジスタファイルを
当該装置の処理機構ごとに分散し、それらを所定の形状
の転送路で接続して階層構造を設けることにより、処理
機構ごとに発生するレジスタアクセスを分散させる。

【０００６】「データ処理装置」は、例えば、プロセッ
サやコプロセッサであるが、これらの組み合わせも含む
ものとする。「処理機構」とは、所定の処理を行うしく
みであり、演算器なども含むものとする。「階層構造」
とは、レジスタファイルの一部を分散されたレジスタの
ひとつに蓄積してある構造である。

【０００７】所定の形状の転送路がリング形状であり、
転送路においてデータが所定の一方向のみに転送されて
もよい。「リング状」とは、レジスタ間転送路が全体と
して環状になっている状態である。本装置によれば、レ
ジスタを複数に分散させ、ひとつのレジスタには所定の
処理機構のみが直接アクセスできるものとし、さらに、
それらのレジスタ間を占有面積の小さい形状の転送路で
接続することにより、全体としてデータバスの占める面
積を小さくすることが可能である。

【０００８】また、他の処理機構が有する遠隔のレジス
タのデータを参照する際、レジスタデータのコピーをパ
ケット転送することによってレジスタ間のデータ転送を
実現するデータ転送機構を設け、当該データ転送をソフ
トウェアから起動可能に構成してもよい。本装置によれ
ば、レジスタ間のデータを転送する際、ひとつのレジス
タアドレスにあるデータだけではなく、複数のデータを
まとめて使用より先に転送するため、レジスタを複数に
分散させることによる処理速度の低下を防ぐことが可能
である。

【０００９】本発明の別の態様もデータ処理装置であ
る。この装置では、複数の演算器または処理機構が並列
に動作し、各処理機構がひとつ以上の命令から成る命令
列を非同期に実行する。各処理機構は前述のように分散
レジスタを有し、分散レジスタ上のデータを用いて非同
期に処理を進める。命令列の実行中もしくは実行後に処
理機構間で同期が必要になる場合、例えばパケットによ
るデータ転送によって同期をとる。同期はハードウェア
が保証してもよい。本装置によれば、各処理機構が独立
にそれに対応するレジスタにアクセスして処理を行うた
め、レジスタを複数に分散させることによる処理速度の
低下を防ぐことが可能である。

【００１０】前記装置において、各処理機構が有する分
散レジスタを物理的もしくは仮想的に多重化し、それぞ
れの処理機構ではこれらを切り替えながら複数の命令列
を多重実行してもよい。その場合、データ転送にともな
う転送遅延を他の命令列の処理により隠蔽する効果が得
られる。「仮想的に多重化」とは、例えば、物理的には
ひとつのレジスタを論理的に区分してそれらを多重化す
ることである。本装置によれば、処理機構は、所定のレ
ジスタのデータが転送中の場合、別のレジスタのデータ
を使用して処理を実行できるため、レジスタを複数に分
散させることによる処理速度の低下を防ぐことが可能で
ある。

【００１１】複数の処理機構と複数のレジスタを複数の
それぞれ独立した副装置に分散させて実装し、それらの
副装置を転送路によって接続してもよい。「副装置」と
は、例えば、データ処理装置がプロセッサと複数のコプ
ロセッサで構成されている場合、プロセッサやひとつの
コプロセッサを示す。

【００１２】本発明のいくつかの特徴は以下のようにま
とめられる。１．並列に実行可能な処理ユニットごとに必要なレジス
タを分散し、各処理ユニットのレジスタ間をリングなど
の単純な転送路で接続した階層構造を有するレジスタフ
ァイルとする。２．遠隔レジスタのデータ参照・更新を行う場合は、局
所レジスタとの間でデータコピーを行う。このときのデ
ータ転送は、複数のレジスタデータをパケット化したパ
ケット転送で実現する。データのパケット化、パケット
転送、パケットの分解とレジスタ格納などの制御を行う
ためのパケット転送制御手段を設ける。これによりレジ
スタ間のパケット転送はハードウェアが支援し、さらに
これを起動するための手段を設け、その起動をソフトウ
ェアで制御する。

【００１３】３．それぞれの処理ユニットは、局所レジ
スタのデータを用い、他の処理ユニットとは非同期に独
立して処理の実行を可能とする。処理ユニット間の同期
はパケット転送によって行われ、ハードウェアがこれを
保証する。このための同期制御手段をパケット転送制御
手段の中に設ける。４．処理ユニットに分散されたレジスタを物理的に複数
セット用意し、多重化する。多重処理制御手段を設ける
ことで、複数の命令または命令列を多重化して処理す
る。あるレジスタデータの転送中には、多重処理制御手
段が別の命令に処理を切り替え、同時にレジスタセット
選択手段がこれに対応した別のレジスタセットに切替え
る。これによりデータ転送と他の処理を重畳化し、デー
タ転送による遅延を隠蔽する。

【００１４】５．上記多重化処理において、レジスタを
複数セット用意するかわりに、レジスタ仮想化手段を用
意して、１セットのレジスタファイルを仮想的に多重化
する。６．メモリ上に格納されている画像などの大規模なデー
タ群に対し、複数のコプロセッサを用いてパイプライン
的に処理を施し、メモリに書き戻す。例えば、メモリ上
の生画像データに対し、プロセッサのロードストアユニ
ット（以下、「ＬＳＵ」という、図面においては「Ｌ／
Ｓ」という）がレジスタにデータをロードし、これを圧
縮処理を行うコプロセッサ１にレジスタ間転送する。圧
縮処理後のデータを、暗号化処理を行うコプロセッサ２
に転送し、暗号化処理後プロセッサにデータを戻して、
ＬＳＵがメモリに書き戻す。これらをパイプライン的に
高速処理する。

【００１５】７．高速ＬＡＮなどを介した通信におい
て、ＬＡＮ制御を行う周辺Ｉ／Ｏ部と、暗号化・復号処
理を行うコプロセッサと、コプロセッサとの間で分散レ
ジスタを構成する。送信時は、コプロセッサがメモリ上
のデータをレジスタにロードし、これを暗号化するコプ
ロセッサ１に転送する。暗号化後、ＬＡＮ制御部に転送
され、パケット化されてＬＡＮ上に送信される。受信時
は、ＬＡＮ制御部が受信パケットを分解し、復号処理を
行うコプロセッサ２にデータ転送を行う。復号後、プロ
セッサに転送し、メモリに書き込む。これらの処理をパ
イプライン化することで、高速な通信処理を実現するこ
とができる。

【００１６】これらの手段により、並列に実行される複
数の処理ユニットが同時に同じレジスタファイルへアク
セスすることを避け、レジスタファイルのポート数およ
びデータバス数を削減する。したがって、ハードウェア
量および回路の複雑度を大幅に軽減でき、動作速度の向
上、消費電力の低減、回路面積の削減などの効果が得ら
れる。とくに並列度の大きな場合において効果は顕著に
ある。

【００１７】

【発明の実施の形態】［概要の図示］図１は、従来一般
的なプロセッサのレジスタおよびその周辺回路を示す。
図２から図５は、それぞれ第１から第４の実施の形態に
相当するプロセッサのレジスタおよびその周辺回路を示
す。図１４は、第５の実施の形態に係るプロセッサとコ
プロセッサのレジスタ周辺回路を示す。図１５は、第６
の実施の形態に係るプロセッサ、コプロセッサとＩ／Ｏ
制御部のレジスタ周辺回路を示す。

【００１８】［実施の形態１］図２は、実施の形態１に
係るデータ処理装置１００の一例であるプロセッサのレ
ジスタ周辺回路図である。データ処理装置１００は、Ｌ
ＳＵ１２、第１の演算器１４、第２の演算器１６、レジ
スタファイル１８、プログラム制御部２０を有する。ま
た、レジスタファイル１８は、第１のレジスタ３０、第
２のレジスタ３２、第３のレジスタ３４を有する。実施
の形態１は、レジスタが第１のレジスタ３０、第２のレ
ジスタ３２、第３のレジスタ３４と分散して構成されて
いる点に特徴がある。

【００１９】データ処理装置１００には、例えば、ＣＰ
Ｕなどのプロセッサやコプロセッサがある。ＬＳＵ１２
は、データ処理装置１００が所定の処理を行う際に必要
なデータを、メモリ１０から読み込み、レジスタファイ
ル１８に蓄積する。蓄積は、レジスタファイル１８にお
ける第１のレジスタ３０に行う。またデータ処理装置１
００での処理結果をメモリ１０に出力する。第１の演算
器１４、第２の演算器１６は、入力信号に対して所定の
演算を行い、結果信号を出力する。信号の入出力はレジ
スタファイル１８における第２のレジスタ３２と第３の
レジスタ３４に対して行われる。

【００２０】レジスタファイル１８は、データ処理装置
１００が所定の処理を行う際に必要なデータを保持す
る。データ処理装置１００における処理機構であるＬＳ
Ｕ１２、第１の演算器１４、第２の演算器１６に対し
て、レジスタファイル１８は第１のレジスタ３０、第２
のレジスタ３２、第３のレジスタ３４と分散して構成さ
れる。第１のレジスタ３０、第２のレジスタ３２、第３
のレジスタ３４の間は、例えば、リングなどの単純な転
送路で接続される。転送路の構造を簡易にし、転送路が
占める面積を小さくするためである。これらの転送路に
おいて、例えば、データは図示されている矢印の方向の
みに転送される。一般にデータ転送装置の構成が容易と
なるからである。

【００２１】プログラム制御部２０は、ＬＳＵ１２、第
１の演算器１４、第２の演算器１６に所定の処理を行う
指示信号を出力する。また、第１のレジスタ３０、第２
のレジスタ３２、第３のレジスタ３４間におけるデータ
転送を指示する。このように、本実施の形態によれば、
レジスタは各処理機構に対応して分散した構成となる。
各処理機構は対応するレジスタのみにアクセスし、レジ
スタ間の接続はリングなどの単純な転送路とすることに
よって、処理機構とレジスタを結ぶデータバスの面積の
削減が可能である。

【００２２】［実施の形態２］図３は、実施の形態２に
係るデータ処理装置１００の一例であるプロセッサのレ
ジスタ周辺回路図である。データ処理装置１００は、Ｌ
ＳＵ１２、第１の演算器１４、第２の演算器１６、レジ
スタファイル１８、プログラム制御部２０を有する。ま
た、レジスタファイル１８は、第１のレジスタ３０、第
２のレジスタ３２、第３のレジスタ３４、第１のパケッ
ト制御部４０、第２のパケット制御部４２、第３のパケ
ット制御部４４を有する。実施の形態１との違いは、第
１のパケット制御部４０、第２のパケット制御部４２、
第３のパケット制御部４４があることである。

【００２３】第１のパケット制御部４０は、第１のレジ
スタ３０に蓄積されたデータを第２のレジスタ３２また
は第３のレジスタ３４に出力し、第２のレジスタ３２ま
たは第３のレジスタ３４に蓄積されたデータを第１のレ
ジスタ３０に入力する。第２のレジスタ３２と第３のレ
ジスタ３４に対しては夫々第２のパケット制御部４２と
第３のパケット制御部４４を介して行われる。第１のパ
ケット制御部４０は、ひとつのレジスタアドレスで示さ
れるひとつのレジスタデータだけでなく、複数のレジス
タデータをまとめてパケット化し、これを転送する。す
なわち、将来必要となるデータをあらかじめ先読みまた
は先出しする。これにより、レジスタ間のデータ転送に
よる処理遅延、転送時の付加情報による伝送効率の低下
を改善可能である。なお、転送するデータが複数ない場
合、ひとつのレジスタデータのみを転送してもかまわな
い。第２のパケット制御部４２と第３のパケット制御部
４４も同様である。

【００２４】このように、本実施の形態によれば、レジ
スタ間のデータ転送を複数のレジスタデータによるパケ
ットで行うことにより、レジスタ分散による遅延時間の
増加を小さくするこが可能である。

【００２５】［実施の形態３］図４は、実施の形態３に
係るデータ処理装置１００の一例であるプロセッサのレ
ジスタ周辺回路図である。データ処理装置１００は、Ｌ
ＳＵ１２、第１の演算器１４、第２の演算器１６、レジ
スタファイル１８、第１のプログラム制御部２２、第２
のプログラム制御部２４、第３のプログラム制御部２６
を有する。また、レジスタファイル１８の構成は、実施
の形態２と同一である。実施の形態２との違いは、第１
のプログラム制御部２２、第２のプログラム制御部２
４、第３のプログラム制御部２６があることである。

【００２６】第１のプログラム制御部２２は、図３にお
けるプログラム制御部２０と同様に処理機構に対して所
定の処理を行う指示信号を出力する。しかし、指示信号
の出力先がＬＳＵ１２のみである。第１のプログラム制
御部２２からの指示により、ＬＳＵ１２は、第１のレジ
スタ３０にあるデータを用いて第１の演算器１４や第２
の演算器１６などの他の処理機構とは非同期に処理を実
行する。他の処理機構とデータの同期が必要になった場
合、第１のプログラム制御部２２は、例えば、第１のパ
ケット制御部４０によるパケット転送により同期を実現
する。また、第２のプログラム制御部２４と第３のプロ
グラム制御部２６も同様である。

【００２７】このように、本実施の形態によれば、処理
機構の動作を制御するプログラム制御部は、制御機構ご
とに構成される。プログラム制御部は、所定の制御機構
のみを制御し、他の制御機構とは非同期であることか
ら、レジスタを分散しても、より高速な処理を行うこと
が可能である。

【００２８】［実施の形態４］図５は、実施の形態４に
係るデータ処理装置１００の一例であるプロセッサのレ
ジスタ周辺回路図である。データ処理装置１００は、Ｌ
ＳＵ１２、第１の演算器１４、第２の演算器１６、レジ
スタファイル１８、第１のプログラム制御部２２、第２
のプログラム制御部２４、第３のプログラム制御部２６
を有する。また、レジスタファイル１８は、第１のレジ
スタ５０、第２のレジスタ５２、第３のレジスタ５４、
第４のレジスタ５６、第５のレジスタ５８、第６のレジ
スタ６０、第１のパケット制御部４０、第２のパケット
制御部４２、第３のパケット制御部４４を有する。実施
の形態３との違いは、第１のレジスタ５０、第２のレジ
スタ５２、第３のレジスタ５４、第４のレジスタ５６、
第５のレジスタ５８、第６のレジスタ６０があることで
ある。

【００２９】第１のレジスタ５０、第２のレジスタ５２
は、ＬＳＵ１２に対応する複数のレジスタである。これ
らは共に第１のプログラム制御部２２によって制御され
る。第１のレジスタ５０にあるレジスタデータが転送中
の場合、ＬＳＵ１２は、第２のレジスタ５２に対して所
定の処理を行う。第１のレジスタ５０にあるレジスタデ
ータが転送完了後、ＬＳＵ１２は、第１のレジスタ５０
に対して所定の処理を行う。第１のレジスタ５０にある
レジスタデータ転送の完了を待たずに他の処理を実行で
きるため、データ転送による遅延を実質的に少なくでき
る。なお、第１のレジスタ５０と第２のレジスタ５２は
必ずしも物理的に別のレジスタである必要はなく、仮想
的または論理的に別のレジスタであってもよい。第３の
レジスタ５４、第４のレジスタ５６、第５のレジスタ５
８、第６のレジスタ６０についても第１のレジスタ５
０、第２のレジスタ５２と同様である。

【００３０】このように、本実施の形態によれば、ひと
つの処理機構に対し複数のレジスタを用意して多重化す
ることにより、レジスタデータの転送待ちになる可能性
が小さくなるため、レジスタを分散することによる処理
遅延を小さくすることが可能である。

【００３１】［実施の形態５］図１４は、実施の形態５
に係るプロセッサ１２０、第１のコプロセッサ１４０、
第２のコプロセッサ１６０のレジスタ周辺回路図であ
る。プロセッサ１２０は、ＬＳＵ１２、第１のレジスタ
３０を有する。第１のコプロセッサ１４０は、第２のレ
ジスタ３２を有する。第２のコプロセッサ１６０は、第
３のレジスタ３４を有する。なお、図１４においては、
レジスタ以外の構成要素を原則として省略している。実
施の形態５は、第１のレジスタ３０、第２のレジスタ３
２、第３のレジスタ３４がひとつのデータ処理装置では
なく、プロセッサ１２０、第１のコプロセッサ１４０、
第２のコプロセッサ１６０の３つのデータ処理装置に分
散されて構成されている。

【００３２】プロセッサ１２０は、所定の処理に対し
て、第１のコプロセッサ１４０と第２のコプロセッサ１
６０を制御する。例えば、メモリ１０にある画像データ
を符号化した後、暗号化する処理の場合、プロセッサ１
２０は、メモリ１０に蓄積されている画像データを第１
のレジスタ３０に入力する。このデータに対して、第１
のコプロセッサ１４０と第２のコプロセッサ１６０をパ
イプライン的に処理をするように制御する。さらに上記
の処理が完了した際に、処理後のデータをメモリ１０に
出力する。

【００３３】第１のコプロセッサ１４０と第２のコプロ
セッサ１６０は、プロセッサ１２０の指示により所定の
処理を行う。上記の例の場合、第１のコプロセッサ１４
０は画像を圧縮処理するコプロセッサであり、第２のコ
プロセッサ１６０は圧縮処理後の画像を暗号化するコプ
ロセッサである。これらの処理においてデータは、第２
のレジスタ３２と第３のレジスタ３４に蓄積される。第
２のコプロセッサ１６０による暗号化処理後、データは
プロセッサ１２０における第１のレジスタ３０に入力さ
れる。

【００３４】このように、本実施の形態によれば、レジ
スタをひとつのデータ処理装置だけでなく、複数のデー
タ処理装置に分散して構成させることにより、すべての
データ処理装置とメモリ間のデータバスを削減すること
が可能である。さらに、プロセッサとコプロセッサ間の
データがメモリを介さずに直接転送されるため、転送が
高速となる。

【００３５】［実施の形態６］図１５は、実施の形態６
に係るプロセッサ１２０、第１のコプロセッサ１４０、
第２のコプロセッサ１６０、Ｉ／Ｏ制御部１８０のレジ
スタ周辺回路図である。実施の形態５にＩ／Ｏ制御部１
８０が追加されている。Ｉ／Ｏ制御部１８０は、第４の
レジスタ３６、インターフェース制御部３８を有する。

【００３６】Ｉ／Ｏ制御部１８０は、外部に対して所定
のインタフェース機能を有する。これは、所定の通信機
能を有するインターフェースカードなどにより構成され
る。所定の通信機能の一例としてローカルエリアネット
ワーク（以下、「ＬＡＮ」という）がある。例えば、メ
モリ１０にある画像データを符号化した後、そのデータ
を送信する処理と受信したデータを暗号化する処理の場
合、プロセッサ１２０は、メモリ１０に蓄積されている
画像データを第１のレジスタ３０に入力し、第１のコプ
ロセッサ１４０に出力する。第１のコプロセッサ１４０
は符号化処理を行い、Ｉ／Ｏ制御部１８０は符号化され
たデータをインターフェース制御部３８から外部に対し
て送信する。また、Ｉ／Ｏ制御部１８０は外部からデー
タを受信する。第２のコプロセッサ１６０は、このデー
タを復号し、プロセッサ１２０に対して出力する。

【００３７】このように、本実施の形態によれば、レジ
スタをひとつのデータ処理装置だけでなく、複数のデー
タ処理装置に分散して構成させることにより、すべての
データ処理装置とメモリ間のデータバスを削減すること
が可能である。さらに、プロセッサとコプロセッサとＩ
／Ｏ制御部間のデータがメモリを介さずに直接転送され
るため、転送が高速となる。

【００３８】［実施の形態７］１．前提条件携帯端末等の情報処理を要する組込み機器において、画
像・音声データを扱うメディア処理の役割が年々大きく
なっている。また複数の機器間での情報交換や共有のた
めに行われる通信も高速化が進んでいる。現在、これら
の処理の多くは機器に組み込まれたプロセッサ上のソフ
トウェアにより行われているため、プロセッサにかかる
負荷は大変重い。このようなメディア処理および通信に
伴うネットワーク処理に求められる性能は今後ますます
高くなり、さらに画像ストリーム通信のようにメディア
処理とネットワーク処理を同時に行う複合メディア処理
も必要になる。したがって、現状のように組込み機器の
プロセッサによるソフトウェア処理だけで、これらの全
てに対応することは困難と考えられる。

【００３９】実際、大量のメディアデータ処理や極めて
高速な通信を行う必要のあるハイエンド機器では、ソフ
トウェア処理だけでは要求を満たせないため、大量のハ
ードウェア投資を施したメディアプロセッサやネットワ
ークプロセッサ等の専用チップが提案・開発されてい
る。一方で組込み機器においてはハイエンド機器のよう
な高速性は要求されないが、同時に消費電力の制約から
プロセッサ自体の性能が低く抑えられるため、ソフトウ
ェア処理だけで対応できないという点において、同等の
問題を抱えている。しかも、コストや消費電力の制約か
ら、上述のような専用プロセッサを用いることも困難と
考えられる。

【００４０】ここでは、複合メディア処理を高速化する
ことを目的とした高いコストパフォーマンスを持つ組込
み機器向けのプロセッサ支援機構として、並列信号処理
エンジンを提案する。まず、２．で組込み機器で複合メ
ディア処理を実現する際に求められるプロセッサ支援機
構について考察し、３．では提案する並列信号処理エン
ジンのアーキテクチャについて説明する。４．では、メ
ディア処理の中から画像圧縮に用いられる離散コサイン
変換を選び、これを用いて並列信号処理エンジンの評価
を行う。また他のメディア処理や通信を効率良く実現す
るための機能について検討する。

【００４１】２．複合メディア処理のためのプロセッサ
支援機構より大容量化するメディア処理や高速化する通信、そし
て複合メディア処理に対応するためには、機器の処理能
力を向上させる必要がある。その方法として、次の３つ
が考えられる。

【００４２】ソフトウェアのみですべての処理に対応
できるよう、プロセッサ自体の性能を向上させる、また
は複数のプロセッサで並列処理を行う。処理をハードウェアにより実現し、プロセッサの支援
機構として実装する。処理の一部をハードウェア化し、ソフトウェアによる
処理の制御が可能なコプロセッサとして実装する。

【００４３】プロセッサ自体の性能を向上させるために
は、動作周波数を高める方法とＳｕｐｅｒ−Ｓｃａｌａ
ｒやＶＬＩＷのような命令レベル並列処理を行う方法が
ある。動作周波数を高める方法では既存のソフトウェア
資産を生かせる利点があるが、消費電力が増加する欠点
があり、特に携帯機器では大きな問題となる。また命令
レベル並列処理やマルチプロセッサでは制御が複雑にな
り、投資したコストに見合う効果が得られないという問
題がある。

【００４４】一方、ハードウェア化により処理を行う方
法は、プロセッサと比較して小規模な回路で高速に実現
できるため、これまで広く使用されてきた。しかしソフ
トウェアに比べて設計に必要な期間が長いこと、開発後
の修正が困難であること、規格の変更等に対する柔軟性
に欠けること、等の欠点がある。さらに処理が複雑化し
て回路が大規模になるにつれてこれらの欠点の影響が増
大するという問題がある。

【００４５】これらに対しコプロセッサ方式は、ソフト
ウェア処理の一部をハードウェア化により高速化するも
のである。一般にメディア処理における処理時間の大部
分は一部の定型処理が占めていることが多く、この部分
をハードウェアによって高速化すれば、全体の処理時間
を大幅に減少させることが可能である。また残りの処理
がソフトウェアで記述されていることからプログラマビ
リティは高く、設計期間の短縮や製品開発後の保守コス
トを小さくすることができる。以上の３つの方法を比較
検討した結果、複合メディア処理を行うためのプロセッ
サ支援機構にはコプロセッサ方式が相応しいと判断し、
これに基づく並列信号処理エンジンを提案する。

【００４６】３．並列信号処理エンジンのアーキテク
チャと実装３．１．アーキテクチャの概要並列信号処理エンジンでは、動作周波数を低く抑えても
高い性能が得られるように演算部を複数実装し、これら
を並列に動作させる。複数の演算部を効率良く実行させ
るためには、それに見合う大きな並列性が必要である。
メディア処理では空間・時間分割が可能な問題が多く、
比較的粒度の粗い並列性を抽出するのが容易であること
から、ここではユーザが意識して記述するスレッドレベ
ルの並列性を利用することとした。ただし、当然それ以
外の並列性を利用してもよい。

【００４７】マルチスレッド処理を行う場合、問題を安
易にモデル化するとスレッド数が爆発してしまう可能性
があるため、スレッドの生成には制約を設ける必要があ
る。並列信号処理エンジンでは無制限にスレッド数が増
えないように、個々の演算部では新たなスレッドの生成
は行わず、生成・同期等のスレッド制御を専用に行う制
御部をひとつだけ持たせた。コストを小さくするために
システムバス・インタフェース機構やメモリ操作機構、
条件分岐等を行うフロー制御機構を制御部内にまとめ
た。ただし、それ以外の構成であってもよい。

【００４８】複数の演算部で同時にスレッドを処理する
ためには、レジスタファイルに多ポートのメモリが必要
となりコストが大きくなる。そこで、スレッドレベル並
列では演算部間におけるデータ交換が頻繁ではないこと
から、レジスタファイルを各演算部に分散して持たせ
た。レジスタファイル間で必要なデータ転送はメッセー
ジパッシングにより行うことにした。その転送路のトポ
ロジには、スレッドレベル並列処理ではデータ転送の頻
度が高くないことから、転送レートに対するコストが最
も小さくノードの追加・削除が容易な１次元リングを採
用した。ただし、形状はこれに限る必要はなく、一般に
は単純なトポロジをもてばよいと考えられる。また、メ
ッセージパッシング以外の方法でデータ転送を行っても
よい。

【００４９】並列信号処理エンジンでは、システムバス
・インタフェースとスレッド制御、メモリ操作、フロー
制御機構からなる制御部をシステム制御エレメントＳＣ
Ｅ（ＳｙｓｔｅｍＣｏｎｔｒｏｌＥｌｅｍｅｎ
ｔ）、スレッドの演算処理に特化した演算部をデータ処
理エレメントＤＰＥ（ＤａｔａＰｒｏｃｅｓｓｉｎｇ
Ｅｌｅｍｅｎｔ）として実装した。そしてひとつのリン
グには１個のＳＣＥと複数のＤＰＥを接続するようにし
た（図６）。ただし、数はこれに限る必要はない。

【００５０】３．２．マルチスレッド支援機構並列信号処理エンジンではＳＣＥやＤＰＥでスレッドを
多重化して処理するマルチスレッド処理を採用してい
る。このためスレッドの切り替え時には、レジスタデー
タの入れ替えを行う必要がある。これはマルチスレッド
化に伴うオーバヘッドであり、これに要する時間が大き
いと粒度が粗くないスレッドを処理する場合に性能が低
下する。並列信号処理エンジンでは、レジスタデータの
入れ替えオーバヘッドを小さくするために、ＳＣＥやＤ
ＰＥの間で直接レジスタ−レジスタ間のデータ転送を行
うことにした。

【００５１】レジスタデータはメッセージの形で転送さ
れ、ハードウェアにより自動的にレジスタに格納され
る。またスレッド起動時間も短縮するため、メッセージ
ヘッダにスレッド開始位置を搭載し、メッセージ到着と
同時にこれをプログラムカウンタに格納することでスレ
ッドを起動するメッセージ駆動方式を採用した。ただ
し、その他の駆動方式を採用してもよい。さらにＳＣＥ
やＤＰＥではレジスタファイルを２重化し、これらの処
理を重畳化した。並列信号処理エンジンは以上のマルチ
スレッド支援機構を搭載し、スレッド切り替えに要する
時間を隠蔽する。

【００５２】３．３．並列信号処理エンジンの基本動作並列信号処理エンジンはコプロセッサであり、プロセッ
サと連携して動作する。プロセッサにより起動された並
列信号処理エンジンは、システムバス上のメモリにある
データに対して演算を行い、演算の結果をメモリに書き
戻し、処理が終了するとプロセッサに通知を行う。

【００５３】並列処理エンジンの内部では、この一連の
処理をＳＣＥとＤＰＥが分割して実行する。その最も基
本的なものは以下の通りである。［ＳＣＥ］プロセッサから起動要求を受け、処理を開始する。プロセッサ側のメモリからデータを読み込む。データをメッセージ化して１つまたは複数のＤＰＥに
送出する。［ＤＰＥ］ＳＣＥから受け取ったデータに対して演算を行う。演算結果をメッセージ化してＳＣＥに送出する。［ＳＣＥ］指定されたすべてのＤＰＥからメッセージが到着する
のを待つ。受信したデータをシステムバス上のメモリに書き込
む。プロセッサに終了を通知し、処理を完了する。プロセッサは並列処理エンジンに、上記からを繰り
返し実行させることで処理を進める（図７）。

【００５４】並列信号処理エンジンではメモリ操作およ
びフロー制御はＳＣＥが担当し、ＤＰＥには実装してい
ない。よって処理の途中にメモリ操作や分岐を行う必要
がある場合には、スレッドを終了してＳＣＥでこれらの
処理を行い、再度ＤＰＥで続きの処理を行う必要があ
る。メモリ操作や分岐を行う場合はから再度に戻
し、（メモリ操作が必要ならばを加える）
を繰り返すことにより行う。

【００５５】複数のＤＰＥで処理しているスレッド間で
データ交換が必要となる場合は、それぞれのＤＰＥでの
処理を終了した後、ＳＣＥ上で同期を取り、データを交
換して、再度スレッドを生成する。

【００５６】並列信号処理エンジンでは、もちろん、こ
れに限定する必要はないが、スレッドの生成・同期等の
制御はＳＣＥだけが行い、ＤＰＥは結果のｒｅｔｕｒｎ
もしくは他のＤＰＥへのスレッドの移動だけを行う。し
たがって並列信号処理エンジンの実行モデルは以下の２
種類に分類される。

【００５７】ひとつはＳＣＥで複数のスレッドを生成
し、それぞれを別のＤＰＥで処理し、結果をＳＣＥに戻
し同期を取るｆｏｒｋ−ｊｏｉｎ型である。もうひとつ
はＳＣＥでスレッドをひとつだけ生成し、複数のＤＰＥ
が順番に処理し、ＳＣＥに戻すｐｉｐｅｌｉｎｅ型であ
る（図８）。これらは問題の性質により使い分ける。

【００５８】３．４．ＳＣＥの構成と動作並列信号処理エンジン全体の動作制御と、プロセッサと
のインタフェースとを司るＳＣＥは、機能によりフロー
コントローラＦｌｏｗＣｏｎｔｒｏｌｌｅｒ、データ
ストレージレジスタＤａｔａＳｔｏｒａｇｅＲｅｇ
ｉｓｔｅｒ（ＤＳＲ）、メモリアクセスパイプラインＭ
ｅｍｏｒｙＡｃｃｅｓｓＰｉｐｅｌｉｎｅ、スレッ
ドコントローラＴｈｒｅａｄＣｏｎｔｒｏｌｌｅｒの
４つのブロックに分かれる。

【００５９】ＦｌｏｗＣｏｎｔｒｏｌｌｅｒはＳＣＥ
全体のコントローラであり、ＲＩＳＣパイプラインをベ
ースとした制御を行う。またシステムバスとのインタフ
ェースを有していて、プロセッサとの間でタスクの起動
要求と終了通知のやり取りを行う。ＤＳＲは２５６ワー
ドのレジスタから構成されるデータ保存領域であり、送
受信メッセージやメモリデータの格納場所となる。Ｍｅ
ｍｏｒｙＡｃｃｅｓｓＰｉｐｅｌｉｎｅは、Ｆｌｏ
ｗＣｏｎｔｒｏｌｌｅｒからのメモリリード・メモリ
ライト要求により動作を開始し、システムバス上のメモ
リとＤＳＲとの間のデータ転送を行う。

【００６０】ＴｈｒｅａｄＣｏｎｔｒｏｌｌｅｒは、
ＳＣＥとＤＰＥ間のメッセージ送受信を司り、全体のス
レッド制御を行う。メッセージ送信はＦｌｏｗＣｏｎ
ｔｒｏｌｌｅｒからのメッセージ送信要求により起動さ
れ、ＴｈｒｅａｄＣｏｎｔｒｏｌｌｅｒはＤＳＲから
データを読み出し、ヘッダをつけてメッセージ化し送出
する。メッセージ受信は、ヘッダの情報に基づき受信し
たデータをＤＳＲに自動的に格納し、同期およびスレッ
ド起動を行う。なお、ＴｈｒｅａｄＣｏｎｔｒｏｌｌ
ｅｒはＦｌｏｗＣｏｎｔｒｏｌｌｅｒと独立して動作
し、命令実行とメッセージ送受信は並行して行われる。

【００６１】３．５．ＤＰＥの構成と動作ＳＣＥで生成されたスレッドを実際に処理するＤＰＥ
は、その機能により演算を行う実行パイプラインＥｘｅ
ｃｕｔｉｏｎＰｉｐｅｌｉｎｅとメッセージを扱うネ
ットワークインタフェイスＮｅｔｗｏｒｋＩ／Ｆの２
つのブロックに分かれる。

【００６２】ＥｘｅｃｕｔｉｏｎＰｉｐｅｌｉｎｅは
プログラミングを容易にするためにＲＩＳＣをベースと
した。これに高速にメディア処理を行うために１命令当
りの演算数を増やすことを目的としたＳＩＭＤ演算命令
・積和演算命令を追加した（図９）。ＳＩＭＤ命令は１
６ｂｉｔ以下の精度で十分な画像・音声に適したサブワ
ード長演算を同時に行うことができる。積和命令は乗算
と加算を一度に行いフィルタ処理等に有効である。

【００６３】ＮｅｔｗｏｒｋＩ／Ｆは自分宛のメッセ
ージを受信すると、データはＥｘｅｃｕｔｉｏｎＰｉ
ｐｅｌｉｎｅのレジスタに、スレッド開始位置はプログ
ラムカウンタに格納しＥｘｅｃｕｔｉｏｎＰｉｐｅｌ
ｉｎｅを起動する。スレッドが終了すると、Ｎｅｔｗｏ
ｒｋＩ／Ｆはヘッダの生成とレジスタ上の結果データ
の読み出しを行い、メッセージを送出する。

【００６４】上記のＤＰＥを論理合成したところ、約１
万５千ゲートのランダムロジックと４８ワード２Ｒ１Ｗ
レジスタファイル、最大１Ｋワード（３２ｂｉｔ）の命
令メモリの回路規模となった。なおＮｅｔｗｏｒｋＩ
／Ｆは全ＤＰＥで共通仕様とし、ＤＰＥをリングに追加
・削除することを容易にした。これにより必要に応じて
搭載するＤＰＥ数を増減し、無駄な回路を削減すること
ができる。

【００６５】逆にＥｘｅｃｕｔｉｏｎＰｉｐｅｌｉｎ
ｅはそれぞれのＤＰＥで独立しているため、処理に応じ
てその演算種類に最も適した構成のＥｘｅｃｕｔｉｏｎ
Ｐｉｐｅｌｉｎｅを実装することが可能である。仕様
の異なる複数のＤＰＥを同じリング上に接続しＳＣＥで
制御することも可能である。

【００６６】４．並列信号処理エンジンを用いたメデ
ィア処理４．１．マルチスレッド支援機構の効果マルチスレッド支援機構によりどの程度オーバヘッドが
削減され、性能向上が得られるかをｖｅｒｉｌｏｇＨ
ＤＬによるソフトウェア・シミュレーションにより評価
した。

【００６７】ＤＰＥでスレッドを連続して処理するとき
に、その処理時間がスレッドの長さよりも大きければ、
両者の差が隠蔽できなかったスレッド切り替えのオーバ
ヘッドである。そこで実行するスレッド長と送受信され
るメッセージの長さを変化させ、１スレッドあたりの処
理時間がどのように変化するか測定した。図１０にその
結果を示す。横軸にスレッド長、縦軸に１スレッドあた
りの処理時間をとり、送受信されるメッセージの長さが
１，２，４，８，１６のときのデータをプロットした。

【００６８】オーバヘッドが無いときにはスレッド長と
処理時間は一致する。グラフによると、メッセージ長が
１６のときでもスレッド長が２４以上であればメッセー
ジ長と処理時間は一致し、オーバヘッドを隠蔽できてい
ることがわかる。逆にスレッド長が１４以下になるとス
レッド長が短くなっても処理時間は減少しない。これは
メッセージ送受信にかかる時間のほうがスレッド処理時
間より大きくなったことを示している。マルチスレッド
支援機構がなければ、処理時間は（スレッド長＋メッセ
ージ長×２）となることから、この結果はマルチスレッ
ド支援機構が十分な効果を持っていることを示してい
る。

【００６９】４．２．離散コサイン変換のアルゴリズム
とマッピング画像情報圧縮の国際標準規格であるＪＰＥＧやＭＰＥＧ
では、離散コサイン変換（ＤＣＴ）が中心技術として使
用されている。このＤＣＴを用いて評価を行う。

【００７０】ＤＣＴは空間上のデータを周波数成分に変
換する直交変換の１つであり、その変換式はＮ点の入力
Ｘ_ｉ（ｎ）に対する出力をＸ_ｉ（ｋ）とすると、以下の
ようになる。

【００７１】

【数１】ＪＰＥＧやＭＰＥＧでは縦横８個のデータを１ブロック
とする２次元データに対してＤＣＴを行う。２次元ＤＣ
Ｔではまず行または列方向に１次元ＤＣＴを行い、結果
に対して残りの方向に１次元ＤＣＴを行うことで演算量
を削減することができる。

【００７２】１次元ＤＣＴにはさまざまな高速アルゴリ
ズムが提案されている。我々は演算量と演算精度を考慮
してＣｈｅｎの高速アルゴリズムを採用した。Ｃｈｅｎ
のアルゴリズムでは、８データに対する１次元ＤＣＴは
１６個の加算と１０個の乗算で構成される（図１１）。
なお演算精度はそれぞれ１６ｂｉｔとした。

【００７３】８ｘ８ＤＣＴ演算において各行または各列
の１次元ＤＣＴ演算は独立して行うことが可能であるた
め１ブロックあたりの８つの並列性を抽出できる。ＤＰ
Ｅにはこの１次元ＤＣＴ演算を割り当てる。ＤＰＥでは
８点のデータを入力して１次元ＤＣＴ演算を行い８点の
データを出力するが、演算精度が１６ｂｉｔであるた
め、全ての演算を２並列ＳＩＭＤで行っている。すなわ
ち１スレッドで２ライン分の１次元ＤＣＴ演算を同時に
行う。なお、メッセージ出力までを含めて必要なＤＰＥ
の命令数は４０である。

【００７４】ＳＣＥはＤＰＥに対してデータを供給する
こと、および演算結果をまとめプロセッサのメモリに書
き戻すことを行う。さらに２次元ＤＣＴではブロックに
対して行方向、列方向の２回演算を行う必要があるた
め、ＳＣＥは最初のＤＰＥによる演算結果を転置して再
度１次元ＤＣＴを行わせる。

【００７５】ここで転置はＤＰＥに対してメッセージを
送信する際に、データ読み出しアドレスのステップ数を
変更することによりオーバヘッドなく実現できる（図１
２）。

【００７６】４．３．ＤＣＴの性能評価シミュレーションにより、１ブロックあたりの２次元Ｄ
ＣＴ処理に必要な時間を、１次元ＤＣＴに用いるＤＰＥ
の数を１、２、４に変えて測定した。表１と図１３に結
果を示す。

【００７７】

【表１】図１３では横軸がＤＰＥ数、縦軸は一定期間（１０００
クロック）あたりに処理できるブロック数である。同図
によりＤＰＥの台数に従って処理できるブロック数が増
加していることがわかる。その数はＤＰＥで行う処理の
命令数から計算したものとほとんど一致し、オーバヘッ
ドがないことがわかる。ただし、４ＤＰＥでは台数効果
ほどはブロック数が増加していない。これはデータ転送
路の容量が１クロックあたり１ワードであるため、スレ
ッド長の４０クロックに対し、４ＤＰＥでの処理にヘッ
ダを含めて９ワードｘ４の合計３６ワードのデータが必
要となため、転送容量がほぼ限界に達しているからであ
ると考えられる。実際４ＤＰＥによる処理の際にはデー
タ転送路に空きはほとんど見られない。したがって、ス
レッド長の短い問題を多くのＤＰＥで処理する場合に
は、レジスタ間転送のオーバヘッドが顕著化する。

【００７８】なお、４ＤＰＥの場合でも処理の効率（ス
レッド長／処理時間）は８７％であり、オーバヘッドは
小さいことがわかる。また４ＤＰＥ構成でＤＶＤに用い
られる７２０ｘ４８０画素（４：２：０）、３０ｆｐｓ
の画像に対するＤＣＴ処理を行うのに必要な動作周波数
は２２．４ＭＨｚであり、低消費電力での実現が可能で
ある。

【００７９】４．４．他のメディア処理と暗号処理前節ではＲＩＳＣベースのＤＰＥのみを実装し、ＤＣＴ
による評価を行った。ここではＤＣＴ以外のメディア処
理と通信に関連する暗号処理について考え、新たなＤＰ
Ｅの構成について検討する。

【００８０】・動き検出（ＭＥ）ＭＥは高速に絶対差分和計算を行う必要があるが、現状
のＤＰＥには１命令で８ｂｉｔ絶対差分和４つをＳＩＭ
Ｄ演算する命令を実装しており、十分に対応が可能であ
る。この命令により１つのＤＰＥで１マクロブロック
（１６ｘ１６画素）あたり１１６クロックで絶対差分和
を求めることができる。ＭＥではＤＰＥに処理ＭＢデー
タを格納し、ＳＣＥから検出範囲のデータを順番に送
り、位置をずらしながら差分絶対和を計算しその最小値
を求める方法を検討している。

【００８１】・可変長復号化（ＶＬＤ）と符号化（ＶＬ
Ｃ）ＶＬＤはｂｉｔ単位のストリームに対して最大２４ｂｉ
ｔのデータのマッチングとテーブル参照があるため、Ｒ
ＩＳＣベースのＤＰＥでは効率良く実現することが困難
である。そこでＶＬＤ処理を効率化するためには、高速
にテーブル参照を行う専用ハードウェアを実現すること
が効果的である。このハードウェアは専用ＤＰＥとして
同じリング上に接続することでＳＣＥによって制御され
る。ＶＬＣについても、同じハードウェアで対応でき
る。

【００８２】・ＤＥＳ暗号共通鍵方式であるＤＥＳ暗号は、６４ｂｉｔデータに部
分シフト演算とＳｂｏｘと呼ばれる特殊演算を繰り返し
行うことにより暗号化・復号化を行う。現在のＤＰＥで
も十分に実装できるが、より高速な処理を行うために
は、ＤＰＥの命令パイプラインの実行ステージにデータ
シフトとＳｂｏｘ演算器用のルックアップテーブルを追
加すればよい。

【００８３】・ＲＳＡ暗号ＲＳＡは素因数分解に基づく公開鍵方法であり、安全性
確保のため１０２４ｂｉｔ長以上の演算が必要となる。
これをＲＩＳＣベースで実装すると効率が悪くなるた
め、多倍長演算器を持つ専用ＤＰＥが必要である。以上
のように複合メディア処理を行うためには、ＤＰＥによ
る処理の他、ＳＣＥが制御する専用ＤＰＥをリング上に
追加することで対応が可能である。

【００８４】以上、組み込み機器において複合メディア
処理を高速に行うために、コプロセッサ方式としてプロ
セッサと連携動作する並列信号処理エンジンを提案し
た。並列信号処理エンジンは演算部を複数持ち、スレッ
ドレベルの並列処理を行う。コストを小さくするために
メモリ操作、分岐制御を、スレッド生成・同期等を行う
制御部に集中し、マルチスレッド支援機構によりオーバ
ヘッドを削減した。さらに離散コサイン変換を用いて評
価を行い、並列処理による高い性能が得られることを示
した。ＤＣＴ以外のメディア処理や暗号処理に対しても
対応を検討した。

【００８５】以上、実施の形態を説明したが、これらは
例示に過ぎず、本発明がいろいろな変形例をもち、それ
らも本発明の範囲にあることは、当業者には理解される
ところである。たとえば、実施の形態では、データ処理
装置はコプロセッサ方式とした。しかし、これはメイン
のプロセッサの回路中に埋め込んで構成してもよいし、
その他いろいろな方式がある。その一例を以下に示す。

【００８６】実施の形態１では、データの転送路はリン
グ状に構成されている。しかし、転送路の計上はリング
状に限られない。例えば、複数のレジスタを一列に並べ
た場合、隣り合うレジスタのみを接続するバス形状であ
ってもよい。要は、データ転送路となるデータバスの面
積が全体として小さくなればよい。

【００８７】

【発明の効果】本発明により、処理速度、消費電力、チ
ップ単価、チップ面積等においてメリットのあるデータ
処理装置が提供される。さらに、処理速度などの特性を
低下させないことが可能である。

【図面の簡単な説明】

【図１】従来一般的なプロセッサのレジスタ周辺回路
図である。

【図２】第１の実施の形態に係るプロセッサのレジス
タ周辺回路図である。

【図３】第２の実施の形態に係るプロセッサのレジス
タ周辺回路図である。

【図４】第３の実施の形態に係るプロセッサのレジス
タ周辺回路図である。

【図５】第４の実施の形態に係るプロセッサのレジス
タ周辺回路図である。

【図６】第７の実施の形態に係る並行信号処理エンジ
ンの構成図である。

【図７】ＳＣＥとＤＰＥによる処理の分割を示す図で
ある。

【図８】並列信号処理エンジンの実行モデルを示す図
である。

【図９】ＤＰＥの構成を示す図である。

【図１０】並列信号処理エンジンによるメディア処理
の結果を示す図である。

【図１１】一次元ＤＣＴ演算を概念的に示す図であ
る。

【図１２】ＳＣＥとＤＰＥによるＤＣＴ処理の概要を
示す図である。

【図１３】ＤＰＥの数と処理ブロック数の関係を示す
図である。

【図１４】第５の実施の形態に係るプロセッサとコプ
ロセッサのレジスタ周辺回路図である。

【図１５】第６の実施の形態に係るプロセッサ、コプ
ロセッサとＩ／Ｏ制御部のレジスタ周辺回路図である。

【符号の説明】

１０メモリ、１２ＬＳＵ、１４第１の演算
器、１６第２の演算器、１８レジスタファイ
ル、２０プログラム制御部、２２第１のプログ
ラム制御部、２４第２のプログラム制御部、２６
第３のプログラム制御部、３０第１のレジスタ、
３２第２のレジスタ、３４第３のレジスタ、
３６第４のレジスタ、３８インターフェース制御
部、４０第１のパケット制御部、４２第２のパケ
ット制御部、４４第３のパケット制御部、５０
第１のレジスタ、５２第２のレジスタ、５４第
３のレジスタ、５６第４のレジスタ、５８第５
のレジスタ、６０第６のレジスタ、１００デー
タ処理装置、１２０プロセッサ、１４０第１の
コプロセッサ、１６０第２のコプロセッサ、１８
０Ｉ／Ｏ制御部。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 13/36 ５３０Ｇ０６Ｆ 13/36 ５３０Ｃ

Claims

【特許請求の範囲】

【請求項１】少なくとも複数の処理機構を有し、同時
に複数の演算または処理を実行する装置であって、当該装置内部の複数のレジスタを含むレジスタファイル
を当該装置の処理機構ごとに分散し、それらを所定の形
状の転送路で接続して階層構造を設けることにより、処
理機構ごとに発生するレジスタアクセスを分散させるこ
とを特徴とするデータ処理装置。
【請求項２】前記所定の形状の転送路がリング形状で
あり、前記転送路においてデータが所定の一方向のみに
転送されることを特徴とする請求項１に記載のデータ処
理装置。
【請求項３】前記レジスタ間のデータ転送を実現する
データ転送機構をさらに有し、前記データ転送機構は、複数のレジスタデータをパケッ
ト化したパケット転送によりデータ転送を実現すること
を特徴とする請求項１または２のいずれかに記載のデー
タ処理装置。
【請求項４】前記処理機構ごとにプログラム制御部を
さらに有し、前記プログラム制御部により、対応する処理機構は、同
じく対応するレジスタ上のデータを用いて他の処理機構
と非同期に処理を実行し、処理機構間で同期が必要な場
合、レジスタ間のデータ転送により同期をとることを特
徴とする請求項１から３のいずれかに記載のデータ処理
装置。
【請求項５】前記レジスタが、物理的に多重化されて
構成され、前記処理機構は、多重化されたレジスタを切
り替えながら複数の命令列を多重実行することを特徴と
する請求項１から４のいずれかに記載のデータ処理装
置。
【請求項６】前記レジスタが、仮想的に多重化されて
構成され、前記処理機構は、多重化されたレジスタを切
り替えながら複数の命令列を多重実行することを特徴と
する請求項１から４のいずれかに記載のデータ処理装
置。
【請求項７】前記複数の処理機構と前記複数のレジス
タを複数のそれぞれ独立した副装置に分散させて実装
し、それらの副装置を前記転送路によって接続すること
を特徴とする請求項１から６のいずれかに記載のデータ
処理装置。