JP4624098B2 - プロセッサのアドレス発生ユニット - Google Patents
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Description
前記メモリに格納された命令を実行し、および/または、前記メモリに格納されたデータを処理する少なくとも一つの処理ユニットと、
前記メモリへのアクセスを制御するアドレスを発生するアドレス発生ユニット(以下、AGUという)であって、前記AGUがアドレス発生メカニズムの制御下で前記アドレスを発生可能にする複数のN個のレジスタと関連付けられたAGUと、
2<=k<=Nが成り立つとき、1オペレーションによってトリガーされ、前記N個のレジスタのうちのk個のレジスタをセーブ/ロードするために動作するメモリユニットであって、前記k個のレジスタを、前記メモリポートを介して前記メモリへ書き込まれる1メモリワードに連結する連結部、および、前記メモリポートを介して前記メモリから読み出されたワードを前記k個のレジスタに分離するスプリッタを含むメモリユニットと、を備えている。
アドレス関連命令(たとえば、循環バッファ内のポインタのインクリメント、モジュローアドレッシングの使用)
規則的なスカラ演算(すなわち、ベクトルプロセッサの主ループに対応するスカラ演算)
ルーピング
変則的なスカラ演算
の4通りのカテゴリに分類できる。
FU内には、セクション間に緊密な相互作用(FU内通信)が存在する。この相互作用はFUの動作の不可欠な部分である。その例には、生成されたスカラがFUの対応したスカラセクションへ供給され、使用されるスカラがFUの対応したスカラセクションから取り出されるSLUおよびSRUが含まれる。
好適な一実施形態において、スカラ/ベクトルプロセッサは、図3に示されるように複数のデータ幅およびデータタイプをサポートする。メモリアドレッシングの基本単位はワードであり、シングルワードとも呼ばれる。好ましくは、データ幅は、シングルワード(W)、ダブルワード(DWすなわち2W=16ビット)、または、クワッドワード(QWすなわち4W=32ビット)である。ワードのサイズは、W=8ビットである。好ましくは、スカラには、(シングル)ワードと、ダブルワードと、クワッドワードの三つのサイズの形式がある。ベクトルは、PQクワッドワードの固定サイズを有する。ベクトルは、好ましくは、
サイズがクワッドワードであるPQ個の要素
サイズがダブルワードであるPD=2PQ個の要素
サイズが(シングル)ワードであるPS=2PD=4PQ個の要素
のうちのいずれか一つの形式で構成可能である。
CVP命令は制御命令またはVLIW命令である。制御命令は、たとえば、ゼロオーバーヘッドループ初期化である。分岐、ジャンプまたはサブルーチンは存在しない。VLIW命令はセグメントに分割され、各命令セグメントは対応した機能ユニットによって実行されるべき演算を特定する。セグメントは、さらに、ベクトルセクションと(もし存在するならば)スカラセクションの部分に細分される。セグメントは、また、両方の部分のために、データ(ベクトルセクションのための一つ以上のベクトルおよびスカラセクションのための一つ以上のスカラ)を受信するため使用するネットワーク部分に関する情報を含む。
CVPの状態はその機能ユニットの状態と組み合わされる。好適な実施形態において、CVPの状態は、
ベクトルメモリ(VMUの一部)と、
プログラムメモリ(IDUの一部)と、
ベクトルレジスタ(すべての機能ユニット)と、
スカラレジスタ(殆どの機能ユニット)と、
プログラムカウンタを含む制御レジスタと、
アドレスオフセットレジスタと、
を備えている。
図4はメモリユニット(VMU400)のブロック図である。以下の好適な実施形態において、メモリユニットは、ベクトル全体を格納することができる幅のある物理メモリと組み合わせてベクトルプロセッサで使用される。同じ考え方が、従来型のDSPのようなスカラプロセッサにも適用できることは明らかであろう。VMUはベクトルメモリ410を収容し制御し、ベクトルメモリ410は他の機能ユニットに巨大なデータ帯域幅を提供する。物理ベクトルメモリ410は、好ましくは、シングルポートSRAMに基づく。幅がPs*Wである内蔵式SRAMは一般には利用されていないので、物理メモリは、並列に配置された幅の広いランダムアクセスメモリ(RAM)の一つ以上のバンクにより形成する場合がある。
ベースレジスタbaseと、
オフセットレジスタoffsに格納されたベースアドレスに対するオフセットと、
インクリメントレジスタincrに格納された値を用いたオフセットのプリインクリメント/ポストインクリメントと、
境界レジスタboundに記憶されたアドレスに関するモジュロアドレッシングと、
を必要とする。
VMロケーションからのスカラ送信(スカラ送信サブオペレーション)と、
VMロケーションへのスカラ受信(スカラ受信サブオペレーション)と、
アドレス計算ユニットの状態/出力変更(ACUサブオペレーション)。
ベクトルサブオペレーションはスカラメモリにアクセスできないことに注意する必要がある。したがって、最上位アドレスビットはベクトルサブオペレーションに関して無視される。VMUのベクトルセクションは、命令のVOPCフィールドにエンコードされた7種類のサブオペレーション、すなわち、ベクトル送信(SENDV)、ライン送信(SENDL)、および、5個のライン受信サブオペレーション(RCVL_CGU, RCVL_AMU, RCVL_SFU, RCVL_SLU,および RCVL_SRU)をサポートする。7個のサブオペレーションは同時には実行できない。1個のサブオペレーションだけが一度に指定され得る。受信のソースである機能ユニットは、対応したライン受信サブオペレーションに明示的にエンコードされる。各サブオペレーションの読み出しアドレスまたは書き込みアドレスは、対応したアドレス計算ユニットによって指定される。AINC_Vフィールドはすべてのベクトルサブオペレーションの間で共用される。AINC_VフィールドはAID_VフィールドにエンコードされたACUへ通過する。このようにして、指定されたACUは、ベクトルサブオペレーションの副作用として制御される。AINC_Vフィールドは、影響されたアドレス計算ユニットがポストインクリメント演算を実行すべきかどうかを指定する。
Claims (11)
- アドレスの制御下で物理メモリにアクセスするメモリポートと、
前記メモリに格納された命令を実行する、および/または、前記メモリに格納されたデータを処理する少なくとも一つの処理ユニットと、
前記メモリへのアクセスを制御するアドレスを発生する少なくとも一つのアドレス発生ユニットであって、複数のN個のレジスタからなる少なくとも第1のレジスタセットと関連付けられ、前記レジスタセットによってアドレス発生メカニズムの制御下で前記アドレスを発生することができるアドレス発生ユニットと、
2<=k<=Nが成り立つとき、1オペレーションによってトリガーされ、アドレス発生に用いられる前記N個のレジスタのうちのk個のレジスタをセーブ/ロードするために動作するメモリユニットであって、前記k個のレジスタを、前記メモリポートを介して前記メモリへ書き込まれる1メモリワードに連結する連結部、および、前記メモリポートを介して前記メモリから読み出されたワードを前記k個のレジスタに分離するスプリッタを備えたメモリユニットと、
を含んだプロセッサであって、
当該プロセッサは、1プロセッサワードの最小サイズを有するオペランドを処理するために動作し、
前記メモリワードが、前記プロセッサワードのサイズの倍数の幅を有し、
当該プロセッサによるレジスタの直接変更ができるようにするために、前記連結部が、前記レジスタを、前記プロセッサワードに対応する前記メモリの境界に、マッピングするように動作する、
ことを特徴とするプロセッサ。 - 前記メモリユニットが前記メモリの1回の書き込み/読み出しサイクルで前記セーブ/ロードを実行するために動作することを特徴とする請求項1に記載のプロセッサ。
- k=Nであることを特徴とする請求項1に記載のプロセッサ。
- アドレス発生ユニットがアドレス発生メカニズムの制御下でアドレスを発生可能とする複数のレジスタからなる少なくとも一つの他のレジスタセットを含み、
前記連結部が、前記他のレジスタセットのうちの少なくとも一つの他のレジスタを、前記メモリポートを介して前記メモリへ書き込まれる前記1メモリワードに連結し、前記スプリッタが、前記メモリポートを介して前記メモリから読み出されたワードを、前記第1のレジスタセットのうちのそれぞれの前記k個のレジスタと、前記少なくとも一つの他のレジスタセットのうちの少なくとも一つの他のレジスタとに分離するために動作することを特徴とする請求項1から請求項3のいずれかに記載のプロセッサ。 - 少なくとも二つのアドレス発生ユニットを含み、各アドレス発生ユニットが前記メモリへのアクセスを制御するアドレスを発生し、前記アドレス発生ユニットのそれぞれが複数のレジスタからなる前記レジスタセットのうちの対応した一つのレジスタセットに関連付けられていることを特徴とする請求項4に記載のプロセッサ。
- 前記アドレス発生ユニットが少なくとも二つのレジスタセットに選択的に接続可能であり、それぞれのレジスタセットが前記アドレス発生ユニットにアドレス発生メカニズムの制御下で対応したアドレスを発生させることを可能とすることを特徴とする請求項4に記載のプロセッサ。
- 前記連結部が、少なくとも二つのレジスタセットのうちのすべてのそれぞれの関連付けられたレジスタを、前記メモリポートを介して前記メモリへ書き込まれる1メモリワードに連結するために動作し、前記スプリッタが前記メモリポートを介して前記メモリから読み出されたワードを、前記少なくとも二つのレジスタセットのうちのすべての前記それぞれの関連付けられたレジスタに分離するために動作することを特徴とする請求項3または請求項4に記載のプロセッサ。
- 前記プロセッサは、各前記レジスタを1オペレーションでセーブまたは格納する必要がある個々のレジスタセットを選択可能であり、
前記メモリユニットは、前記選択されたレジスタセットに対する1メモリワードに連結するため、あるいは、当該メモリワードから分離するために動作することを特徴とする請求項4または請求項5に記載のプロセッサ。 - 複数のM個のデータ要素を並列に処理するように動作し、
前記物理メモリが前記M個のデータ要素を格納するための幅を有することを特徴とする請求項1に記載のプロセッサ。 - 前記個々のレジスタは、前記メモリの標準的なデータサイズに対応したワード境界に基づいて、さらに揃えられている、ことを特徴とする請求項1に記載のプロセッサ。
- 前記標準的なデータサイズは、シングルワード、ダブルワード、又は、クワッドワードのいずれか1つである、ことを特徴とする請求項10に記載のプロセッサ。
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