JP2001312481A - アレイ型プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 アレイ型プロセッサは、全ての処理をアレイ
部で行おうとすると、各プロセッサエレメントにおい
て、演算器ベースの処理とランダムロジック回路の処理
という、異なった性質の処理を実現させる必要があり、
大型化や処理性能が限定されてしまう。 【解決手段】 プロセッサをアレイ状に並べたものをプ
ログラマブルなスイッチで接続した構成をとり演算を主
体として行うデータパス部１０２と、状態遷移手段の実
現を容易とした構成をとり制御を行う状態遷移管理部１
０１と、の二つを独立して持つことで、それぞれを処理
目的に応じて特化した構成で実現し、演算と制御との両
者を効率良く実装及び処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムするこ
とで所望の演算処理を実行できるプロセッサに関するも
のであり、特に、プロセッサエレメントを二次元アレイ
状に並べたアレイ型プロセッサに関する。

【０００２】

【従来の技術】従来、プログラム可能なデバイスとし
て、様々なマイクロプロセッサが知られており、これら
のマイクロプロセッサは、メモリに記憶されている命令
を順に読み出し、逐次的に処理することを特徴としてい
た。つまり、マイクロプロセッサは、非常にシンプルな
処理を行なう一つの命令を順に処理する形が、組み合わ
されて実行されることで、目的とする一連の処理を実現
していた。

【０００３】しかし、このマイクロプロセッサは、一つ
のプロセッサで同時に実行できる命令が数個であるた
め、処理性能を向上させる上で限界があった。具体的に
は、大量のデータに対して同一の処理を行う場合に、一
つ一つのデータに対して逐次処理を繰り返す必要があ
り、処理能力を向上させることができなかった。

【０００４】この限界を越える技術として、複数のプロ
セッサエレメントを用いて、命令を並列処理する（同時
に実行する）技術があり、具体的には、プロセッサエレ
メント間の電気的接続方法により様々な技術が存在す
る。その一つとして、Ｌａｗｒｅｎｃｅ Ｓｎｙｄｅｒ
により、論文‘‘ＩｎｔｒｏｄｕｃＴｉｏｎ Ｔｏ Ｔ
ｈｅ Ｃｏｎｆｉｇｕｒａｂｌｅ，ＨｉｇｈｌｙＰａｒ
ａｌｌｅｌ ＣｏｍｐｕＴｅｒ’’（ＩＥＥＥ ＣＯＭ
ＰＵＴＥＲ，Ｊａｎ．１９８２）において提案された、
複数のプロセッサエレメントをアレイ状に配置し、か
つ、プログラマブルなスイッチを用いて電気的に接続す
ることにより、所望のプロセッサを電気的に接続する技
術がある（適宜、第一従来技術と略称する。）。

【０００５】この第一従来技術のマイクロプロセッサ
は、複数のプロセッサを用いて並列処理を行うことで、
一つのプロセッサによる処理よりも処理能力が向上し、
しかも、プロセッサエレメント間をプログラマブルなス
イッチで電気的に接続しているため、目的に応じたプロ
セッサエレメント同士の電気的接続を実現でき、特に、
データ処理分野のアプリケーションにおいて、効率の良
い処理を行うことができた。

【０００６】また、このマイクロプロセッサは、異なっ
た性質の処理、すなわち、データパスのような演算器ベ
ースの処理と、制御回路のようなランダムロジック回路
の処理を、各プロセッサエレメントのアレイ部のみで実
現するために、各プロセッサエレメントに汎用処理能力
を付加する必要があった。

【０００７】

【発明が解決しようとする課題】ところが、マイクロプ
ロセッサのさらなる小型化・高性能化の要求に応えるた
めには、各プロセッサエレメントの機能をそれぞれを処
理目的に応じて特化する技術を確立する必要があるが、
この技術は極めて困難であり、結果的に、マイクロプロ
セッサの小型化・高性能化の要求に応えることができな
いという問題があった。

【０００８】本発明は、上述した従来技術の問題点を解
決するためになされたものであり、プロセッサエレメン
トをアレイ状に並べたものをプログラマブルなスイッチ
で電気的に接続した構成からなる、演算を主体として行
うデータパス部と、状態遷移手段の実現を容易とした構
成からなる、制御を行う状態遷移管理部を独立して具備
し、それぞれを処理目的に応じて特化した構成で実現す
ることで、小型化・高性能化の可能なアレイ型プロセッ
サの提供を目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明のアレイ型プロセッサは、複数の演算状態間
の遷移ルールが書き込まれた状態遷移テーブルを記憶す
る状態遷移テーブルメモリおよび、この状態遷移テーブ
ルメモリを用いて前記複数の演算状態間の遷移を制御す
ることにより、任意の時点における演算状態を決定する
シーケンサ部を有する状態遷移管理部と、この状態遷移
管理部で決定された演算状態に基づいて演算処理を行な
う複数のプロセッサエレメント、および、前記状態遷移
管理部で決定された演算状態に基づいて前記プロセッサ
エレメント間を接続する複数のプログラマブルスイッチ
エレメントを、二次元アレイ状に電気的に接続して構成
されたデータパス部とを独立に具備し、前記プロセッサ
エレメントは、複数の命令コードを記憶する命令コード
メモリと、この命令コードメモリから読み出された前記
命令コードを解読する命令デコーダと、解読された前記
命令コードに基づいて、前記演算処理を行なう演算部を
有し、かつ、前記プログラマブルスイッチエレメント
は、前記プロセッサエレメントと前記プログラマブルス
イッチエレメント間、及び／又は、前記プログラマブル
スイッチエレメント相互間の接続構成を指示する接続構
成情報を複数セット記憶する接続構成情報メモリを有し
ている構成としてある。

【００１０】このように、演算を主体として行うデータ
パス部と、制御を行う状態遷移管理部を分離して具備
し、それぞれを処理目的に応じて特化した構成で実現す
ることで、演算と制御の両者を効率良く実装および処理
することが可能となり、アレイ型プロセッサは、小型化
され、かつ、処理性能が向上する。

【００１１】さらに、前記状態遷移管理部からの制御
が、前記状態遷移管理部単独による前記演算状態の遷
移、及び／又は、前記データパス部からのイベントを入
力することによる前記演算状態の遷移、及び／又は、外
部からのイベントを入力することによる前記演算状態の
遷移に基づく構成としてある。

【００１２】このようにすることにより、アレイ型プロ
セッサは、きめ細かく柔軟な制御を行うことができるの
で、処理性能が向上する。

【００１３】さらに、前記状態遷移管理部と前記データ
パス部とを電気的に接続する演算制御バスを有し、前記
状態遷移管理部が、前記任意の時点における演算状態に
応じて前記演算制御バスを通じて、前記命令コードメモ
リのアドレスを出力し、及び／又は、前記接続構成情報
メモリのアドレスを出力する構成としてある。

【００１４】このようにすることにより、アレイ型プロ
セッサは、状態遷移管理部からプロセッサエレメントと
プログラマブルスイッチエレメントに、効率良く制御信
号を出力することができる。

【００１５】さらに、一つ以上の前記演算制御バスを有
し、前記状態遷移管理部が、前記演算制御バスに対して
前記アドレスを出力し、かつ、各前記プロセッサエレメ
ント及び／又は各前記プログラマブルスイッチエレメン
トが、それぞれ一つの前記演算制御バスを選択して前記
アドレスを入力する構成としてある。

【００１６】このようにすることにより、アレイ型プロ
セッサは、プロセッサエレメントを効率良く作動させる
ことができ、処理性能が向上する。

【００１７】また、前記状態遷移管理部が、それぞれの
前記プロセッサエレメントおよびそれぞれの前記プログ
ラマブルスイッチエレメントに対し、独立した前記アド
レスを並列に与える構成としてある。

【００１８】このようにすることにより、アレイ型プロ
セッサは、データパス部内のプロセッサエレメントを効
率良く作動させることができるので、処理性能が向上す
る。

【００１９】また、前記プロセッサエレメント及び／又
は前記プログラマブルスイッチエレメントをグループ化
し、このグループに対して一つの前記アドレスを与える
構成としてある。

【００２０】このようにすることにより、アレイ型プロ
セッサは、データパス部内のグループ化されたプロセッ
サエレメントを効率良く作動させることができるので、
より処理性能が向上する。

【００２１】さらに、一部の前記プロセッサエレメント
及び／又は一部の前記プログラマブルスイッチエレメン
トに対してのみ、前記任意の時点における演算状態に応
じた前記アドレスを与え、残りの前記プロセッサエレメ
ントおよび残りの前記プログラマブルスイッチエレメン
トは、前記任意の時点における演算状態の直前に使用し
ていた前記アドレスを継続して使用する構成としてあ
る。

【００２２】このようにすることにより、アレイ型プロ
セッサは、継続してプロセッサエレメントに処理を実行
させることができ、また、きめ細かく柔軟な制御を行う
ことができるので、処理性能がより向上する。

【００２３】また、前記演算制御バスが、前記プロセッ
サエレメントおよび前記プログラマブルスイッチエレメ
ントに配設され、かつ、前記状態遷移管理部が、前記演
算制御バスに対して前記アドレスを出力し、さらに、前
記プロセッサエレメント及び／又は前記プログラマブル
スイッチエレメントが、隣接する前記演算制御バスのう
ちいずれか一つを選択して前記アドレスを得る構成とし
てある。

【００２４】このようにすることにより、アレイ型プロ
セッサは、きめ細かく柔軟な制御を行うことができるの
で、処理性能がより向上する。

【００２５】さらに、前記プロセッサエレメントおよび
前記プログラマブルスイッチエレメントに対して、それ
ぞれ独立の前記演算制御バスが配設され、かつ、該独立
の演算制御バスは、それぞれ独立した制御が行われる構
成としてある。

【００２６】このようにすることにより、アレイ型プロ
セッサは、構成が単純化され、制御が容易になる。

【００２７】さらに、前記プロセッサエレメントが、演
算処理データを記録するレジスタを有する構成としてあ
る。

【００２８】このようにすることにより、アレイ型プロ
セッサは、演算部とレジスタ間の配線効率が改善され
て、小型化されるとともに処理性能が向上する。

【００２９】さらに、前記プロセッサエレメントが、外
部からの入力データまたは前記演算処理データに対し
て、前記状態遷移管理部からの制御に応じた演算処理を
行ない、この演算処理結果を、前記外部に出力データと
して出力するか、あるいは、前記レジスタに記録する構
成としてある。

【００３０】このようにすることにより、アレイ型プロ
セッサは、演算処理を効率良く実行することができ、処
理性能が向上する。

【００３１】さらに、前記状態遷移管理部と前記データ
パス部とを電気的に接続するイベント通知バスを有し、
前記データパス部が、前記イベント通知バスを通じて、
演算結果をイベントとして前記状態遷移管理部に通知す
る構成としてある。

【００３２】このようにすることにより、アレイ型プロ
セッサは、きめ細かく柔軟な制御を行うことができるの
で、処理性能がより向上する。

【００３３】さらに、前記シーケンサ部が、前記状態遷
移テーブルメモリに書き込まれた前記状態遷移ルールに
したがって、前記演算状態から同一のまたは異なる演算
状態への状態遷移を制御し、前記同一のまたは異なる演
算状態を新たな演算状態とする構成としてある。

【００３４】このようにすることにより、アレイ型プロ
セッサは、効率良く制御を行うことができるので、処理
性能が向上する。

【００３５】さらに、前記状態遷移テーブルが、複数の
演算状態の記述エントリを並べたリスト形式で記録され
ており、前記記述エントリが、状態を識別するある時点
の状態番号、状態遷移先の状態を識別する次の時点の状
態番号及び前記ある時点の状態から次の時点の状態へ遷
移するための状態遷移条件を有する構成としてある。

【００３６】このように、アレイ型プロセッサは、状態
遷移テーブルが複数の演算状態の記述エントリを並べた
リスト形式で記録されてあるので、効率が良くかつ容易
な制御を行うことができるので、処理性能が向上する。

【００３７】さらに、前記状態遷移管理部は、前記ある
時点の状態番号、あるいは前記次の時点の状態番号に対
応して、前記命令コードアドレスのアドレス及び／又は
前記接続構成情報メモリのアドレスを管理する制御情報
メモリを有し、前記状態遷移テーブルから特定された前
記ある時点の状態番号、あるいは前記次の時点の状態番
号を基に、前記接続情報メモリより前記命令コードメモ
リのアドレス及び／又は前記接続構成情報メモリのアド
レスを特定する構成としてある。

【００３８】このように、状態遷移先である、ある時点
の状態番号、あるいは次の時点の状態番号の特定と、命
令コードメモリのアドレス及び／又は接続構成情報メモ
リのアドレスの特定と、各々別のメモリを用いて実行す
ることにより、メモリが搭載された回路面積の縮小と、
状態遷移先を決定するための自由度の縮減のない接続制
御バスのビット幅の縮減と、を実現することが可能とな
る。

【００３９】また、前記ある時点の状態番号に対応し
て、前記次の時点の状態番号及び、前記命令コードメモ
リのアドレス及び／又は前記接続構成情報メモリのアド
レスを管理する状態遷移テーブルを有し、前記状態遷移
テーブルは、前記ある時点の状態番号を基に、前記次の
時点の状態番号及び、前記命令コードメモリのアドレス
及び／又は前記接続構成情報メモリのアドレスを特定す
る構成としてある。

【００４０】このように、ある時点の状態番号を基に、
次の時点の状態番号だけでなく、ある時点の命令コード
メモリのアドレスも特定することにより、メモリの参照
回数を減らすことが可能となり、より高速な処理を実現
することが可能となる。

【００４１】さらに、前記状態遷移テーブルが、前記あ
る時点の状態番号、前記次の時点の状態番号及び前記状
態遷移条件を前記記述エントリとするイベント状態遷移
テーブルと、前記ある時点の状態番号と前記次の時点の
状態番号とを前記記述エントリとするデフォルト状態遷
移テーブルとを有し、前記イベント状態遷移テーブルに
より前記状態遷移条件が満たされる場合の状態遷移を実
現し、かつ、前記デフォルト状態遷移テーブルにより前
記状態遷移条件が満たされない場合の状態遷移を実現す
る構成としてある。

【００４２】このようにすることにより、アレイ型プロ
セッサは、状態遷移を効率良く行なうことができ、制御
が容易となる。

【００４３】さらに、一つの前記ある時点の状態番号に
は、一つ以上の前記記述エントリが対応し、前記一つ以
上の記述エントリが、各々異なる前記状態遷移条件を有
する構成としてある。

【００４４】このようにすることにより、アレイ型プロ
セッサは、状態遷移を実行する際の自由度が拡大され、
結果的に、制御が容易となる。

【００４５】また、前記シーケンサ部が、イベントから
イベント識別コードを生成し、さらに、前記状態遷移テ
ーブルメモリを、前記ある時点の状態番号と前記イベン
ト識別コードで検索し、この検索において、前記ある時
点の状態番号が合致し、かつ、前記イベント識別コード
が前記状態遷移条件を満たす前記記述エントリがある場
合には、前記記述エントリにおける前記次の時点の状態
番号に基づいて、前記状態遷移先の状態を決定する構成
としてある。

【００４６】このように、アレイ型プロセッサは、シー
ケンサ部が、イベントからイベント識別コードを生成
し、さらに、状態遷移テーブルメモリを検索することに
よっても、状態遷移先を決定することができ、制御方式
の選択の自由度が拡大される。

【００４７】さらに、前記イベントが通知されない場合
に、前記シーケンサ部が、前記イベントが発生しなかっ
たことを示すイベント識別コードを生成し、さらに、前
記ある時点の状態番号と前記イベント識別コードの組み
合わせにより前記状態遷移テーブルメモリを検索する構
成としてある。

【００４８】このようにすると、イベントが発生しない
場合であっても、アレイ型プロセッサは、シーケンサ部
が状態遷移テーブルメモリを検索することができ、状態
遷移先を決定する。

【００４９】また、前記シーケンサ部が、イベントから
イベント識別コードを生成し、さらに、前記イベント状
態遷移テーブルを前記ある時点の状態番号と前記イベン
ト識別コードで検索すると同時に、前記デフォルト状態
遷移テーブルを前記ある時点の状態番号で検索し、この
検索において、前記イベント状態遷移テーブルに、前記
ある時点の状態番号と前記イベント識別コードが一致す
る前記状態記述エントリがある場合には、前記記述エン
トリにおける前記次の時点の状態番号に基づいて、前記
状態遷移先の状態を決定し、あるいは、前記イベント状
態遷移テーブルに、前記ある時点の状態番号と前記イベ
ント識別コードとが一致する前記記述エントリが無かっ
た場合には、前記デフォルト状態遷移テーブルにおける
前記ある時点の状態番号と一致する前記記述エントリの
前記次の時点の状態番号に基づいて、前記状態遷移先の
状態を決定する構成としてある。

【００５０】このようにすることにより、アレイ型プロ
セッサは、状態遷移先を決定することができ、制御方式
の選択の自由度が拡大される。

【００５１】また、前記状態遷移テーブルメモリからな
る内容アドレスメモリに、前記ある時点の状態番号と前
記イベント識別コードとが入力され、前記内容アドレス
メモリと前記記述エントリとの並列照合により一致した
前記記述エントリにおける前記次の時点の状態番号が出
力される構成としてある。

【００５２】このように、アレイ型プロセッサは、前記
状態遷移テーブルメモリを内容アドレスメモリとし、こ
の内容アドレスメモリを照合することにより、次の時点
の状態番号が出力できるので、制御方式の選択の自由度
が拡大される。

【００５３】更に、前記次の時点の状態番号の生成の開
始以降、若しくは終了以降に、前記状態遷移先の状態に
対応した前記命令コードメモリのアドレス及び／又は前
記接続構成情報メモリのアドレスの生成が行われる構成
としてある。

【００５４】このようにすることにより、アレイ型プロ
セッサは、状態遷移管理部とデータパス部の信号の受け
渡しの自由度が拡大され、きめ細かく柔軟な制御を行う
ことができる。

【００５５】また、決定された前記状態遷移先の状態
が、前記状態遷移管理部において前記ある時点の状態と
された時点で、前記ある時点の状態に対応する前記アド
レスの生成を開始する構成としてある。

【００５６】このようにすることにより、アレイ型プロ
セッサは、同じ状態遷移を連続して実行することができ
る。

【００５７】更に、前記次の時点の状態番号の生成開始
から前記プロセッサエレメントおよび前記プログラマブ
ルスイッチエレメントに前記命令コードメモリのアドレ
ス及び／又は前記接続構成情報メモリのアドレスが届く
までのパスに、レジスタを設け、前記次の時点の状態番
号の生成開始時点と、前記プロセッサエレメントおよび
前記プログラマブルスイッチエレメントが前記アドレス
を受け取る時点とを、別サイクルとする構成としてあ
る。

【００５８】このように、アレイ型プロセッサは、アド
レスの生成開始時点と、プロセッサエレメントおよびプ
ログラマブルロジックエレメントがアドレスを受け取る
時点とを、別サイクルとすることにより、動作速度の向
上を図ることが可能となる。これは、“演算動作＋イベ
ント伝播＋アドレス配布”の動作を１サイクルとせず
に、“演算動作＋イベント伝播”と“アドレス配布”と
を別サイクルとすることで、アドレスを発行するタイミ
ングを前倒しにすることが可能となり、クリティカルパ
スであるこの部分の遅延を削除することが可能となるた
めである。

【００５９】さらに、前記次の時点の状態番号の生成を
開始する時点から、前記プロセッサエレメントおよび前
記プログラマブルスイッチエレメントに前記命令コード
メモリのアドレス及び／又は前記接続構成情報メモリの
アドレスが届くまでを一つのサイクルとして独立させる
構成としてある。

【００６０】このように、アレイ型プロセッサは、アド
レスの生成開始時点と、プロセッサエレメントおよびプ
ログラマブルロジックエレメントがアドレスを受け取る
時点とを、別サイクルとすることにより、動作速度の向
上を図ることが可能となる。これは、レジスタ等を用い
ることで、“演算動作＋イベント伝播”と“アドレス配
布”とを別サイクルとすることで、クリティカルパスが
短くなり、高速化（動作）が可能となる。

【００６１】また、前記イベント識別コードを前記シー
ケンサ部から前記状態遷移テーブルメモリへ伝搬する接
続線上に第一のレジスタを設け、該第一のレジスタによ
り前記イベント識別コードを前記接続線上において一時
保持することで、前記次の時点の状態番号の生成開始時
点と、前記プロセッサエレメントおよび前記プログラマ
ブルスイッチエレメントが前記命令コードメモリのアド
レス及び／又は前記接続構成情報メモリのアドレスを受
け取る時点とを、別サイクルとする構成としてある。

【００６２】このように構成することにより、アレイ型
プロセッサは、命令コードアドレスを生成する時点と、
生成した命令コードアドレスがプロセッサエレメント１
０５及びプログラマブルスイッチエレメント１０６に到
達する時点とを、別サイクルとして動作させることが可
能となり、命令コードアドレスの発行のタイミングを他
の構成に依存させずに、制御の確実性を向上させること
ができる。

【００６３】さらに、前記状態遷移テーブルメモリが、
前記ある時点の状態番号を含む全てのエントリにおける
前記次の時点の状態番号を保持する一つ以上の第二のレ
ジスタを有し、前記状態遷移条件が満たされる場合に
は、前記一つ以上の第二のレジスタで保持されている前
記次の時点の状態番号の内、前記状態遷移条件を満たす
いずれかを選択して出力する構成としてある。

【００６４】このように構成することにより、アレイ型
プロセッサは、イベント状態遷移テーブルへのある時点
の状態番号の入力の如何に関わらず、データパス部に対
して次の時点の状態番号に対する命令コードアドレスを
発行することが可能となり、制御の確実性を向上させる
ことが可能となる。

【００６５】さらに、前記第一のレジスタ及び第二のレ
ジスタ各々に対して、使用するか否かを選択するセレク
タを有し、前記命令コードが、前記第一及び第二のレジ
スタを使用するか否かを制御する制御情報を含み、前記
セレクタが、前記命令コードに基づき前記第一及び第二
のレジスタを使用するか否かを選択する構成としてあ
る。

【００６６】このように構成することにより、アレイ型
プロセッサは、上記請求項２６に記載のアレイ型プロセ
ッサにおける制御をより状況に応じて実行することが可
能となり、制御の確実性を向上させることが可能とな
る。

【００６７】さらに、前記状態遷移管理部が、クロック
信号入力端子を有しており、このクロック信号入力端子
から入力されるクロック信号の立ち上がり及び／又は立
ち下がりにおいて、前記演算状態の遷移動作を同期させ
る構成としてある。

【００６８】このように、アレイ型プロセッサは、演算
状態の遷移動作を同期させることにより、精度の良い制
御を行うことができる。

【００６９】さらに、前記状態遷移管理部が、現時点で
の演算状態に依存せずに状態遷移させるための強制状態
遷移信号により、強制的に前記演算状態が遷移する構成
としてある。

【００７０】このように、アレイ型プロセッサは、演算
状態の遷移を強制的に遷移させることにより、制御が容
易となる。

【００７１】また、前記状態遷移テーブルが、入力され
た前記イベント識別コードとの一致を検出する強制状態
遷移テーブルを有し、この強制状態遷移テーブルにおい
て、前記状態遷移テーブルに入力された前記イベント識
別コードと一致する前記記述エントリが存在する場合に
は、前記記述エントリに記述された次の時点の状態番号
を強制的に状態遷移先の状態とする構成としてある。

【００７２】このように、アレイ型プロセッサは、演算
状態の遷移を強制的に遷移させることにより、制御が容
易となる。

【００７３】さらに、前記状態遷移管理部が、前記デー
タパス部を制御する演算制御情報メモリを有する構成と
してある。

【００７４】このように、アレイ型プロセッサは、演算
制御情報メモリを有することにより、データパス部の制
御を効率良く行うことができる。

【００７５】

【発明の実施の形態】以下、本発明に係るアレイ型プロ
セッサについて、図面を参照して説明する。先ず、本発
明のアレイ型プロセッサの実施形態について説明する。 「アレイ型プロセッサの実施形態」図１は、本発明のア
レイ型プロセッサの実施形態における概略ブロック図を
示している。

【００７６】＜アレイ型プロセッサの構成＞ 〔アレイ型プロセッサの第１の実施例〕図１を説明する
にあたり、この構成をアレイ型プロセッサの第１の実施
例として説明する。同図において、アレイ型プロセッサ
１は、演算制御バス１０３、イベント通知バス１０４及
び外部イベントバス１０７が電気的に接続された状態遷
移管理部１０１と、この状態遷移管理部１０１からの制
御に応じた演算処理を行なう、複数のプロセッサエレメ
ント（ＰＥ）１０５および電気的接続を行なう複数のプ
ログラマブルスイッチエレメント（ＰＳＥ）１０６を、
二次元アレイ状に電気的に接続して構成されたデータパ
ス部１０２とを独立に具備した構成としてある。

【００７７】状態遷移管理部１０１は、演算状態の遷移
を管理する、すなわち、基本的に状態遷移手段として動
作する。ここで、好ましくは、状態遷移管理部１０１か
らの制御は、状態遷移管理部１０１単独（入力される信
号にかかわらず状態遷移管理部１０１の独自の判断によ
る、閉じた状態）による演算状態の遷移、及び／又は、
データパス部１０２からイベント通知バス１０４を通じ
てイベントを入力することによる演算状態の遷移、及び
／又は、アレイ型プロセッサ１の外部から外部イベント
バス１０７を通じてイベントを入力することによる演算
状態の遷移に基づいて行われる構成とすると良く、これ
により、アレイ型プロセッサ１は、きめ細かく柔軟な制
御を行うことができるので、処理性能が向上する。

【００７８】また、好ましくは、アレイ型プロセッサ１
は、状態遷移管理部１０１とデータパス部１０２とを電
気的に接続する演算制御バス１０３を具備し、状態遷移
管理部１０１が、演算状態に応じて演算制御バス１０３
を通じて、命令コードメモリのアドレスを出力し、及び
／又は、後述する接続構成情報メモリのアドレスを出力
する構成とすると良く、これにより、状態遷移管理部１
０１からプロセッサエレメント１０５とプログラマブル
スイッチエレメント１０６とに、効率良く制御信号を出
力することができる。

【００７９】つまり、データパス部１０２は、状態遷移
管理部１０１から出力される、命令コードを記憶する命
令コードメモリのアドレス、および、プログラマブルス
イッチエレメント１０６相互間の接続構成を指示する接
続構成情報メモリのアドレスにより（適宜、これら二つ
のアドレスを命令コードアドレスと略称する。）、プロ
セッサエレメント１０５の動作およびプログラマブルス
イッチエレメント１０６の電気的接続関係が決定され
る。

【００８０】具体的には、各プロセッサエレメント１０
５は、入力した命令コードアドレスにしたがって演算を
行い、また、各プログラマブルスイッチエレメント１０
６は、データパス部１０２の内部および外部との電気的
接続を行う。これにより、データパス部１０２は、デー
タ入力１０８または後述するレジスタによりデータパス
部１０２内部に記録されたデータを処理し、その結果を
データ出力１０９として出力するか、または、データパ
ス部１０２の内部に記録することができる。

【００８１】また、アレイ型プロセッサ１は、一つの演
算制御バス１０３に限定するものではなく、二つ以上の
演算制御バス１０３を具備し、状態遷移管理部１０１
が、複数の演算制御バス１０３に対してアドレスを出力
し、かつ、各プロセッサエレメント１０５及び／又は各
プログラマブルスイッチエレメント１０６が、それぞれ
一つの演算制御バス１０３を選択して、命令コードアド
レスを入力する構成としても良く、これにより、プロセ
ッサエレメント１０５を効率良く作動させることがで
き、処理性能が向上する。

【００８２】また、好ましくは、アレイ型プロセッサ１
は、状態遷移管理部１０１が、プロセッサエレメント１
０５、および、プログラマブルスイッチエレメント１０
６に対し、それぞれ独立したアドレスを並列に与えると
良く、これにより、データパス部１０２内のプロセッサ
エレメント１０５を効率良く作動させることができるの
で、処理性能が向上する。

【００８３】このように、アレイ型プロセッサ１の基本
的な動作は、先ず、状態遷移管理部１０１が、演算状態
の遷移を管理することにより、ある時点の状態（適宜、
現状態と略称する。）において行うべき処理を指示する
命令コードアドレスを、演算制御バス１０３を通してデ
ータパス部１０２に出力する。

【００８４】続いて、データパス部１０２は、現状態に
応じた処理を行い、また、データパス部１０２において
発生したイベントを、イベント通知バス１０４を通じて
状態遷移管理部１０１に出力する。そして、状態遷移管
理部１０１は、このイベントの入力、外部からのイベン
トの入力又は状態遷移管理部１０１単独の動作により次
の演算状態へと遷移し、この繰り返しにより一連の動作
を行うことができる。

【００８５】＜状態遷移管理部の構成＞ 〔状態遷移管理部の第１の実施例〕次に、本発明による
状態遷移管理部１０１を好適に実施した第１の実施例に
ついて、図面を参照して説明する。図２は、本発明のア
レイ型プロセッサ１の実施形態における状態遷移管理部
１０１の概略ブロック図を示している。同図において、
状態遷移管理部１０１は、複数の状態間の遷移ルールが
書き込まれた状態遷移テーブルを記憶する状態遷移テー
ブルメモリ２０２、この状態遷移テーブルメモリ２０２
を用いて複数の状態間の遷移を制御することにより、次
の状態を決定するシーケンサ部２０１及び命令コードア
ドレスをデータパス部１０２に出力する制御情報メモリ
２０３とで構成してある。

【００８６】シーケンサ部２０１は、クロック２０７，
リセット２０８，イベント２０９及び次状態番号２０５
の入力に応じて、イベント識別コード２０６、及び／又
は強制イベント識別コード２１０、および現状態番号２
０４を出力する。ここで、現状態番号２０４は、現状態
を識別する番号（本明細書においては、ある時点の状態
番号とも称す。）である。また、次状態とは、現状態か
ら状態遷移する次の時点の状態（適宜、次状態と略称す
る。）をいい、同様に、次状態番号２０５は、次状態を
識別する番号（本明細書においては、次の時点の状態番
号とも称す。）である。また、「状態」とは、プロセッ
サエレメント１０５およびプログラマブルスイッチエレ
メント１０６の状態である。

【００８７】状態遷移テーブルメモリ２０２は、イベン
ト識別コード２０６、及び／又は強制イベント識別コー
ド２１０、および現状態番号２０４を入力して、次状態
番号２０５を出力する。また、制御情報メモリ２０３
は、現状態番号２０４の入力に応じて演算制御バス１０
３へ命令コードアドレスを出力する。

【００８８】つまり、状態遷移管理部１０１は、状態遷
移手段の動作として、シーケンサ部２０１が、現状態番
号２０４とイベント識別コード２０６及び／又は強制イ
ベント識別コード２１０を出力すると、その組み合わせ
に応じた次状態番号２０５が、状態遷移テーブルメモリ
２０２からシーケンサ部２０１に出力される。そして、
この次状態番号２０５は、シーケンサ部２０１から、次
の現状態番号２０４として出力される。ここで、状態遷
移手段とは、複数の演算状態間を遷移させる手段であ
る。

【００８９】また、イベント識別コード２０６は、シー
ケンサ部２０１への入力であるクロック２０７，リセッ
ト２０８及びイベント２０９の各信号に応じて生成され
る信号である（適宜、各信号における信号の表示を省略
する。）。なお、このイベント２０９は、イベント通知
バス１０４および外部イベントバス１０７と電気的に接
続してある。これにより、現状態番号２０４による状態
およびイベント識別コード２０６によるイベントの組み
合わせにより次の状態が決定するという、状態遷移手段
の動作が実現できる。更に、強制イベント識別コード２
１０は同様に、シーケンサ部２０１への入力であるクロ
ック２０７、リセット２０８及びイベント２０９の各信
号に応じて生成される信号であり、他の構成から割り込
みとして入力されるものである。但し、イベント識別コ
ード２０６と強制イベント識別コード２１０とを区別せ
ず、同一のものとして構成することも可能である。この
イベント識別コード２０６及び強制イベント識別コード
２１０については、以下の図１３の説明において触れ
る。

【００９０】また、制御情報メモリ２０３は、命令コー
ドアドレスを記憶していて、シーケンサ部２０１の出力
である現状態番号２０４を入力すると、演算制御バス１
０３を通して、命令コードアドレスをデータパス部１０
２に出力する。そして、上述したように、この命令コー
ドアドレスは、データパス部１０２の動作を決定する。
このようにして、現在の状態に応じてデータパス部１０
２が動作するという仕組みが実現される。

【００９１】また、後述において図５を用いて説明する
が、アレイ型プロセッサ１は、制御情報メモリ２０３を
配設せず、制御情報メモリ２０３が命令コードアドレス
を出力する構成の替わりに、状態遷移テーブルメモリ２
０２が次状態番号２０５の他に命令コードアドレス（対
応する状態遷移テーブルメモリ２０２の詳細を説明する
図１６における命令コードアドレス１５０５に対応）を
出力するよう構成することも可能である。但し、この場
合に適用される状態遷移テーブルメモリ２０２の構成と
しては、後述において、図１６を用いて説明する形態が
例に挙げられる。また、図５の構成において、命令コー
ドアドレス１５０５を出力せず、次状態番号２０５自体
を命令コードアドレスとして、制御情報バス１０３を介
してデータパス部１０２へ出力するよう構成することも
可能である。この場合、データパス部１０２では、入力
された次状態番号２０５に基づいて、各プロセッサエレ
メント１０５の演算状態の遷移、及び／又は、各プログ
ラマブルスイッチエレメント１０６の接続状態の遷移が
実行される。但し、このように構成した場合、データパ
ス部１０２における各プロセッサエレメント１０５及び
各プログラマブルスイッチエレメント１０６の遷移先と
なる演算状態若しくは接続状態の自由度がある程度限定
されてしまうという欠点が生じる。この欠点を解決する
ものが、上述の次状態番号２０５と命令コードアドレス
との双方を状態遷移テーブルメモリ２０２が出力する構
成である。この構成については、後述において図１６を
用いて詳細に説明する。

【００９２】また、好ましくは、アレイ型プロセッサ１
は、状態遷移管理部１０１のシーケンサ部２０１が、ク
ロック信号入力端子を有しており、このクロック信号入
力端子から入力されるクロック信号２０７の立ち上がり
及び／又は立ち下がりにおいて、演算状態の遷移動作を
同期させる構成とすると良く、これにより、精度の良い
制御を行うことができる。

【００９３】また、アレイ型プロセッサ１は、リセット
２０８の入力により、強制的にシーケンサ部２０１の動
作を初期化し、現状態番号２０４を初期値にすることも
できる。またさらに、アレイ型プロセッサ１は、イベン
ト信号２０９の入力により、強制的に現状態番号２０４
を変更することもできる。

【００９４】また、例えば、後述するデータパス部１０
２の第４の実施例のように、プロセッサエレメント１０
５及び／又はプログラマブルスイッチエレメント１０６
をグループ化した場合は、好ましくは、グループに対し
て独立したアドレスを並列に与えると良く、これによ
り、アレイ型プロセッサ１は、データパス部１０２内の
グループ化されたプロセッサエレメント１０５を効率良
く作動させることができるので、より処理性能が向上す
る。

【００９５】また、アレイ型プロセッサ１は、基本的に
は、プロセッサエレメント１０５の動作およびプログラ
マブルスイッチエレメント１０６の電気的接続が、状態
遷移管理部１０１からの命令コードアドレスにより決定
されることを基本とするが、その決定の一部または全体
が、状態遷移管理部１０１によらずデータパス部１０２
内部で生成されたイベント信号により、直接的に決定さ
れることもできる。

【００９６】ここで、好ましくは、アレイ型プロセッサ
１は、一部のプロセッサエレメント１０５及び／又は一
部のプログラマブルスイッチエレメント１０６に対して
のみ、複数の状態に応じたアドレスを与え、残りのプロ
セッサエレメント１０５及び／又はプログラマブルスイ
ッチエレメント１０６は、複数の状態の直前に使用して
いたアドレスを継続して使用すると良く、これにより、
一部は前演算（状態）を継続して動作させ、他は演算
（状態）を変えるという柔軟な制御を効率的に行うこと
ができるので、処理性能がより向上する。この構成につ
いては、後述において実施例を用いて詳細に説明する。

【００９７】なお、データパス部１０２は、イベント通
知バス１０４を通じて、演算結果をイベントとして状態
遷移管理部１０１に通知することができるので、アレイ
型プロセッサ１は、柔軟な制御を行うことができる。

【００９８】〔状態遷移管理部の第２の実施例〕続い
て、状態遷移管理部１０１の第２の実施例について、図
面を参照して説明する。図３は、本発明のアレイ型プロ
セッサ１の実施形態における状態遷移管理部１０１の第
２実施例の概略ブロック図を示している。同図におい
て、状態遷移管理部１０１は、図２と異なり、次状態番
号２０５を制御情報メモリ２０３の入力としており、演
算制御バス１０３に次状態の命令コードアドレスが出力
される構成としてある。

【００９９】このようにすることにより、アレイ型プロ
セッサ１は、シーケンサ部２０１の状態遷移すなわち次
状態番号２０５を現状態番号２０４として有効化する動
作とともに、各プロセッサエレメント１０５およびプロ
グラマブルスイッチエレメント１０６が演算制御バス１
０２からの命令コードアドレスを有効化すると、状態遷
移と同時に各プロセッサエレメント１０５およびプログ
ラマブルスイッチエレメント１０６が命令の実行を開始
できる。

【０１００】この命令の実行の開始、すなわち演算動作
の開始について、図面を参照して説明する。図４は、図
２及び図３に示した状態遷移管理部１０１の命令コード
アドレス発行のタイミングチャート図を示している。

【０１０１】同図において、現状態番号を命令コードア
ドレス発行に使用（図２）する場合は、シーケンサ部２
０１が現状態番号２０４を発行してから制御情報メモリ
２０３により命令コードアドレスを出力し、各プロセッ
サエレメント１０５およびプログラマブルスイッチエレ
メント１０６に命令コードアドレスが届くまでの、命令
コードアドレス発行のための遅延４０１が、状態遷移４
０２から各プロセッサエレメント１０５およびプログラ
マブルスイッチエレメント１０６が命令を実行するまで
に必要となる。

【０１０２】これに対し、次状態番号２０４を命令コー
ドアドレス発行に使用（図３）する場合は、状態遷移４
０２の前に、命令コードアドレス発行が行われるので、
この遅延を回避することができる。ただし、この場合に
は、命令コードアドレス発行のための遅延４０１が状態
遷移直前の状態４０３に含まれることになる。

【０１０３】なお、この遅延を回避するために、アレイ
型プロセッサ１は、本説明の末尾において構成例を用い
て説明するが、状態遷移テーブルメモリ２０２による次
状態番号２０５の出力から、プロセッサエレメント１０
５およびプログラマブルスイッチエレメント１０６にお
ける命令コードアドレスの受け取りまでのパス間に、電
気的に絶縁するレジスタを設け、命令コードアドレス発
行のための遅延４０１を状態遷移４０２の直前の状態４
０３と直後の状態４０４に分配する構成や、命令コード
アドレス発行のための遅延４０１を１サイクルとして分
離し隠蔽する構成とすることもできる。

【０１０４】〔状態遷移管理部の第３の実施例〕更に、
図３に示す状態遷移管理部１０１は、図５に示すように
変形して実施することが可能である。これを以下の説明
において状態遷移管理部１０１の第３の実施例とする。
以下、状態遷移管理部１０１の第３の実施例について、
図面を参照して説明する。図５は、本発明のアレイ型プ
ロセッサの実施形態における状態遷移管理部の第３の実
施例の概略ブロック図を示している。

【０１０５】同図において、状態遷移管理部１０１は、
図３に示す状態遷移管理部の第２の実施例と異なり、制
御情報メモリ２０３の構成が削除され、状態遷移テーブ
ルメモリ２０２がそのまま演算制御バス１０３を介して
データパス部１０２へ接続される構成としてある。

【０１０６】これは、状態遷移管理部の第２の実施例で
は、メモリの参照が状態遷移テーブルメモリ２０２と制
御情報メモリ２０３とで行われるよう構成されていたも
のを、状態遷移テーブルメモリ２０２における参照の一
回で済ますよう構成するためである。即ち、上述の状態
遷移管理部の第２の実施例では、シーケンサ部２０１よ
り出力された現状態番号２０４を基に、先ず状態遷移テ
ーブルメモリ２０２において対応する次状態番号２０５
を特定し、この次状態番号２０５をシーケンサ部２０１
と制御情報メモリ２０３とに並列に入力し、制御情報メ
モリ２０３において対応する命令コードアドレスを特定
する構成としてあるが、図５に示す本実施例では、状態
遷移テーブルメモリ２０２において、シーケンサ部２０
１より入力された現状態番号２０４に対応する次状態番
号２０５と命令コードアドレス（対応する状態遷移テー
ブルメモリ２０２の詳細を説明する図１６における命令
コードアドレス１５０５に対応）とを特定し、この特定
した次状態番号２０５をシーケンサ部２０１へ、また、
命令コードアドレスをデータパス部１０２へ出力するよ
う構成してある。

【０１０７】このように構成することで、本実施例によ
るアレイ型プロセッサ１では、メモリを参照するという
処理を一度にまとめることが可能となり、処理速度の向
上を図ることができる。

【０１０８】このことを模式的に説明するためのタイミ
ングチャート図を図６に示す。図６を参照すると、本実
施例では、上述の状態遷移管理部の第２の実施例と比較
して、命令コードアドレス発行に要する時間が短縮、即
ち、再度（２回目）のメモリ（制御情報メモリ２０３）
参照による遅延が削減され、結果として、イベント伝搬
からデータパス部におけるプロセッサエレメントの動作
開始までの時間が短くなっている。これは、メモリ参照
回数を一回に減らしたために生じた効果である。

【０１０９】（データパス部の構成） 〔データパス部の第１の実施例〕次に、データパス部１
０２の第１の実施例について、図面を参照して説明す
る。図７は、本発明のアレイ型プロセッサ１の実施形態
におけるデータパス部１０２の第１の実施例の概念図を
示している。同図において、データパス部１０２は、プ
ロセッサエレメント１０５およびプログラマブルスイッ
チエレメント１０６のアレイによって構成してある。

【０１１０】ここで、隣接するプロセッサエレメント１
０５は、プログラマブルスイッチエレメント１０６を介
して電気的に接続されている。また、各プロセッサエレ
メント１０５は、一つ以上のプログラマブルスイッチエ
レメント１０６を介して、さらに、任意あるいは一定の
制限を受けた上で、他のプロセッサエレメント１０５あ
るいはデータパス部１０２の外部と電気的に接続するこ
とができる。

【０１１１】図８は、本発明のアレイ型プロセッサの実
施形態におけるデータパス部１０２の第１の実施例の概
略ブロック図を示している。同図において、データパス
部１０２は、プロセッサエレメント１０５およびプログ
ラマブルスイッチエレメント１０６がそれぞれマトリッ
クス状に配設された構成としてある。

【０１１２】ここで、各プログラマブルスイッチエレメ
ント１０６は、格子状に配設されたデータバス６０１及
びイベント通知バス１０４、並びに、列方向に並列に配
設された演算制御バス１０３と電気的に接続されてい
る。また、各プログラマブルスイッチエレメント１０６
は、電気的に接続されているデータバス６０１の接続を
Ｏｎ／Ｏｆｆさせることができ、また、同様に、イベン
ト通知バス１０４の接続をＯｎ／Ｏｆｆさせることがで
きる。但し、各プログラマブルスイッチエレメント１０
６が全データバス６０１及び全イベント通知バス１０４
の接続をＯｎ／Ｏｆｆするわけでなく、状況に応じて制
限が加えられる場合も存在する。これは、各プログラマ
ブルスイッチエレメント１０６が全てのデータバス６０
１及び全てのイベント通知バス１０４をＯｎ／Ｏｆｆで
きるように構成すると、接続の自由度は増すが、配線が
断片的（プログラマブルスイッチエレメント１０６毎に
全て接続スイッチが設けられる。）となり、遅延が増加
するためである。更に、全てのプログラマブルスイッチ
エレメント１０６が全てのデータバス６０１及び全ての
イベント通知バス１０４をＯｎ／Ｏｆｆする場合、これ
を制御するための情報量が膨大なものとなるためであ
る。したがって、各位置の全てのバス（データバス６０
１及びイベント通知バス１０４）にスイッチを設けるわ
けでなく、部分的に設けることで、全体における整合を
図る。また、この構成において、データバス６０１は、
図７におけるプログラマブルスイッチエレメント１０６
に含まれるものであり、各プログラマブルスイッチエレ
メント１０６を接続するためのものである。

【０１１３】プロセッサエレメント１０５は、それぞれ
対応するプログラマブルスイッチエレメント１０６から
配設されたデータバス６０１及びイベント通知バス１０
４、並びに、列方向に並列に配設された演算制御バス１
０３と電気的に接続されている。これにより、プロセッ
サエレメント１０５は、プログラマブルスイッチエレメ
ント１０６を通して、データ入力１０８およびデータ出
力１０９を行い、また、同じく、イベントの発行および
イベントの受け取りを行うことができる。ここで、デー
タパス部１０２は、このイベント通知バス１０４が、デ
ータバス６０１の一部として組み込まれる構成とするこ
ともできる。

【０１１４】また、データパス部１０２は、演算制御バ
ス１０３がプロセッサエレメント１０５とプログラマブ
ルスイッチエレメント１０６とに配線されており、この
演算制御バス１０３から各プロセッサエレメント１０５
およびプログラマブルスイッチエレメント１０６に命令
コードアドレスが出力され、それぞれの動作が決定され
る。演算制御バス１０３は、この構成により、省スペー
ス化を実現することができるが、この構成に限定するも
のではない。

【０１１５】例えば、プロセッサエレメント１０５およ
びプログラマブルスイッチエレメント１０６に対して、
格子状に演算制御バス１０３を配設し、プロセッサエレ
メント１０５およびプログラマブルスイッチエレメント
１０６が、隣接する演算制御バス１０３のうちいずれか
一つを選択してアドレスを得る構成としても良く、これ
により、アレイ型プロセッサ１は、きめ細かく柔軟な制
御を行うことができる。

【０１１６】また、例えば、プロセッサエレメント１０
５およびプログラマブルスイッチエレメント１０６に対
して、それぞれ独立の演算制御バス１０３を配設し、か
つ、プロセッサエレメント１０５およびプログラマブル
スイッチエレメント１０６に対して独立した制御を行な
う構成としても良く、これにより、制御の自由度が拡大
されると共に、アレイ型プロセッサ１の構成が単純化さ
れ、制御も容易になる。

【０１１７】〔データパス部の第２の実施例〕続いて、
実施形態におけるデータパス部１０２の第２の実施例に
ついて、図面を参照して説明する。図９は、本発明のア
レイ型プロセッサ１の実施形態におけるデータパス部１
０２の第２の実施例の概略ブロック図を示している。

【０１１８】同図において、データパス部１０２は、プ
ロセッサエレメント１０５およびプログラマブルスイッ
チエレメント１０６がそれぞれマトリックス状に配設さ
れた構成としており、演算制御バス７０１がプロセッサ
エレメント１０５と電気的に接続してあり、また、接続
構成情報を制御する接続制御バス７０２がプログラマブ
ルスイッチエレメント１０６と電気的に接続してある。
その他の構造については、図８に示すデータパス部１０
２と同様としてある。但し、本図における接続制御バス
７０２は、プロセッサエレメント１０５に着目して説明
した図１における演算制御バス１０３に含まれるもので
あり、各プログラマブルスイッチエレメント１０６の接
続状態を遷移させるための命令コードアドレスを伝播す
るための媒体である。また、本発明では、説明の明確化
及び簡略化のため、必要に応じて接続制御バス７０２に
関する説明を省略するが、本来は、全ての構成におい
て、接続制御バス７０２も演算制御バス１０３に含まれ
て構成されているものである。以下における本実施例の
説明では、各々を演算制御バス７０１と接続制御バス７
０２とに区別する。

【０１１９】ここで、演算制御バス７０１と接続制御バ
ス７０２とは、それぞれプロセッサエレメント１０５と
プログラマブルスイッチエレメント１０６とに命令コー
ドアドレスを送ることができるように、それぞれが独立
のリソースとして用意されている。これによりプロセッ
サエレメント１０５とプログラマブルスイッチエレメン
ト１０６との構成を全く独立に制御することが可能とな
り、プロセッサエレメント１０５と比較して、プログラ
マブルスイッチエレメント１０６による接続の変更をよ
り多く可能にするなど、データパス部１０２の構成変更
の自由度を高め、より柔軟性を増すことができる。

【０１２０】このように演算制御バス７０１と接続制御
バス７０２とを分離する場合も、演算制御バス７０１お
よび接続制御バス７０２は、状態遷移管理部１０１から
の制御により、演算制御バス１０３だけの構成の場合と
同様の構成にて実現することができる。また、本実施例
は、図８においては、データバス６０１と分離している
イベント通知バス１０４を、データバス７０３内に含め
た構成の例でもある。

【０１２１】〔データパス部の第３の実施例〕続いて、
実施形態におけるデータパス部の第３の実施例につい
て、図面を参照して説明する。図１０は、本発明のアレ
イ型プロセッサ１の実施形態におけるデータパス部１０
２の第３の実施例の概略ブロック図を示している。

【０１２２】同図において、データパス部１０２は、プ
ロセッサエレメント１０５とプログラマブルスイッチエ
レメント１０６とが、各プロセッサエレメント１０５の
周囲を八個のプログラマブルスイッチエレメント１０６
で取り囲むように、配設した構成としてある。ここで、
データパス部１０２は、隣接するプログラマブルスイッ
チエレメント１０６同士、および隣接するプロブラマブ
ルスイッチエレメント１０６とプロセッサエレメント１
０５とがデータバス８０１により電気的に接続されてお
り、また、プログラマブルスイッチエレメント１０６お
よびプロセッサエレメント１０５に、演算制御バス１０
３が配線してある。ここで、図１０には示していない
が、各プロセッサエレメント１０５を取り囲むように四
角に構成された８個のプログラマブルスイッチエレメン
ト１０６のうち、この四角の対角に存在するプログラマ
ブルスイッチエレメント１０６に関しても、この四角の
中央に位置するプロセッサエレメント１０５とデータバ
ス８０１を介して接続するよう構成することも可能であ
る。

【０１２３】プロセッサエレメント１０５同士のデータ
のやり取りは、プログラマブルスイッチエレメント１０
６を介す形で行われる。つまり、一つのプロセッサエレ
メント１０５が複数のスイッチエレメント１０６に接続
されていることにより、プロセッサエレメント１０５の
データ入出力接続の自由度が高められている。

【０１２４】〔データパス部の第４の実施例〕続いて、
実施形態におけるデータパス部１０２の第４の実施例に
ついて、図面を参照して説明する。図１１は、本発明の
アレイ型プロセッサ１の実施形態におけるデータパス部
１０２の第４の実施例の概略ブロック図を示している。

【０１２５】同図において、データパス部１０２は、隣
接するプロセッサエレメント１０５間を直接電気的に接
続する、複数（一例として、１６個）のプロセッサエレ
メント１０５からなるグループ９０２が、複数（２０
個）のプログラマブルスイッチエレメント１０６で囲ま
れるように、配設された構成としてある。つまり、この
グループ９０２間は、プログラマブルスイッチエレメン
ト１０６を介して電気的に接続される。

【０１２６】これにより、同一グループ９０２内の隣接
するプロセッサエレメント１０５間では、プログラマブ
ルスイッチエレメント１０６を通さずに接続することが
可能となり、遅延等の性能面や回路量の削減による面積
の縮小化といった効果を得ることができる。即ち、配線
において、プロセッサエレメント１０５をプログラマブ
ルスイッチエレメント１０６で挟むように構成した場
合、隣接するプロセッサエレメント１０５を接続する場
合でも、その間に必ずプログラマブルスイッチエレメン
ト１０６が設けられることとなり、遅延や面積でのデメ
リットが生じる。また、実際の利用する場合を考慮する
と、各プロセッサエレメント１０５間に必ずしもプログ
ラマブルスイッチエレメント１０６が必要であるとは限
らない。これは、例えば“Ａ＋Ｂ＋Ｃ”を演算する場
合、先ず“Ａ”と“Ｂ”とが初段のプロセッサエレメン
ト１０５に入力され、次に、この初段のプロセッサエレ
メント１０５における演算結果“Ａ＋Ｂ”と“Ｃ”と
が、次段のプロセッサエレメント１０５に入力されるこ
とで実現することができる。これは、隣接するプロセッ
サエレメント１０５間を接続するためのプログラマブル
スイッチエレメント１０６が必ずしも必要な訳ではない
ことを示している。従って、本実施例では、ある程度の
サイズ（個数）のプロセッサエレメント１０５のみのア
レイを作成し、このアレイ同士をプログラマブルスイッ
チエレメント１０６により接続する。但し、本実施例に
おける構成においても、各プロセッサエレメント１０５
同士を接続するためのスイッチエレメントは必要であ
る。このスイッチエレメントは、隣接するプロセッサエ
レメント１０５同士を接続する機能のみを有するもので
あればよいため、本実施例では、詳細な説明を省略す
る。また、本実施例における図面では、このスイッチエ
レメントが、各プロセッサエレメント１０５に予め組み
込まれているものとする。

【０１２７】（シーケンサ部の構成） 〔シーケンサ部の第１の実施例〕次に、実施形態（図
２）におけるシーケンサ部２０１の第１の実施例につい
て、図面を参照して説明する。図１２は、本発明のアレ
イ型プロセッサ１の実施形態におけるシーケンサ部２０
１の第１の実施例の概略ブロック図を示している。

【０１２８】同図において、シーケンサ部２０１は、ク
ロック２０７，リセット２０８及びイベント２０９の各
信号を入力し、イベント識別コード２０６及び／又は強
制イベント識別コード２１０を出力する符号化器１００
１と、クロック２０７，リセット２０８及び次状態番号
２０５の各信号入力し、現状態番号２０４を出力するレ
ジスタ１００２とで構成してある。

【０１２９】ここで、入力された次状態番号２０５は、
レジスタ１００２に入力され、現状態番号２０４として
出力される。この際、新たな現状態番号２０４を出力す
るタイミングは、クロック２０７を用いて同期化するこ
ともできる。また、リセット２０８の入力により、現状
態番号２０４を初期化することもできる。

【０１３０】符号化器１００１は、入力されたイベント
２０９を符号化し、イベント識別コード２０６及び／又
は強制イベント識別コード２１０として出力する。ここ
で、イベント２０９をそのままイベント識別コード２０
６及び／又は強制イベント識別コード２１０とすること
も可能であるし、符号化したものをイベント識別コード
２０６及び／又は強制イベント識別コード２１０とする
ことも可能である。後者の場合、符号化により、イベン
ト識別コード２０６及び／又は強制イベント識別コード
２１０の伝送に必要とするビット幅を小さくすることが
できる。但し、以下に図１５を用いて説明するが、イベ
ント２０９を符号化せず、イベント識別コード２０６
を、このイベント識別コード２０６における各ビットが
イベント状態遷移テーブル（図１５ではイベント状態遷
移テーブル１１１１）の１つ以上の出力に１対１で対応
する１ｈｏｔ信号として構成する方が、信号を容易に取
り扱うことが可能となり、さらに、同一サイクル内で次
状態番号が変化するという問題（ハザード）の発生を防
ぎ易いという利点を発揮することができる。また、リセ
ット２０８をイベント２０９の一つとして扱うこともで
きる。

【０１３１】また、イベント識別コード２０６の発生タ
イミングは、クロック２０７を用いて同期化することも
できるし、入力遷移時に出力が直ちに変化する非同期式
とすることもできる。

【０１３２】（状態遷移テーブルメモリの構成） 〔状態遷移テーブルメモリの第１の実施例〕次に、実施
形態（図２）における状態遷移テーブルメモリ２０２の
第１の実施例について、図面を参照して説明する。図１
３は、本発明のアレイ型プロセッサ１の実施形態におけ
る状態遷移テーブルメモリ２０２の第１の実施例の概略
ブロック図を示している。

【０１３３】状態遷移テーブルメモリ２０２は、イベン
ト状態遷移テーブル１１０１、デフォルト状態遷移テー
ブル１１０２、強制状態遷移テーブル１１０３及びセレ
クタ１１０８、１１１０とからなっており、状態遷移テ
ーブルメモリ２０２に書き込まれた状態遷移ルールにし
たがって、ある演算状態から同一または異なる演算状態
へ状態遷移を制御し、同一または異なる演算状態を新た
な演算状態とすることができる。

【０１３４】ここで、イベント状態遷移テーブル１１０
１は、現状態番号２０４とイベント識別コード２０６と
を入力し、両者の組み合わせに一致するエントリが存在
した場合にのみ、それに応じた次状態番号１１０６が出
力される。また、一致したエントリが存在したかどうか
を示す、イベント一致信号１１０４も同時に出力され
る。一方、デフォルト状態遷移テーブル１１０２は、現
状態番号２０４を入力し、この入力に応じた次状態番号
１１０７を出力する。

【０１３５】そして、この二つのテーブル１１０１、１
１０２において、現状態番号２０４とイベント識別コー
ド２０６との組み合わせに一致するエントリが、イベン
ト状態遷移テーブル１１０１に存在する場合には、そこ
で指定された次状態番号１１０６がセレクタ１１０８で
選択され次状態番号２０５として出力される。また、上
述の一致するエントリが、イベント状態遷移テーブル１
１０１に存在しない場合には、デフォルト状態遷移テー
ブル１１０２で示された、現状態番号２０４に応じた次
状態番号１１０７が、セレクタ１１０８で選択され次状
態番号２０５として出力される。このセレクタ１１０８
における選択は、イベント一致信号１１０４を用いるこ
とで実現できる。

【０１３６】強制状態遷移テーブル１１０３は、強制イ
ベント識別コード２１０が強制状態遷移テーブル１１０
３のエントリと一致した場合に、次状態番号１１０９を
決定する。そして、この強制状態遷移テーブル１１０３
において一致した場合には、セレクタ１１１０は、先に
示した次状態番号１１０６、１１０７より優先的に、次
状態番号１１０９を次状態番号２０５として出力するこ
とができる。具体的には、このような出力は、強制状態
遷移テーブル１１０３で一致が起こったことを示す強制
イベント一致信号１１０５と、セレクタ１１１０を用い
て実現することができる。

【０１３７】このように、アレイ型プロセッサ１は、状
態遷移管理部１０１が、強制状態遷移信号である強制イ
ベント一致信号１１０５により、強制的に演算状態が遷
移する構成とすると良く、これにより、制御が容易とな
る。但し、上記のような動作を実現するにあたり、上記
におけるイベント状態遷移テーブル１１０１を、内容ア
ドレスメモリ（ＣＡＭ：Content Addressable Memory）
により構成するとよい。また、これは、図１７に示す状
態遷移テーブルメモリ２０２における通常状態遷移テー
ブル１３０１でも同様である。但し、内容アドレスメモ
リとは、メモリをアドレスではなく内容（アドレスと異
なり入力値の群が不連続）で引くメモリのことである。

【０１３８】また、状態遷移テーブルメモリ２０２は、
例えば、リセット２０８により強制的に次状態番号２０
５を初期化することも可能である。この構成により、状
態遷移手段における状態間の遷移ルールをイベント状態
遷移テーブル１１０１及び／又はデフォルト状態遷移テ
ーブル１１０２及び／又は強制状態遷移テーブル１１０
３に書き込むことができる。つまり、デフォルト状態遷
移テーブル１１０２を用いてデフォルトの状態遷移先を
指定する。ここで、条件分岐が存在する（デフォルト以
外の状態遷移先が存在する）場合には、それらを全てイ
ベント状態遷移テーブル１１０１に書き込む。また、割
り込みのように、状態に関わらず必ず強制的に状態を遷
移させたい場合には、次状態番号１１０９を強制状態遷
移テーブル１１０３に書き込む。このように各テーブル
に、状態遷移条件に応じて複数持つ遷移可能な次状態の
次状態番号を書き込むことにより、この書き込まれた次
状態番号の中から一つを次状態として選択することが可
能となる。ここで、状態遷移条件の判断はイベント識別
コード２０６及び強制イベント識別コード２１０の判別
により実現する。但し、本実施例及び、その他の各実施
例において、イベント識別コード及び強制イベント識別
コード（各々の符号は各実施例におけるもの）を区別す
ることなく、１つのコードとして構成することも可能で
ある。

【０１３９】また、イベント状態遷移テーブル１１０１
のテーブルサイズが許す範囲内において、一状態が記録
する遷移可能な次状態の数に制限は無く、状態遷移に要
する時間も遷移可能な次状態の数に依らず一定とするこ
とができる。即ち、全状態における条件分岐数の総和が
イベント状態遷移テーブル１１０１のサイズ（エントリ
数）に収まる数であれば問題は生じない。これは、一つ
の状態が持つ遷移可能な次状態数のばらつきに依って、
イベント状態遷移テーブル１１０１に無駄が生じること
が無いことを意味する。

【０１４０】続いて、実施形態における状態遷移テーブ
ルメモリ２０２に書き込まれた状態遷移例について、図
１３及び図１４を参照して説明する。図１４は、本発明
のアレイ型プロセッサ１の実施形態における状態遷移テ
ーブルメモリ２０２に書き込まれた状態遷移例の図を示
している。先ず、同図において、現状態番号２０４がＳ
Ｔ−０１の場合、次状態番号２０５は無条件にＳＴ−０
２となる。この動作を状態遷移テーブルメモリ２０２に
記述するには、デフォルト状態遷移テーブル１１０２
に、‘‘現状態番号２０４をＳＴ−０１、次状態番号１
１０７をＳＴ−０２’’としたエントリを作成すること
で実現される。

【０１４１】続いて、動作時は、現状態番号２０４がＳ
Ｔ−０１であるとイベント状態遷移テーブル１１０１に
一致するエントリが存在しないためイベント一致信号１
１０４は出力されず、デフォルト状態遷移テーブル１１
０２において現状態番号２０４がＳＴ−０１であるエン
トリが必ず有効となり、次状態番号１１０７がＳＴ−０
２となり、次状態番号２０５として出力される。

【０１４２】次に現状態番号２０４がＳＴ−０２の場合
は、条件により次状態番号１１０６がＳＴ−０２，ＳＴ
−０３，ＳＴ−０５，ＳＴ−１１の四つのいずれかとな
る（図１３を参照願います。）。イベントＥＶ−１０が
入力された場合は状態ＳＴ−０３へ遷移するため、イベ
ント状態遷移テーブル１１０１に、‘‘現状態番号２０
４をＳＴ−０２、イベント識別コード２０６をＥＶ−１
０、次状態番号１１０６をＳＴ−０３’’としたエント
リを作成する。

【０１４３】同様に、イベントＥＶ−１８が入力された
場合は状態ＳＴ−０５へ遷移するため、‘‘現状態番号
２０４をＳＴ−０２、イベント識別コード２０６をＥＶ
−１８、次状態番号１１０６をＳＴ−０５’’としたエ
ントリ、イベントＥＶ−２１が入力された場合は状態Ｓ
Ｔ−１１へ遷移するため、‘‘現状態番号２０４をＳＴ
−０２、イベント識別コード２０６をＥＶ−２１、次状
態番号１１０６をＳＴ−１１’’としたエントリをそれ
ぞれイベント状態遷移テーブル１１０１に作成する。

【０１４４】それ以外の場合は次状態番号２０５がＳＴ
−０２であるので、デフォルト状態遷移テーブル１１０
２に、‘‘現状態番号２０４をＳＴ−０２、次状態番号
１１０７をＳＴ−０２’’としたエントリを作成する。

【０１４５】上述した記述により、例えば、現状態番号
２０４がＳＴ−０２である場合に、イベント識別コード
２０６にＥＶ−２１が入力されると、イベント状態遷移
テーブル１１０１において、この二つの組み合わせに一
致するエントリが有効となり、ＳＴ−１１が次状態番号
２０５として出力される。その際、イベント状態遷移テ
ーブル１１０１で一致が発生しているのでイベント一致
信号１１０４が出力され、デフォルト状態遷移テーブル
１１０２から出力される現状態番号２０４のＳＴ−０２
に対応した次状態番号１１０７のＳＴ−０２は破棄され
る。

【０１４６】次に、現状態番号２０４がＳＴ−０２で、
イベント識別コード２０６にＥＶ−１０、ＥＶ−１８、
ＥＶ−２１のいずれも入力されなかった場合、イベント
一致信号１１０４が出力されず、デフォルト状態遷移テ
ーブル１１０２から、現状態番号ＳＴ−０２に対応した
ＳＴ−０２が次状態番号２０５として出力される。

【０１４７】さらに、上記のいずれの場合においても、
強制イベント識別コード２１０にＩＲＱ−０１が入力さ
れた場合、強制状態遷移テーブル１１０３においてＩＲ
Ｑ−０１に対応したＳＴ−０１が次状態番号２０５とし
て出力される（図１３を参照願います。）。この場合
は、強制イベント一致信号１１０５が出力されるため、
イベント状態遷移テーブル１１０１の出力およびデフォ
ルト状態遷移テーブル１１０２の出力は破棄され、強制
状態遷移テーブル１１０３からの次状態番号１１０９の
ＳＴ−０１が有効となる。

【０１４８】また、図１３に示す状態遷移テーブルメモ
リ２０２は、以下に示すように応用して実施することが
可能である。以下に、この実施例の幾つかを図面を用い
て詳細に説明する。

【０１４９】〔状態遷移テーブルメモリの第２の実施
例〕図１５は、図１３に示す本発明の状態遷移テーブル
メモリ２０２を変形した第２の実施例のブロック図を示
している。

【０１５０】図１５を参照すると、本実施例による状態
遷移テーブルメモリ２０２は、イベント状態遷移テーブ
ル１１１１、デフォルト状態遷移テーブル１１１２、強
制状態遷移テーブル１１１３、イベント発生判定回路１
２１１，１２１２及びセレクタ１１１８，１１１９，１
１２０を有して構成されており、図１３に示した状態遷
移テーブルメモリ２０２と同様に、書き込まれた状態遷
移ルールに従って、ある演算状態から同一のまたは異な
る演算状態への状態遷移を制御し、同一のまたは異なる
演算状態を新たな演算状態とすることを可能としてい
る。

【０１５１】上記構成において、本実施例によるイベン
ト状態遷移テーブル１１１１は、入力された現状態番号
２０４に対して一つ以上のエントリを次状態番号１１２
６として出力する（図１５では、４つのエントリを次状
態番号１１２６として出力するよう構成されている）。
この構成において、イベント状態遷移テーブル１１１１
から出力される次状態番号１１２６の数は、各現状態番
号２０４に対応する次状態番号１１２６において、この
種類数が最も多い場合でも対応可能な数となるように構
成される。即ち、現状態番号２０４がＳＴ−０２である
場合に対して遷移先となる次状態番号２０５がＳＴ−０
３，ＳＴ−０５，ＳＴ−１１，ＳＴ−１３の計４種類存
在する場合、この出力数は４つ、あるいはこれ以上とな
る。また、例えばイベント状態遷移テーブル１１１１が
入力された現状態番号２０４に対して４つのエントリを
次状態番号１１２６として出力するよう構成した場合、
イベント識別コード１２０６は、この４つの次状態番号
１１２６の中から何れか１つの次状態番号１１２６をセ
レクタ１１１８に選択させる。このための構成として
は、例えば、イベント識別コード１２０６を４ビットで
構成し、各々のビットとイベント状態遷移テーブル１１
１１の出力とを対応させ、セレクタ１１１８において
“１”が格納されたビットに対応する次状態番号１１２
６を選択して出力するよう構成することで実現すること
が可能である。但し、このように構成する場合、イベン
ト状態遷移テーブル１１１１の出力数とイベント識別コ
ード１２０６のビット数とを同数として構成する必要が
ある。

【０１５２】また、上記では、イベント状態遷移テーブ
ル１１１１の出力数が４である場合、イベント識別コー
ド１２０６を４ビットで構成したが、これを（２n −
１）≦４を満たすｎビットにより構成することも可能で
ある（図１５に示す例ではｎは３となる）。ここで、例
えばイベント識別コード１２０６を３ビットで構成した
場合、イベント識別コード１２０６は、０から７の８種
類で表現されるため、イベント状態遷移テーブル１１１
１の出力を、この値に対応させることで、セレクタ１１
１８において出力させる次状態番号１１２６を選択させ
ることが可能となる。以下に、図１５を例に揚げて具体
的に説明する。図１５を参照すると、イベント識別コー
ド１２０６を３ビットにより“０”から“７”で構成
し、イベント状態遷移テーブル１１１１の出力を同図に
おける上から順に“１”，“２”，“３”，“４”と割
り当てることで、セレクタ１１１９へ出力する次状態番
号１１２６を選択させる。但し、この場合、イベント識
別コード１２０６が“０”若しくは“５”〜“７”であ
った場合は、セレクタ１１１９へデフォルト状態遷移テ
ーブル１１１２から入力された次状態番号１１２７を出
力するようセレクタ１１１８を制御する。

【０１５３】また、上記の各イベント識別コード１２０
６の構成双方を両立させて構成することも可能である。
このように構成する場合、図１５におけるセレクタ１１
１８に図２８に示すようなメモリを接続させ、このメモ
リからの制御に従い、イベント識別コード１２０６をデ
コードするか否かを選択させるよう構成することで実現
することが可能である。但し、この場合でも、イベント
識別コード１２０６のビット数は、イベント状態遷移テ
ーブル１１１１からセレクタ１１１８へ出力される次状
態番号候補の数に限定する必要がある。

【０１５４】このようにセレクタ１１１８で選択して出
力された次状態番号１１２６は、セレクタ１１１９に入
力される。また、このセレクタ１１１９には、デフォル
ト状態遷移テーブル１１１２から出力された次状態番号
１１２７も入力されるよう構成される。ここで、デフォ
ルト状態遷移テーブル１１１２は、入力された現状態番
号２０４に一意に対応する次状態番号１１２７を出力す
るよう構成される。従って、セレクタ１１１９は、イベ
ント状態遷移テーブル１１１１及びデフォルト状態遷移
テーブル１１１２より入力された次状態番号１１２６，
１１２７の中から何れか一方を選択して出力するよう動
作する。

【０１５５】この動作において、何れの次状態番号（１
１２６，１１２７）を出力するかを判断する要素とし
て、イベント発生判定回路１２１１から入力されたイベ
ント一致信号１１１４を用いる。このイベント一致信号
１１１４とは、例えば１ビットで構成された信号であ
り、イベント発生判定回路１２１１において入力された
イベント識別コード１２０６に対応するイベントが存在
する場合に“１”として出力され、存在しない場合に
“０”として出力される信号である。また、イベント識
別コード１２０６にエンコードされているもの（図１５
では３ビットの信号）を用いる場合、イベント発生判定
回路１２１１は、イベント識別コード１２０６が例えば
“０”若しくは“５”〜“７”のいずれかの信号であっ
た場合、イベント一致信号１１１４として“０”を出力
し、“１”〜“４”のいずれかであった場合、“１”を
出力する。但し、この構成において、イベント識別コー
ド１２０６として、“５”〜“７”を発生させないよう
構成することも可能である。この場合、イベント識別コ
ード１２０６が“０”のときにイベント無しを判定し、
また、イベント識別コード１２０６が“１”〜“４”の
ときにセレクタ１１１８で次状態番号１１２６を選択す
るよう構成する。これにより、イベント発生判定回路１
２１１が“５”〜“７”に対する判定を行う必要がなく
なる。これに対して、イベント識別コード１２０６にエ
ンコードされていないもの（図１５では、４ビットの信
号）を用いる場合、イベント発生判定回路１２１１は、
イベント識別コード１２０６を構成する各ビットの何れ
かに“１”が格納されていた場合、イベント一致信号１
１１４として“１”を出力するように構成され、これ以
外であれば“０”を出力するよう構成される。但し、例
えば、イベント無しを示すためのイベント識別コード１
２０６として、全てのビットが“０”である信号（“０
０００”）を用いる場合、イベント発生判定回路１２１
１を、４つの入力をもつ論理和回路（ＯＲ回路）で構成
することが可能である。これにより、イベント識別コー
ド１２０６のいずれかに“１”が格納されていた場合、
イベント発生判定回路１２１１は、“１”を出力する
が、何れのビットにも“０”が格納されていた場合、
“０”を出力するよう構成することが可能である。

【０１５６】従って、セレクタ１１１９は、イベント一
致信号１１１４が“１”である場合、イベント識別コー
ド１２０６に対応するイベントが存在すると判断して、
イベント状態遷移テーブル１１１１から入力された次状
態番号１１２６を選択して出力し、また、イベント一致
信号１１１４が“０”である場合、イベント識別コード
１２０６に対応するイベントが存在しないと判断して、
デフォルト状態遷移テーブル１１１２から入力された次
状態番号１１２７を選択して出力する。但し、デフォル
ト状態遷移テーブル１１１２の構成としては、上記図１
３で示した構成と同一のもので実施することが可能であ
る。

【０１５７】更に、セレクタ１１１９から出力された次
状態番号（１１２６若しくは１１２７のいずれか）は、
セレクタ１１２０に入力され、強制状態遷移テーブル１
１１３から出力された次状態番号１１２８との何れか一
方が出力されるよう構成されている。ここで、強制状態
遷移テーブル１１１３は、他の構成から割り込みとして
入力された強制イベント識別コード１２１６に対応する
エントリを次状態番号１１２８としてセレクタ１１２０
へ出力する。

【０１５８】また、セレクタ１１２０には、イベント発
生判定回路１２１２から出力された強制イベント一致信
号１１１５も入力されるよう構成されている。このイベ
ント発生判定回路１２１２は、上記のイベント発生判定
回路１２１１と同様な構成であり、入力されたイベント
識別コード１２１６に対応するイベントが存在する場合
に強制イベント一致信号１１１５を“１”として出力
し、存在しない場合に“０”として出力する。また、強
制イベント識別コード１２１６にエンコードされている
もの（例えば２ビットの信号）を用いる場合、イベント
発生判定回路１２１２は、強制イベント識別コード１２
１６が“０”のときに、強制イベント一致信号１１１５
を“０”として出力し、それ以外（例えば２ビットで構
成した場合、“１”〜“３”）の場合、“１”として出
力する。また、強制イベント識別コード１２１６にエン
コードされていないもの（例えば４ビットの信号）を用
いるよう構成することも可能である。このように、エン
コードされていない信号を使用した場合、複数の強制イ
ベントが発生した場合も適用することが可能となる。つ
まり、同時に２つ以上のイベントの発生を表現すること
が可能である。また、このように２つのイベントが同時
に発生した場合、以下に示すような幾通りかの方法で、
処理を実行することが可能となる。これは、発生した２
つ以上のイベントに対していずれかを優先させる方法
と、発生したイベントの組み合わせに応じた処理を実行
する方法と、等である。ここで、例えば２ビット幅の強
制イベント識別コード１２１６を判別できる回路の場
合、２ビットで表現される４値全てを判別できるような
強制状態遷移テーブル１１１３を作成する。即ち、強制
状態遷移テーブル１１１３において、強制イベント識別
コード１２１６が“０”であった場合、“なにも発生し
ない”を判定し、“１”であった場合、“イベントａが
発生した”を判定し、“２”であった場合、“イベント
ｂが発生した”を判定し、“３”であった場合、“イベ
ントａ及びｂが発生した”を判定するよう構成する。こ
こで、“１”，“２”，“３”各々に対応した次状態番
号１１２８は、強制状態遷移テーブル１１１３のエント
リとして書き込まれる。これにより、強制イベント識別
コード１２１６による割り込みに対応することが可能と
なる。このような構成のもと、前者として説明した、い
ずれかのイベントを優先させる方法を適用する場合に
は、イベントａ若しくはイベントｂのいずれか一方に対
応した次状態番号１１２８を出力する。また、後者とし
て説明した組み合わせに応じた処理を実行する方法を適
用する場合には、イベントａ、イベントｂのいずれにも
対応しない次状態番号１１２８を出力する。これは、強
制イベント識別コード１２１６が“３”の場合に応じた
エントリを新たに強制状態遷移テーブル１１１３に書き
込むことで実現される。これにより、両イベントａ及び
ｂが発生したときに独自の処理を実行することが可能と
なる。また、上記した方法の他に、２ビットで構成した
強制イベント識別コード１２１６自体に優先順位を設
け、この優先順位に基づき次状態番号１１２８を決定す
る方法も可能である。例えばイベントａがイベントｂよ
り優先して判断されるよう構成した場合では、強制イベ
ント識別コード１２１６が“０”であれば“なにも発生
しない”が判定され、“１”であれば“イベントａが発
生した”が判定され、“２”であれば“イベントｂが発
生した”が判定される。但し、イベントａ及びｂが発生
した場合には、イベントａが優先されるため、イベント
ａが発生したとハードウェア的に判断されることとな
る。即ち、この方法では、２つ以上のイベントが発生し
た場合に独自の処理を実行することができなくなる。こ
のように強制イベント一致信号１１１５として“１”が
出力されると、セレクタ１１２０は強制状態遷移テーブ
ル１１１３から入力された次状態番号１１２８を選択
し、次状態番号２０５として出力するよう動作する。ま
た、イベント発生判定回路１２１２において入力された
強制イベント識別コード１２１６に対応する強制イベン
トが存在しない場合には、即ち、強制イベント一致信号
１１１５が例えば“０”として出力された場合には、セ
レクタ１１２０はセレクタ１１１９から入力された次状
態番号（１１２６若しくは１１２７のいずれか）を選択
し、次状態番号２０５として出力するよう動作する。

【０１５９】また、上記構成において、イベント状態遷
移テーブル１１１１からセレクタ１１１８へ出力される
次状態番号候補の数は、状態遷移先となる次状態番号１
１２６の数の最多種類（以下、これを最大分岐数とい
う）として構成されるとしているが、最大分岐数が多岐
にわたる場合、ハードウェアにかけるオーバヘッド（所
謂、面積及び遅延の増加）が大きくなるため、ある程
度、次状態番号候補の数、及び状態遷移先となる次状態
番号１１２６の種類を制限する必要が存在する。この問
題を生じない構成が、図１３に示す構成である。従っ
て、実施にあたっては、用途に応じて使い分けることが
望ましい。但し、本実施例において、状態遷移先の次状
態番号１１２６を、次状態番号候補の数以上とすること
も可能である。これは、ハードウェアにおける次状態番
号１１２６の出力の種類の制限を、ソフトウェアにおい
て仮想的に回避する方法である。この方法では、例え
ば、イベント識別コード１２０６による条件分岐をソフ
トウェアにより二段以上とすることで実現される。これ
は、図１５に示す構成において、ソフトウェア的に二段
階以上に条件分岐を行うことで実現される。例えば、現
状態番号２０４が“０１”の状態に対し、遷移先となる
次状態番号２０５の候補が“１０”〜“１７”の計８種
類存在する場合、先ず、第１段階目の条件分岐として、
“０１”の現状態から“０２”若しくは“０３”の次状
態に遷移し、次に、例えば“０２”の現状態から“１
０”〜“１３”の次状態、若しくは“０３”の現状態か
ら“１４”〜“１７”の次状態へ条件分岐する。これに
より、イベント状態遷移テーブル１１１１の出力が４つ
しか存在しない場合でも、それ以上の８分岐が可能とな
る。但し、このように構成した場合、状態遷移時に、１
段階で構成した場合よりも１段階余分な状態を経る必要
がある。また、イベント識別コード１２０６は、状態番
号との組み合わせで意味を持つため、異なる状態間でコ
ードを重複させることが可能である。これは、どの瞬間
においても有効である状態が１つであるため、入力され
たイベント識別コード１２０６を、その有効な状態にお
ける値であると判断することができるためである。例え
ば、状態ａと状態ｂとにおいて、イベント識別コード１
２０６の共通な値ｘが別の意味（状態ａの時に“甲”、
状態ｂの時に“乙”の意味を持つとする）を持つことは
可能である。その理由は、状態ａと状態ｂとが同時に有
効であることがあり得ない為、状態ａの時に値ｘが入力
されれば、（ａ，ｘ）の組み合わせで値ｘの意味を
“甲”と判断することができる。また、状態ｂの時に値
ｘが入力された場合でも、（ｂ，ｘ）の組み合わせで値
ｘを“乙”と判断することができる。即ち、値ｘのみで
意味を持たせる必要はない。

【０１６０】〔状態遷移テーブルメモリの第３の実施
例〕更に、以下に本発明による状態遷移テーブルメモリ
２０２の第３の実施例を図面を用いて詳細に説明する。
図１６は、本発明の図１３に示す状態遷移テーブルメモ
リ２０２の第１の実施例を変形して応用した第３の実施
例のブロック図を示している。

【０１６１】図１６を参照すると、本実施例による状態
遷移テーブルメモリ２０２は、イベント状態遷移テーブ
ル１１２１、デフォルト状態遷移テーブル１１２２、強
制状態遷移テーブル１１２３、イベント発生判定回路１
２２１，１２２２及びセレクタ１１３８，１１３９，１
１４０を有して構成されており、図１３に示した状態遷
移テーブルメモリ２０２と同様に、書き込まれた状態遷
移ルールに従って、ある演算状態から同一のまたは異な
る演算状態への状態遷移を制御し、同一のまたは異なる
演算状態を新たな演算状態とすることが可能なものであ
る。この図面からも明らかなように、本実施例による状
態遷移テーブルメモリ２０２は、図１５に示す状態遷移
テーブルメモリ２０２の第２の実施例と概ね同様な構成
となっているが、相違点として、イベント状態遷移テー
ブル１１２１及びデフォルト状態遷移テーブル１１２２
がそれぞれ現状態番号２０４に対応させて次状態番号１
１４６若しくは１１４７を格納するだけでなく、同様に
対応させて命令コードアドレス１３４６若しくは１３４
７（図１６中、“ＣＡ−（番号）”で記載されているも
のは、命令コードアドレスである）も格納するように構
成され、また、強制状態遷移テーブル１１２３が強制イ
ベント識別コード１２３６に対応させて次状態番号１１
４８を格納するだけでなく、同様に対応させて命令コー
ドアドレス１３４８も格納するように構成されており、
且つ、イベント状態遷移テーブル１１２１，デフォルト
状態遷移テーブル１１２２，及び強制状態遷移テーブル
１１２３がそれぞれ次状態番号１１４６，１１４７，若
しくは１１４８だけでなく、命令コードアドレス１３４
６，１３４７，若しくは１３４８も出力するように構成
され、さらに各セレクタ１１３８，１１３９，及び１１
４０それぞれが次状態番号１１４６，１１４７，若しく
は１１４８の他に命令コードアドレス１３４６，１３４
７，若しくは１３４８も出力するよう構成される。但
し、セレクタ１１４０の出力先は、次状態番号２０５と
命令コードアドレス１５０５とを分離して、次状態番号
２０５をシーケンサ部２０１（図５参照）へ、また、命
令コードアドレス１５０５を演算制御バス１０３を介し
てデータパス部１０２（図５参照）へ、それぞれ出力す
るよう構成される。更に、イベント状態遷移テーブル１
１２１，デフォルト状態遷移テーブル１１２２，強制状
態遷移テーブル１１２３，各セレクタ１１３８，１１３
９は、その出力として、次状態番号１１４６，１１４
７，若しくは１１４８と命令コードアドレス１３４６，
１３４７，若しくは１３４８とをシリアルあるいはパラ
レルに出力するよう構成されるが、パラレルに出力する
よう構成した場合、各々を同時に出力する構成に限定さ
れるものではない。また、上記構成において、各次状態
番号１１４６，１１４７，１１４８と対として出力され
る命令コードアドレス１３４６，１３４７，１３４８
は、各々の対において必ずしも１つとは限らず、１つの
次状態番号１１４６，１１４７，１１４８に対して複数
の命令コードアドレス１３４６，１３４７，１３４８が
出力されるよう構成することも可能である。

【０１６２】この構成は、図５に示した状態遷移管理部
１０１の構成に伴い要求された構成である。即ち、図１
６において、出力された次状態番号２０５は、図５にお
けるシーケンサ部２０１に入力され、また、同図１６に
おける演算制御バス１０３へは、命令コードアドレス１
５０５がデータパス部１０２へ向けて出力される。

【０１６３】〔状態遷移テーブルメモリの第４の実施
例〕続いて、実施形態における状態遷移テーブルメモリ
２０２の第４の実施例について、図面を参照して説明す
る。図１７は、本発明のアレイ型プロセッサ１の実施形
態における状態遷移テーブルメモリ２０２の第４の実施
例の概略ブロック図を示している。

【０１６４】同図において、状態遷移テーブルメモリ２
０２は、通常状態遷移テーブル１３０１、強制状態遷移
テーブル１１０３及びセレクタ１１１０とからなってい
る。ここで、イベント識別コード２０６に、対象となる
イベントが発生しなかったことを示すＮｏＥｖｅｎｔと
いうコードを加えることにより、図１３に示すデフォル
ト状態遷移テーブル１１０２の機能をイベント状態遷移
テーブル１１０１に含ませて、通常状態遷移テーブル１
３０１としている。

【０１６５】これにより、通常の状態遷移は、通常状態
遷移テーブル１３０１によって、また、割り込み等の処
理は、強制状態遷移テーブル１１０３によって処理され
る。そのためには、データパス部１０２等からのイベン
ト２０９への入力信号を、ＮｏＥｖｅｎｔを含めて符号
化する必要がある。この処理は、シーケンサ部２０１内
でも実現できるし、データパス部１０２内部でも実現す
ることができる。その他の構造は、図１３に示す状態遷
移テーブルメモリ２０２と同様としてある。

【０１６６】続いて、例えば、図１４に示した状態遷移
を実現させる動作について説明する。先ず、現状態番号
２０４がＳＴ−０１の場合は、常に、次状態番号１１０
６がＳＴ−０２となる必要がある。そのため、現状態番
号２０４が入力される場合には、イベント識別コード２
０６として必ずＮｏＥｖｅｎｔが入力されるようにす
る。これにより、通常状態遷移テーブル１３０１中の
‘‘現状態番号２０４がＳＴ−０１、イベント識別コー
ド２０６がＮｏＥｖｅｎｔ’’のエントリに一致し、Ｓ
Ｔ−０２が次状態番号１１０６として出力される。

【０１６７】そして、現状態番号２０４がＳＴ−０２の
場合は、イベント識別コード２０６としてＥＶ−１０、
ＥＶ−１８、ＥＶ−２１のいずれかが入力した場合は通
常状態遷移テーブル１３０１において図１３に示すイベ
ント状態遷移テーブル１１０１と同様の記述および動作
をするが、これらのイベント識別コード２０６が入力さ
れない場合には必ずＮｏＥｖｅｎｔがイベント識別コー
ド２０６として入力されるようにする。

【０１６８】これにより、図１３ではデフォルト状態遷
移テーブル１１０２で動作していたものが、図１７では
通常状態遷移テーブル１３０１において‘‘現状態番号
２０４がＳＴ−０２、イベント識別コード２０６がＮｏ
Ｅｖｅｎｔ’’のエントリに一致し、ＳＴ−０２を次状
態番号１１０６として出力する。また、強制状態遷移テ
ーブル１１０３については図１３と同様の動作をする。
その他の動作および作用は、図１３に示す状態遷移テー
ブルメモリ２０２と同様としてある。

【０１６９】〔状態遷移テーブルメモリの第５の実施
例〕更に、上述した本発明による状態遷移テーブルメモ
リ２０２の第２の実施例と第４の実施例とを組み合わせ
た実施例について、以下に、状態遷移テーブルメモリの
第５の実施例として図面を用いて詳細に説明する。図１
８は、本実施例による状態遷移テーブルメモリ２０２の
構成を示すブロック図である。図１８を参照すると、本
実施例による状態遷移テーブルメモリ２０２は、イベン
ト状態遷移テーブル１１３１、強制状態遷移テーブル１
１３３、セレクタ１１５８、１１５９及びイベント発生
判定回路１２３２を有して構成されている。ここで、状
態遷移テーブルメモリの第４の実施例と同様に、イベン
ト識別コード１２４６に、対象となるイベントが発生し
なかったことを示すＮｏＥｖｅｎｔというコードを加え
る。また、本実施例は、例えばイベント状態遷移テーブ
ル１１３１の出力を二つ以上（図１８では、例として四
つ）設け、この中で何れか一つ（例えば図１８において
最も下部に構成された信号線）をＮｏＥｖｅｎｔの場合
に対応した次状態番号１１６６を出力する信号線として
固定し、ＮｏＥｖｅｎｔがセレクタ１１５８に入力され
た場合に、セレクタ１１５８において、必ず上記のＮｏ
Ｅｖｅｎｔに対応した信号線から入力された次状態番号
１１６６を選択して出力するよう構成する。これによ
り、デフォルト状態遷移テーブルを削除することが可能
となる。

【０１７０】また、状態遷移テーブルメモリの第４の実
施例と同様に、通常の状態遷移は、イベント状態遷移テ
ーブル１１３１によって処理され、更に、割り込み等の
処理は、強制状態遷移テーブル１１３３によって処理さ
れる。そのためには、本実施例においても、データパス
部１０２等からのイベント２０９への入力信号を、Ｎｏ
Ｅｖｅｎｔを含めて符号化する必要がある。この処理
は、シーケンサ部２０１内でも実現できるし、データパ
ス部１０２内部でも実現することができる。その他の構
造は、図１５に示す状態遷移テーブルメモリ２０２と同
様である。

【０１７１】（制御情報メモリの構成） 〔制御情報メモリの第１の実施例〕次に、実施形態（図
２）における制御情報メモリ２０３の第１の実施例につ
いて、図面を参照して説明する。図１９は、本発明のア
レイ型プロセッサ１の実施形態における制御情報メモリ
２０３の第１の実施例の概略ブロック図を示している。
同図において、状態遷移管理部１０１を構成する制御情
報メモリ２０３は、複数の演算制御情報メモリ１４０２
およびデコーダ１４１１とからなっている。

【０１７２】ここで、制御情報メモリ２０３は、状態番
号１４０１の入力に応じて、一つ以上の演算制御情報メ
モリ１４０２が選択され、この選択された演算制御情報
メモリ１４０２の中の情報が演算制御バス１０３を通じ
てデータパス部１０２に出力される構成としてある。こ
のように、アレイ型プロセッサ１は、演算制御情報メモ
リ１４０２を有することにより、複数の演算制御バス１
０３を効率良く制御できるので、結果的に、データパス
部１０２の制御を効率良く行うことができる。即ち、状
態遷移テーブルメモリ２０２が１状態につき複数のエン
トリ（あるいは複数個の次状態候補）を有しているた
め、出力ビット幅を狭くすることが状態遷移テーブルメ
モリ２０２の面積削減効果に大きく作用するが、演算制
御バス１０３を介して出力される命令コードアドレスの
自由度を向上させる（つまり、各プロセッサエレメント
１０５毎や各プログラマブルスイッチエレメント１０６
毎に命令コードアドレスを割り当てる）ためには、出力
ビット幅を広くする必要がある。上記の制御情報メモリ
２０３は、この相反する両者の要求を満足させるために
設けられるものである。即ち、状態遷移テーブルメモリ
２０２とデータパス部１０２との間に制御情報メモリ２
０３を設け、イベント状態遷移テーブル１１１１の深さ
（アドレス空間若しくはエントリ数）よりも制御情報メ
モリ２０３の深さ（アドレス空間）の方を浅くすること
により、状態遷移テーブルメモリ２０２に要求される面
積の削減と、状態遷移先の自由度を向上させるために要
求される命令コードアドレスの自由度の向上と、を両立
させることが可能となる。この具体的な例を図１５を用
いて説明すると、図２における状態遷移テーブルメモリ
２０２に図１５に示す状態遷移テーブルメモリ２０２を
構成した例では、１つの現状態番号２０４に対応し、イ
ベント識別テーブル１１１１から４つの分岐先である次
状態番号１１２６と、デフォルト状態遷移テーブル１１
１２から１つの遷移先である次状態番号１１２７と、を
出力するよう構成されており、更に、強制イベント識別
コードに対応する次状態番号１１２８が強制状態遷移テ
ーブル１１１３から出力されるよう構成されており、こ
れらから、セレクタ１１１８、セレクタ１１１９、セレ
クタ１１２０において１つが選択され、次状態番号２０
５として出力される。この出力された次状態番号２０５
は、シーケンサ部２０１において、現状態番号２０４に
置き換えられ、制御情報メモリ２０３へ出力される構成
となっている。制御情報メモリ２０３では、例えば図１
９を用いて説明すると、入力された状態番号１４０１に
対応する演算制御情報メモリ１４０２を選択し、演算制
御情報メモリ１４０２に記憶された命令コードアドレス
１５０５を演算制御バス１０３を介して、データパス部
１０２に入力する構成となっている。これに対し、制御
情報メモリ２０３が構成されていない場合、状態遷移テ
ーブルメモリ２０２の出力に命令コードアドレス１５０
５を有していなければならない。例えば、図５における
状態遷移テーブル２０２に図１６に示す状態遷移テーブ
ル２０２を構成した例では、制御情報メモリ２０３を構
成しておらず、イベント状態遷移テーブル１１２１と、
デフォルト状態遷移テーブル１１２２と、強制状態遷移
テーブル１１２３と、には、現状態番号２０４と次状態
番号（１１４６，１１４７，１１４８）だけでなく、次
状態番号（１１４６，１１４７，１１４８）に対応する
命令コードアドレス（１３４６，１３４７，１３４８）
のためのメモリも必要となる。このため、各テーブル
（イベント状態遷移テーブル１１２１、デフォルト状態
遷移テーブル１１２２、強制状態遷移テーブル１１２
３）には、命令コードアドレス（１３４６，１３４７，
１３４８）を格納するためのメモリ領域も要求される。
即ち、イベント状態遷移テーブル１１２１に関してのみ
比べても、例えば１つの現状態番号２０４に対して４組
の次状態番号１１４６及び命令コードアドレス１３４６
を出力するよう構成（図１６に示す構成）した場合で
は、制御情報メモリ２０３を組み込んだ場合の約４倍の
メモリが必要となり、また、デフォルト状態遷移テーブ
ル１１２２、および、強制状態遷移テーブル１１２３に
も命令コードアドレス（１３４７，１３４８）を有する
ため、命令コード用のメモリが制御情報メモリ２０３を
設けた場合の約５倍、必要となる。更に、セレクタ（１
１３８，１１３９，１１４０）等のビット幅もこれに応
じて広く構成する必要がある。図５の構成では、制御情
報メモリ２０３を有していないために、図１６に示され
るように状態遷移テーブルメモリ２０２のメモリ数が増
加し、ビット幅を広くする必要があるが、高速化には向
いている。一方、図２に示す構成は、制御情報メモリ２
０３を持たせることで、状態遷移テーブルメモリ２０２
のメモリ領域が削減される。更に、この構成では、状態
遷移テーブルメモリ２０２が次状態番号２０５だけを出
力するため、ビット幅を狭く構成することが可能とな
る。但し、この構成では、一旦制御情報メモリ２０３を
介するために速度は遅くなる。また、制御情報テーブル
メモリ２０３が別に構成されていることに起因するメモ
リ効率の良さを利用して、命令コードアドレスの出力数
を図１６に示す状態遷移テーブルメモリ２０２から出力
される数よりも増やすことにより、データパス部１０２
の構成の高効率化を図ることが可能となる。即ち、この
両者の構成は、命令コード配布数を増やす（自由度を上
げる）ことを目的とする場合と、処理速度を上げること
を目的とする場合と、で各々使い分けられるものであ
る。但し、メモリの参照を状態遷移テーブル２０２と制
御情報メモリ２０３との２回として構成することが遅延
的に問題を有する場合は、命令コードアドレス１５０５
の自由度を削減し、イベント状態遷移テーブル１１２１
と、デフォルト状態遷移テーブル１１２２と、強制状態
遷移テーブル１１２３と、における出力ビット幅を削減
することで、上記のような問題を回避することも可能で
ある。なお、状態番号１４０１は、現状態番号２０４ま
たは次状態番号２０５を指している。

【０１７３】（プロセッサエレメントの構成） 〔プロセッサエレメントの第１の実施例〕次に、実施形
態（図２）におけるプロセッサエレメント１０５の第１
の実施例について、図面を参照して説明する。図２０
は、本発明のアレイ型プロセッサ１の実施形態における
プロセッサエレメント１０５の第１の実施例の概略ブロ
ック図を示している。同図において、プロセッサエレメ
ント１０５は、複数の命令コードを記憶する命令コード
メモリ１５０１、命令コードを解読する命令デコーダ１
５０２、デコードされた命令コードを実行する演算部１
５０３及び演算処理データを記録するレジスタ１５０４
とで構成してある。

【０１７４】ここで、プロセッサエレメント１０５は、
演算制御バス１０３を通して与えられる命令コードアド
レス１５０５を入力すると、命令コードメモリ１５０１
内に記憶されている命令コード１５０８が一つ選択され
て出力され、この命令コード１５０８を入力した命令デ
コーダ１５０２が、命令コード１５０８を解釈し、この
解釈により、演算部１５０３およびレジスタ部１５０４
の動作が決定される。このように命令デコーダ１５０２
の解釈により、演算部１５０３は、何れの入力信号を用
いて何の演算を行い、何を何処へ出力するかを決定す
る。また、この構成により、レジスタ部１５０４を使用
するか否かの動作も決定される。

【０１７５】このように、アレイ型プロセッサ１は、プ
ロセッサエレメント１０５が、演算処理データを記録す
るレジスタ１５０４を有する構成としてあるので、演算
部１５０３とレジスタ１５０４間の配線効率が改善され
て、小型化されるとともに処理性能が向上する。

【０１７６】また、好ましくは、アレイ型プロセッサ１
は、プロセッサエレメント１０５が、外部からの入力デ
ータ１５０６またはレジスタ１５０４に記録された演算
処理データに対して、状態遷移管理部１０１からの制御
に応じた演算処理を行ない、この演算処理結果を、外部
に出力データ１５０７として出力するか、あるいは、前
記レジスタに記録する構成とすると良く、これにより、
演算処理を効率良く実行することができ、処理性能が向
上する。

【０１７７】演算部１５０３は、入力データ１５０６ま
たはレジスタ１５０４からのデータを入力として演算
し、出力データ１５０７またはレジスタ１５０４へ結果
を出力することを基本動作とする。また、必ずしも各プ
ロセッサエレメント１０５内に、レジスタ１５０４が必
要なわけではない。さらにまた、複数のプロセッサエレ
メントにつき一つのレジスタを持つことや、複数のプロ
セッサエレメントを一つのグループとし、そのグループ
にレジスタを属させることも可能であり、また、演算制
御バス１０３の入力から演算部１５０３およびレジスタ
１５０４までのパス中にレジスタを設け、プロセッサエ
レメント１０５の動作変更、正確には、プロセッサエレ
メント１０５の動作開始（状態の実現若しくは構成の変
更）を同期化することも可能である。これは、状態遷移
管理部１０１から次状態番号２０５に応じた命令コード
アドレスが届くよう構成されている場合に、次サイクル
でこれを有効化する必要があるために組み込まれた構成
である。また、このように構成することにより、サイク
ルの開始と同期して各プロセッサエレメントの構成（状
態）が切り替わり、その後、演算が一斉に開始されるよ
うになる。

【０１７８】〔プロセッサエレメントの第２の実施例〕
続いて、実施形態におけるプロセッサエレメント１０５
の第２の実施例について、図面を参照して説明する。図
２１は、本発明のアレイ型プロセッサ１の実施形態にお
けるプロセッサエレメント１０５の第２の実施例の概略
ブロック図を示している。

【０１７９】同図において、プロセッサエレメント１０
５は、命令コードメモリ１５０１、命令デコーダ１６０
２、演算部１５０３、レジスタ１５０４及びプログラマ
ブルスイッチ１６０３、１６０４とからなっており、命
令デコーダ１６０２が、制御信号１６０１を入力する構
成としてある。

【０１８０】命令デコーダ１６０２は、命令コード１５
０８と制御信号１６０１との両方を使用して演算部１５
０３とレジスタ１５０４とに制御信号を出力する。ま
た、このレジスタ１５０４は、適宜、信号を演算部１５
０３と受け渡しする。この制御信号１６０１は、プロセ
ッサエレメント１０５の出力やデータパス部１０２の外
部から来る信号である。ここで、データパス部１０２の
外部から来る信号としては、チップ外部（制御用プロセ
ッサ）や状態遷移管理部１０１等が例に挙げられる。こ
れは、例えば、状態遷移管理部１０１が複数のプロセッ
サエレメントに対して共通の命令コードアドレスを配布
するが、制御信号１６０１は各プロセッサエレメント１
０５に対して個別に配布するという方法が適用されるた
めである。これは、同じ命令コードアドレスを使用（使
用命令コードアドレス空間の削減＝効率化）しながら、
微妙な調整を制御信号１６０１により実現するためであ
る。これにより、状態遷移管理部１０１から発行される
命令コードアドレス１５０５のみでなく、データパス部
１０２内部やアレイ型プロセッサ１の外部からの信号に
よりプロセッサエレメント１０５の動作を制御すること
も可能としている。例えば、演算部１５０３が２入力１
出力のセレクタを実現するということが命令コードアド
レスにより決定されている場合、セレクタの選択線（制
御）も命令コードに含ませる方法の他に、選択線をプロ
セッサエレメント１０５外部から入力させる方法も適用
することが可能である。この構成については、レジスタ
１５０４の書き込み制御やシフトの方向等に関しても同
様である。このように構成することで、基本的な構成を
命令コードアドレスにより決定し、また、一部を外部か
ら制御することが可能となり、同一の命令コードアドレ
スでありながら、例えば条件等によって、一部の状態に
変化を加える動作を実現することが可能となる。

【０１８１】したがって、例えば、他のプロセッサエレ
メント１０５の出力信号を当該のプロセッサエレメント
１０５に入力させ、当該の演算器で実現しているセレク
タの選択信号を制御する、即ち、演算部１５０３でセレ
クタを演算器として実現（この実現は命令コードにより
行われる）している時に、その選択制御を当該のプロセ
ッサエレメント１０５が行うのでなく、他のプロセッサ
エレメント１０５からの出力により行うことも可能とな
る。

【０１８２】また、プロセッサエレメント１０５は、演
算部１５０３と入力データとの間に、プログラマブルス
イッチ１６０３を、演算部１５０３と出力データ１５０
７との間に、プログラマブルスイッチ１６０４を配置し
ている。これにより、複数の入力データ１５０６の中か
ら使用するものを選択することや、複数の出力先である
出力データ１５０７の中から、出力先を選択することが
できる。

【０１８３】このようにすることにより、プロセッサエ
レメント１０５は、特に、図１０に示したように、一つ
のプロセッサエレメント１０５が複数のプログラマブル
スイッチエレメント１０６に接続されている場合や、図
１１に示したように、プロセッサエレメント同士がプロ
グラマブルスイッチエレメント１０６を通さずに直接電
気的に接続されている場合に、処理性能を向上させるこ
とができる。なお、プログラマブルスイッチ１６０３、
１６０４は、入力側及び出力側両方に設置することも可
能であるし、どちらか一方だけに設置することも可能で
ある。その他の構造および作用は、図２０に示すプロセ
ッサエレメント１０５と同様としてある。

【０１８４】（プログラマブルスイッチエレメントの構
成） 〔プログラマブルスイッチエレメントの第１の実施例〕
次に、実施形態（図７）におけるプログラマブルスイッ
チエレメント１０６の第１の実施例について、図面を参
照して説明する。図２２は、本発明のアレイ型プロセッ
サ１の実施形態におけるプログラマブルスイッチエレメ
ント１０６の第１の実施例の概略ブロック図を示してい
る。同図において、プログラマブルスイッチエレメント
１０６は、接続構成情報１７０３を複数セット記憶する
接続構成情報メモリ１７０１、接続スイッチ１７０２及
び接続線１７０４とからなっている。

【０１８５】ここで、接続構成情報１７０３は、図示し
てないが、プロセッサエレメント１０５及びプログラマ
ブルスイッチエレメント１０６間、及び／又は、プログ
ラマブルスイッチエレメント１０６相互間の接続構成を
指示する情報であり、この接続構成情報１７０３に基づ
いて、接続スイッチ１７０２は、接続線１７０４間の電
気的接続をＯｎ／Ｏｆｆする機能を果たす。

【０１８６】プログラマブルスイッチエレメント１０６
は、演算制御バス１０３を通して入力された命令コード
アドレス１５０５によって、接続構成情報メモリ１７０
１の中から、一つの接続構成情報１７０３を選択し出力
する。そして、この接続構成情報１７０３は、各接続ス
イッチ１７０２の動作を決定し、結果的に、プロセッサ
エレメント１０５及びプログラマブルスイッチエレメン
ト１０６間、及び／又は、プログラマブルスイッチエレ
メント１０６相互間の接続構成を指示する

【０１８７】ここで、接続スイッチ１７０２および接続
線１７０４は、双方向に信号伝播を可能としても良いし
単方向の信号伝播のみを可能としても良い。また、接続
スイッチ１７０２および接続線１７０４毎に双方向と単
方向を分けても良い。

【０１８８】プログラマブルスイッチエレメント１０６
は、接続構成情報メモリ１７０１の出力をそのまま接続
スイッチ１７０２の制御に使用しているが、接続構成情
報メモリ１７０１と接続スイッチ１７０２の間にデコー
ダを設置することもできる。また、プログラマブルスイ
ッチエレメント１０６は、排他的に接続がＯｎされる接
続スイッチの接続構成情報メモリを共有化することなど
により、接続スイッチの数に対して接続構成情報メモリ
の量を減らすことができる。

【０１８９】さらにまた、プログラマブルスイッチエレ
メント１０６は、演算制御バス１０３の入力から接続ス
イッチ１７０２までのパス中にレジスタを設け、プログ
ラマブルスイッチエレメント１０６の接続変更を同期化
することができる。即ち、このように構成することによ
り、サイクルの開始と同期して各プロセッサエレメント
の構成（状態）を切り替えるという接続関係の変更を同
期化することが可能となる。

【０１９０】（データパス部の制御方法） 〔データパス部の制御方法の第１の実施例〕次に、実施
形態における演算制御情報メモリ１４０２を用いたデー
タパス部１０２の制御方法について、図面を参照して説
明する。図２３は、本発明のアレイ型プロセッサ１の実
施形態における演算制御情報メモリ１４０２を用いたデ
ータパス部１０２の制御方法の第１の実施例の模式図を
示している。

【０１９１】同図において、データパス部１０２は、演
算制御情報メモリ１４０２を使用して、プロセッサエレ
メント１０５を制御する方法を示している。先ず、図１
９に示すように、状態番号１４０１により選択された、
制御情報メモリ２０３に含まれる演算制御情報メモリ１
４０２が使用され、この演算制御情報メモリ１４０２
は、その演算制御情報メモリ１４０２が制御するプロセ
ッサエレメント１０５と同数の命令コードアドレスを記
録する。

【０１９２】つまり、プロセッサエレメント１０５と命
令コードアドレスが、一対一の対応をしている。具体的
には、同図に示すように、Ａｄｄｒ１はＰＥ１、Ａｄｄ
ｒ２はＰＥ２というように対応しており、各プロセッサ
エレメント１０５のアドレスを独立に制御することがで
きる。なお、一つの演算制御情報メモリ２０３が制御す
るプロセッサエレメント１０５の配置は、図示した例に
限られるものではないことは勿論である。つまり、本形
態において、必ずしも横一列に配置されたプロセッサエ
レメント１０５を１つの演算制御情報メモリ１４０２が
制御するよう構成する必要はなく、また、プロセッサエ
レメント１０５の順番（並び）も同様にこの構成に限定
されるものではない。但し、プロセッサエレメント１０
５をアレイ状に配列した場合、その各プロセッサエレメ
ント１０５に個々の命令コードアドレスが供給されると
する構成が望ましい。

【０１９３】また、図示してないが、プログラマブルス
イッチエレメント１０６に対しては、プロセッサエレメ
ント１０５とは独立した同様の形式の演算制御情報メモ
リを持ち、プロセッサエレメント１０５と同様に制御す
ることが可能である。

【０１９４】〔データパス部の制御方法の第２の実施
例〕上述したデータパス部１０２の制御方法の第２の実
施例としては、演算制御情報メモリ１４０２内にプロセ
ッサエレメント１０５とプログラマブルスイッチエレメ
ント１０６の両方の命令コードアドレスを持たせ、同一
の演算制御情報メモリ１４０２によりプロセッサエレメ
ント１０５とプログラマブルスイッチエレメント１０６
の両方を制御することもできる。

【０１９５】この構成を説明するための模式図を図２４
に示す。図２４を参照すると、本実施例では、演算制御
情報メモリ１４０２において、プロセッサエレメント１
０５に対する命令コードアドレスの他に、プログラマブ
ルスイッチエレメント１０６への命令コードアドレスも
格納するように構成される。この構成により、本実施例
では、接続構成情報メモリを異なる構成として設ける必
要がなくなり、回路規模の縮小を図ることができる。

【０１９６】〔データパス部の制御方法の第３の実施
例〕さらに、データパス部の制御方法の第３の実施例と
しては、プロセッサエレメント１０５とプログラマブル
スイッチエレメント１０６とで、同一演算制御情報メモ
リ１４０２内の同一アドレスを共有して使用し、プロセ
ッサエレメント１０５とプログラマブルスイッチエレメ
ント１０６とで共通の命令コードアドレスを使用するこ
ともできる。

【０１９７】なお、図２３に示すデータパス部１０２の
制御方法は、状態番号１４０１により選択された一つの
演算制御情報メモリ１４０２に含まれる命令コードアド
レス数と、その演算制御情報メモリ１４０２が担当する
プロセッサエレメント１０５の数が等しいために、各プ
ロセッサエレメント１０５の命令コードアドレス指定に
関する柔軟性を得られるが、各命令コードアドレスを各
プロセッサエレメント１０５へ個別に伝播させるために
要求される演算制御バス１０３や、一つの演算制御情報
メモリ１４０２の大きさといったリソース量が大きくな
るといった問題がある。

【０１９８】〔データパス部の制御方法の第４の実施
例〕続いて、この問題を解決した、実施形態における演
算制御情報メモリ１４０２を用いたデータパス部１０２
の制御方法の第４の実施例について、図面を参照して説
明する。図２５は、本発明のアレイ型プロセッサ１にお
ける演算制御情報メモリ１４０２を用いたデータパス部
１０２の制御方法の第４の実施例におけるブロック図を
示している。

【０１９９】本実施例は、演算制御情報メモリ１４０２
内の一つのアドレスで複数のプロセッサエレメント１０
５の命令コードアドレスを指定することを可能とする方
法である。具体的には、Ａｄｄｒ１によりＰＥ１−１〜
ＰＥ１−ｍまでのｍ個のアドレス、Ａｄｄｒ２によりＰ
Ｅ２−１〜ＰＥ２−ｍまでのｍ個のアドレスというよう
に制御を行うことができるように構成してある。ただ
し、各プロセッサエレメント１０５に対して独立なアド
レスを指定するという柔軟性は失われるが、要求するハ
ードェアリソース量が軽減される効果がある。

【０２００】なお、一つの演算制御情報メモリ１４０２
に含まれるアドレスの数は、一以上で構成可能である。
また、一つのアドレスが制御するグループ１９０１に含
まれるプロセッサエレメント１０５の数ｍは、全グルー
プにおいて共通である必要はなく、ｍは一以上で構成可
能である。

【０２０１】また、プログラマブルスイッチエレメント
１０６も同様に制御することができる。

【０２０２】以下に、プログラムブルスイッチエレメン
ト１０６も同様にグループ化して制御するよう構成した
制御方法について、独立した実施例として図面を用いて
詳細に説明する。

【０２０３】〔データパス部の制御方法の第５の実施
例〕図２６は、本発明によるアレイ型プロセッサ１の実
施形態における演算制御情報メモリ１４０２を用いたデ
ータパス部１０２の制御方法の第５の実施例の模式図で
ある。ここで、本実施例は、演算制御情報メモリ１４０
２内の一つのアドレスで複数のプロセッサエレメント１
０５若しくはプログラマブルスイッチエレメント１０６
の命令コードアドレスを指定することを可能とする方法
である。従って、本実施例では、プロセッサエレメント
１０５に対するアドレスが図２５で示したデータパス部
の制御方法の第４の実施例と同様に構成されており、更
に、本実施例独自の構成として、プログラマブルスイッ
チエレメント１０６をグループ化して、各々のグループ
１９０１にアドレスが割り当てられるよう構成されてお
り、一つのアドレスで複数のプログラマブルスイッチエ
レメント１０６の命令コードアドレスも指定することを
可能としている。具体的には、Ａｄｄｒｓ１によりＰＳ
Ｅｓ１−１〜ＰＳＥｓ１−ｊまでのｊ個のアドレス、Ａ
ｄｄｒｓ２によりＰＳＥｓ２−１〜ＰＳＥｓ２−ｊまで
のｊ個のアドレスというように制御を行うことができる
ように構成してある。この構成も、データパス部の制御
方法の第４の実施例における各プロセッサエレメント１
０５に対する構成と同様に、各プログラマブルスイッチ
エレメント１０６に対して独立なアドレスを指定すると
いう柔軟性は失われるが、要求するハードェアリソース
量が軽減される効果がある。

【０２０４】なお、一つの演算制御情報メモリ１４０２
に含まれるアドレスの数ｎ及びｓｋは、各々一以上で構
成可能である。また、一つのアドレスが制御するグルー
プ１９０１に含まれるプロセッサエレメント１０５の数
ｍ、若しくはプログラマブルスイッチエレメント１０６
の数ｊは、全グループ１９０１において共通である必要
はなく、各々一以上で構成可能である。

【０２０５】〔データパス部の制御方法の第６の実施
例〕更に、データパス部の第５の実施例による演算制御
情報メモリ１４０２の制御方法は、図２７に示すように
も変形可能である。図２７に示す制御方法を、以下、デ
ータパス部の制御方法の第６の実施例として詳細に説明
する。

【０２０６】図２７を参照すると、実施例による制御方
法では、演算制御情報メモリ１４０２における一つのア
ドレスにより、複数のプロセッサエレメント１０５及び
複数のプログラマブルスイッチエレメント１０６の命令
コードアドレスを指定することが可能なよう構成されて
いる。具体的には、Ａｄｄｒ１によりＰＥ１−１〜ＰＥ
１−ｍ，及びＰＳＥ１−１〜ＰＳＥ１−ｋまでの合計
（ｍ＋ｋ）個のアドレスを指定する制御を行うことが可
能なように構成されている。この構成では、データパス
部の制御方法の第４の実施例における各プロセッサエレ
メント１０５に対する構成と同様に、各プロセッサエレ
メント１０５及び各プログラマブルスイッチエレメント
１０６に対して独立なアドレスを指定するという柔軟性
が失われるが、上述のデータパス部の制御方法の第４及
び第５の実施例よりも、要求するハードウェアリソース
量が軽減されるという効果が得られる。

【０２０７】なお、一つの演算制御情報メモリ１４０２
に含まれるアドレスの数は、一以上で構成可能である。
また、一つのアドレスが制御するグループ１９０２に含
まれるプロセッサエレメント１０５の数ｍ、若しくはプ
ログラマブルスイッチエレメント１０６の数ｋは、全グ
ループ１９０２において共通である必要はなく、いずれ
かが一以上で構成可能である。

【０２０８】〔データパス部の制御方法の第７の実施
例〕続いて、実施形態における演算制御情報メモリ１４
０２を用いたデータパス部１０２の制御方法の第７の実
施例について、図面を参照して説明する。図２８は、本
発明のアレイ型プロセッサ１における演算制御情報メモ
リ１４０２を用いたデータパス部１０２の制御方法の第
７の実施例におけるブロック図を示している。

【０２０９】同図において、状態番号１４０１により選
択された演算制御情報メモリ１４０２に含まれる各アド
レス値は、演算制御バス２００３にそれぞれ出力されて
おり、当該の演算制御情報メモリ１４０２によって制御
されるプロセッサエレメント１０５は、演算制御バス２
００３の中からセレクタ２００１を用いて一つのバスを
選択し、そのバスから送られてくるアドレスを命令コー
ドアドレスとして使用する。

【０２１０】したがって、例えば、プロセッサエレメン
ト１０５であるＰＥ２が演算制御バスａを選択している
場合は、演算制御情報メモリ１４０２のＡｄｄｒ１の値
が演算制御バスａを通りＰＥ２の命令コードアドレスと
して使用される。このように、各プロセッサエレメント
１０５が任意の演算制御バス２００３を選択できるよう
にすれば、一つの演算制御情報メモリ１４０２に接続さ
れたプロセッサエレメント１０５を演算制御バス２００
３の数以下にグループ化でき、各グループごとに異なっ
た命令コードアドレスを使用することができる。

【０２１１】また、上記の各プロセッサエレメント１０
５のグループ化は、図２８に示すメモリ２００２で制御
される。このメモリ２００２は、例えば図２０に示すプ
ロセッサエレメント１０５における命令コードメモリ１
５０１と命令デコーダ１５０２とで構成されるものであ
る。即ち、本実施例によるデータパス部１０２の制御方
法では、図２８に示す演算制御バス２００３の選択に、
命令デコーダ１５０２でデコードされた命令コードが使
用される。この構成は、以下における説明において同様
の形態で実施されるものである。

【０２１２】また、各プロセッサエレメント１０５が選
択できる演算制御バス２００３を制限する方法や、いく
つかのプロセッサエレメント１０５でセレクタ２００１
を共有し、回路量を削減することも可能である。ただ
し、その際は、グループ化に制限を受けることになる。

【０２１３】このように、データパス部の制御方法の第
７の実施例によれば、図２３に示すように、一つ以上の
プロセッサエレメント１０５と同数の演算制御バスを必
要とすることもなく、また、図２５に示すように、一つ
のアドレスで制御されるプロセッサエレメント１０５が
予め固定されるといった状態を回避することができる。
すなわち、命令コードアドレスを伝播させるために必要
とするリソース量の削減と、プロセッサエレメント１０
５のグループ化の自由度といった両者のメリットを得る
ことが可能となる。

【０２１４】また、セレクタ２００１がどのバスを選択
するかという情報は、固定情報としてメモリ２００２に
保存しておく方法もあるし、各プロセッサエレメント１
０５の状態に応じて動的に変更する方法もある。例え
ば、各プロセッサエレメント毎に、現在の命令コードア
ドレスにより、次の演算制御バス２００３を決定する方
法がある。

【０２１５】〔データパス部の制御方法の第８の実施
例〕更に、上述したデータパス部の制御方法の第７の実
施例をプロセッサエレメント１０５だけでなく、プログ
ラマブルスイッチエレメント１０６にも適用した形態に
ついて、データパス部の制御方法の第８の実施例として
以下に図面を用いて詳細に説明する。図２９は、本実施
例によるデータパス部１０２の制御方法のブロック図で
ある。

【０２１６】同図において、状態番号１４０１により選
択された演算制御情報メモリ１４０２に含まれる各アド
レス値は、演算制御バス２０１３にそれぞれ出力されて
おり、当該の演算制御情報メモリ１４０２によって制御
されるプロセッサエレメント１０５及びプログラマブル
スイッチエレメント１０６は、演算制御バス２０１３の
中からセレクタ２０１１を用いて一つのバスを選択し、
そのバスから送られてくるアドレスを命令コードアドレ
スとして使用する。

【０２１７】したがって、例えば、プログラマブルスイ
ッチエレメント１０６であるＰＳＥ１が演算制御バスａ
を選択している場合は、演算制御情報メモリ１４０２の
Ａｄｄｒ１の値が演算制御バスａを通りＰＳＥ１の命令
コードアドレスとして使用される。このように、各プロ
セッサエレメント１０５及び各プログラマブルスイッチ
エレメント１０６が任意の演算制御バス２０１３を選択
できるようにし、且つ、共に共通の命令コードアドレス
を使用するよう構成すれば、一つの演算制御情報メモリ
１４０２に接続されたプロセッサエレメント１０５及び
プログラマブルスイッチエレメント１０６を演算制御バ
ス２０１３の数以下にグループ化でき、各グループごと
に異なった命令コードアドレスを使用することができ
る。

【０２１８】また、各プロセッサエレメント１０５及び
各プログラマブルスイッチエレメント１０６が選択でき
る演算制御バス２０１３を制限する方法や、いくつかの
プロセッサエレメント１０５若しくはいくつかのプログ
ラマブルスイッチエレメント１０６、更には、いくつか
のプロセッサエレメント１０５及びいくつかのプログラ
マブルスイッチエレメント１０６でセレクタ２０１１を
共有し、回路量を削減することも可能である。ただし、
その際は、グループ化に制限を受けることになる。

【０２１９】このように、データパス部１０２の制御方
法の第８の実施例によれば、データパス部の制御方法の
第７の実施例で得られた効果を更にプログラマブルスイ
ッチエレメント１０６を含めて奏するよう構成すること
が可能となる。すなわち、命令コードアドレスを伝播さ
せるために必要とするリソース量の削減と、プロセッサ
エレメント１０５及びプログラマブルスイッチエレメン
ト１０６のグループ化の自由度といった両者のメリット
を得ることが可能となる。

【０２２０】また、セレクタ２０１１がどの演算制御バ
ス２０１３を選択するかという情報は、データパス部の
制御方法の第７の実施例と同様に、固定情報としてメモ
リ２０１２に保存しておく方法もあるし、各プロセッサ
エレメント１０５および各プログラマブルスイッチエレ
メント１０６の状態に応じて動的に変更する方法もあ
る。例えば、各プロセッサエレメント毎および各プログ
ラマブルスイッチエレメント１０６毎に、現在の命令コ
ードアドレスにより、次の演算制御バス２０１３を決定
する方法である。

【０２２１】〔データパス部の制御方法の第９の実施
例〕また、上述したデータパス部の制御方法の第８の実
施例の他の構成をデータパス部の制御方法の第９の実施
例として図面を用いて詳細に説明する。図３０は、本実
施例によるデータパス部１０２の制御方法のブロック図
である。

【０２２２】図３０を参照すると、本実施例は、プロセ
ッサエレメント１０５への命令コードアドレスを伝搬さ
せる演算制御バス２０２３だけでなく、プログラマブル
スイッチエレメント１０６への命令コードアドレスを伝
搬させるための演算制御バス２０２３も構成されてい
る。更に、本実施例による演算制御情報メモリ１４０２
は、プロセッサエレメント１０５へのアドレスに対する
命令コードアドレスだけでなく、プログラマブルスイッ
チエレメント１０６へのアドレスに対する命令コードア
ドレスも格納するよう構成されている。

【０２２３】即ち、同図において、状態番号１４０１に
より選択された演算制御情報メモリ１４０２に含まれる
各アドレス値は、演算制御バス２０２３にそれぞれ出力
されており、当該の演算制御情報メモリ１４０２によっ
て制御されるプロセッサエレメント１０５若しくはプロ
グラマブルスイッチエレメント１０６は、演算制御バス
２０２３の中からセレクタ２０２１を用いて一つの演算
制御バス２０２３を選択し、その演算制御バス２０２３
から送られてくるアドレスを命令コードアドレスとして
使用する。

【０２２４】したがって、例えば、プログラマブルスイ
ッチエレメント１０６であるＰＳＥ１が演算制御バス
ａ’を選択している場合は、演算制御情報メモリ１４０
２のＡｄｄｒｓ１の値が演算制御バスａ’を通りＰＳＥ
１の命令コードアドレスとして使用される。このよう
に、各プロセッサエレメント１０５若しくは各プログラ
マブルスイッチエレメント１０６が任意の演算制御バス
２０２３を選択できるように構成すれば、一つの演算制
御情報メモリ１４０２に接続されたプロセッサエレメン
ト１０５を演算制御バス２０２３の数以下にグループ化
できるだけでなく、同一の演算制御情報メモリ１４０２
に接続されたプログラマブルスイッチエレメント１０６
を合わせて、演算制御バス２０２３の数以下にグループ
化することができ、また、各グループごとに異なった命
令コードアドレスを使用することができる。

【０２２５】また、各プロセッサエレメント１０５若し
くは各プログラマブルスイッチエレメント１０６が選択
できる演算制御バス２０２３を制限する方法や、いくつ
かのプロセッサエレメント１０５若しくはいくつかのプ
ログラマブルスイッチエレメント１０６でセレクタ２０
２１を共有し、回路量を削減することも可能である。た
だし、その際は、グループ化に制限を受けることにな
る。

【０２２６】このように、データパス部１０２の制御方
法の第９の実施例によれば、データパス部の制御方法の
第７の実施例で得られた効果を更にプログラマブルスイ
ッチエレメント１０６を含めて奏するよう構成すること
が可能となる。すなわち、命令コードアドレスを伝播さ
せるために必要とするリソース量の削減と、プロセッサ
エレメント１０５及びプログラマブルスイッチエレメン
ト１０６のグループ化の自由度といった両者のメリット
を得ることが可能となる。

【０２２７】また、セレクタ２０２１がどの演算制御バ
ス２０２３を選択するかという情報は、データパス部の
制御方法の第７の実施例と同様に、固定情報としてメモ
リ２０２２に保存しておく方法もあるし、各プロセッサ
エレメント１０５の状態に応じて動的に変更する方法も
ある。例えば、各プロセッサエレメント１０５毎に、現
在の命令コードアドレスにより、次の演算制御バス２０
２３を決定する方法である。

【０２２８】〔データパス部の制御方法の第１０の実施
例〕次に、実施形態における演算制御情報メモリ１４０
２を用いたデータパス部１０２の制御方法の第１０の実
施例について、図面を参照して説明する。図３１は、本
発明のアレイ型プロセッサ１における演算制御情報メモ
リ１４０２を用いたデータパス部１０２の制御方法の第
１０の実施例におけるブロック図を示している。

【０２２９】同図において、データパス部１０２は、プ
ロセッサエレメント１０５をアレイ状に配置し、縦方向
に対し演算制御バス（２０３３−Ｖ１，２０３３−Ｖ
２，…）を通し、また、横方向に対し演算制御バス（２
０３３−Ｈ１，２０３３−Ｈ２，…）を通し、その縦横
各々に演算制御情報メモリ（１４０２−Ｖ１，１４０２
−Ｖ２，…、１４０２−Ｈ１，１４０２−Ｈ２，…）が
接続されている。このようにすることにより、各プロセ
ッサエレメント１０５は、近傍を通る演算制御バス２０
３３の中から一つを選択し、命令コードアドレスを得る
ことができる。即ち、図３１におけるプロセッサエレメ
ントＰＥ１−１に注目して説明すると、これに接続され
たセレクタ２００１は、メモリ２００２からのデコード
された命令コードにより演算制御バス２０３３−Ｖ１に
含まれる命令アドレスバス（Ｖ１−１，Ｖ１−２，…，
Ｖ１−ｍ）若しくは２０３３−Ｈ１に含まれる命令コー
ドアドレス（Ｈ１−１，Ｈ１−２，…，Ｈ１−ｎ）の中
から何れか一つを選択し、これをプロセッサエレメント
ＰＥ１−１へ入力する。

【０２３０】また、図３１に示す構成の、グループ化の
最大分割数は（ｍ＋ｎ）よりも遥かに大きいが、自由な
形と位置が保障されるのは（ｍ＋ｎ）個である。これに
より、プロセッサエレメント１０５の領域分割方法が、
演算制御バス１０３の数の範囲内で、縦横方向自由に決
定することができる。即ち、図３１に示す本実施例で
は、データパス部１０２を（ｍ＋ｎ）個の自由な領域に
分割することが可能である。これは、各プロセッサエレ
メント１０５に対して、（ｍ＋ｎ）本の命令アドレスバ
ス（図３１におけるＰＥ１−１に注目すれば、Ｖ１−
１，〜，Ｖ１−ｍ、Ｈ１−１，〜，Ｈ１−ｎの本数）が
入力されており、これを各プロセッサエレメント１０５
が自由に選択できるためである。これにより、全プロセ
ッサエレメント１０５を（ｍ＋ｎ）個のグループに分割
することが可能である。このようにグループに分割した
場合、各グループ毎にプロセッサエレメント１０５の命
令コードアドレスを変える（個別に値を決定し、入力す
る）ことが可能となる。これは例えば、グループ１のア
ドレスは固定したまま、グループ５のアドレスを変える
等の動作である。例えば、図２３、若しくは図２４に示
す方法により、グループ分けの全自由度を持たせるため
には、全プロセッサエレメント１０５に個別のアドレス
を入力する必要があるが、これを実現するためには、膨
大なハードウェア量が要求される。更に、実際の方法で
は、全自由度を実現する必要がなく、ある程度、自由度
を落として構成することが好ましい。また、例えば、図
２９に示す構成では、各列毎のグループ化の自由度は高
いが、上下方向にグループ分けをする場合に大きな制限
を受ける。そこで、本実施例では、縦方向及び横方向に
命令アドレスバス（演算制御バス２０３３−Ｖ１，２０
３３−Ｖ２，…、２０３３−Ｈ１，２０３３−Ｈ２，…
としてもよい）を通すことにより、縦方向及び横方向に
おいて自由にグループ分けを行うことを可能にしてい
る。但し、生成されるグループは、塊とされていなくて
もよく、例えば市松模様のように分割することも可能で
ある。また、図３１に示す構成でも、グループ化におけ
る最大分割数は非常に大きいが、自由な形（プロセッサ
エレメント１０５の位置及び数を自由に選択することが
可能であるという意味）でグループ化が可能である理由
は、（ｍ＋ｎ）が保証されていることに起因する。但
し、同じ（ｍ＋ｎ）を保証する場合、各列毎に（ｍ＋
ｎ）本の命令アドレスバスを通すよりも、図３１に示す
ように、縦横に通した方が自由度があると考えられる。
これは、例えばデータパス部１０２において横方向にデ
ータの流れがある場合、パイプラインを切るためには、
縦方向に分割する必要があるが、ビット幅方向に分割す
る（複数のデータパスを実現する）ためには、横方向に
分割する必要がある。図３１に示す構成は、この両者を
効率的に実現するための構成である。

【０２３１】〔データパス部の制御方法の第１１の実施
例〕次に、実施形態における演算制御情報メモリ１４０
２を用いたデータパス部１０２の制御方法の第１１の実
施例について、図面を参照して説明する。図３２の
（ａ）は、本発明のアレイ型プロセッサ１における演算
制御情報メモリ１４０２を用いたデータパス部１０２の
制御方法の第１１の実施例におけるブロック図を示して
いる。また、図３２の（ｂ）は、同実施例の動作を実現
する回路の例を示すブロック図である。

【０２３２】図３２の（ａ）において、データパス部１
０２は、演算制御情報メモリ１４０２内に命令コードメ
モリ部２２０１とマスク部２２０２を持つことを特徴と
する。このようにすることにより、当該の演算制御情報
メモリ１４０２が制御するプロセッサエレメント１０５
のうち、一部のみのアドレス変更を可能とする。つま
り、図３２の（ａ）におけるマスク部２２０２とは、演
算制御情報メモリ１４０２に含まれる各命令コードアド
レスを有効値として出力するか否かの情報を格納するも
のである。マスク部２２０２に含まれる各マスク２２０
３，２２０４，…，２２０５は、各々対応する命令コー
ドアドレスを有効値とするか否かの情報を格納するため
に１ビットにより構成される。即ち、図３２の（ａ）の
マスク部２２０２においては、マスクに“１”が格納さ
れている場合は、対応する命令コードアドレスを有効値
として出力させ、“０”が格納されている場合は、無効
値として出力する。但し、無効値として出力された場
合、例えば各プロセッサエレメント１０５が前状態の命
令コードアドレスを保持しておき使用するよう動作し、
また演算制御情報メモリ１４０２が前状態の命令コード
アドレスを出力する等の動作するものとする。また、上
記の各マスクは、必ずしも１ビットで構成されるもので
はない。即ち、各マスクが対応する命令コードアドレス
を有効値とするか無効値とするかの情報のみを格納する
場合は、各マスクは１ビットで構成されるが、この他の
情報を持たせるために多ビットにより構成することも可
能である。また、各マスク２２０３，２２０４，…，２
２０５を１ビットで構成した場合、マスク部２２０２の
ビット幅は、命令コードアドレスの数と同数となる。

【０２３３】具体的に説明すると、例えば、マスク部２
２０２の値が“１”であるアドレスを有効、“０”であ
るアドレスを無効とすると、図３２の（ａ）ではマスク
部２２０２中の２２０３、２２０４が“１”であるか
ら、それぞれに対応するＡｄｄｒ１とＡｄｄｒ２が有効
となり、ＰＥ１とＰＥ２とへ命令コードアドレスが送ら
れる。しかし、マスク部２２０２中の２２０５は値が
“０”であるため、それに対応するＡｄｄｒｎは無効と
なり、ＰＥｎへはＡｄｄｒｎが送られない。

【０２３４】この場合、ＰＥｎは直前と同じ命令コード
アドレスを使用するように構成することで対応できる。
これにより、例えばＰＥ１とＰＥ２のみのアドレスを変
えたい場合、その部分のマスクのみが有効であるエント
リを一つ作れば、前の状態における他のプロセッサエレ
メント１０５のアドレスによらず、ＰＥ１とＰＥ２のみ
のアドレスを変更することができる。

【０２３５】この機構が無いと、例えばＰＥｎのアドレ
スが“０”の場合にも“１”の場合にも、ＰＥ１とＰＥ
２のアドレスを“０”から“１”に変えたい場合に、Ｐ
Ｅ１とＰＥ２のアドレスが“０”でＰＥｎのアドレスが
“０”という演算制御情報メモリ１４０２のエントリ
と、ＰＥ１、ＰＥ２、ＰＥｎのアドレスが“１”という
エントリの二つが必要となる。より詳細に説明するため
に、ＰＥｎの値に依らず、状態遷移によってＰＥ１の命
令コードアドレスを“０”から“１”に変更する場合を
例に挙げて説明する。但し、この例において、ＰＥｎの
命令コードアドレスは状態遷移によって変化しないもの
とする。上記の場合、マスク部２２０２により各命令コ
ードアドレスにマスクをかけることができないと、ＰＥ
ｎの命令コードアドレスが“０”であったときにＰＥ１
の命令コードアドレスを“１”に変えるという演算制御
情報メモリ１４０２のエントリ（構成）と、ＰＥｎの命
令コードアドレスが“１”であったときにＰＥ１の命令
コードアドレスを“１”変えるという演算制御情報メモ
リ１４０２のエントリ（構成）と、が必要となる。即
ち、命令コードアドレス部２２０１に格納される命令コ
ードアドレスとして、“１，…，０”と“１，…，１”
との２通りのエントリが必要となる。これは、全てのプ
ロセッサエレメント１０５へ必ず命令コードアドレスを
送信する必要があるため、このように状態に適用したエ
ントリ（構成）を設けておかなければＰＥｎの状態が変
化してしまうためである。従って、ＰＥｎのアドレスが
“０”であった場合、前者のエントリを使用してＰＥ１
のアドレスを“１”に変更し、且つ、ＰＥｎのアドレス
を“０”に保持する。また、ＰＥｎのアドレスが“１”
であった場合、後者のエントリを使用してＰＥ１のアド
レスを“１”に変更し、且つＰＥｎのアドレスを“１”
に保持する。これに対し、マスク部２２０２を設けた場
合、ＰＥ１のアドレスを“１”にするという演算制御情
報メモリ１４０２のエントリ（構成）のみでこれに対応
することが可能となる。即ち、エントリとして“１，
…，−”（“−”は、アドレスを出力しないという意
味）の１つがあれば、ＰＥ１のアドレスが“１”に変化
するが、ＰＥｎのアドレスが変化しないという遷移が可
能となる。更に、この構成は、変化しないプロセッサエ
レメント１０５が複数ある場合に対して、より有効な手
段となる。

【０２３６】このように部分的なプロセッサエレメント
１０５のアドレスの変更を可能とすることにより、演算
制御情報メモリ１４０２のエントリ数を大きく削減する
ことが可能となる。また、このような動作は、単純に演
算制御情報メモリ１４０２の命令コードメモリ部２２０
１にマスクをかけ、各々、対応するマスク値が“０”
（対応するアドレスを有効値としない）のときは、これ
に対応するアドレスを出力せず、また、対応するマスク
値が“１”のときは、これに対応するアドレスをそのま
ま出力することで実現される。また、同様な動作を、例
えば論理積回路を用いることにより実現することも可能
である。この構成例を図３２の（ｂ）に示す。図３２の
（ｂ）を参照すると、本構成例は、演算制御情報メモリ
１４０２におけるアドレス（例えば（ａ）におけるＡｄ
ｄｒ１）の出力部にセレクタ２２０６を設け、このセレ
クタ２２０６の出力（これを例としてＡｄｄｒ１’とす
る）は、データパス部１０２に送られる他に、分岐さ
れ、レジスタ２２０７を介して同セレクタ２２０６の入
力に帰還されている。更に、セレクタ２２０６には、演
算制御情報メモリ１４０２におけるマスク部２２０２か
ら出力された値（例えばマスク２２０３）が入力され、
この値（マスク２２０３）を基に出力する値（Ａｄｄｒ
１若しくはＡｄｄｒ１’）が選択される。但し、レジス
タ２２０７は、例えばフリップフロップ等で構成される
ものであり、前回の出力値（アドレス）を保持する。即
ち、図３２の（ａ）におけるＡｄｄｒ１に着目して説明
すると、セレクタ２２０６に入力されているマスク２２
０３が、本例では、“１”（Ａｄｄｒ１を有効値とす
る）であるため、セレクタ２２０６はＡｄｄｒ１を選択
して出力する。これに対して、例えばマスク２２０３が
“０”（Ａｄｄｒ１を有効値としない）である場合、セ
レクタ２２０６は、レジスタ２２０７において保持され
ている値（前サイクルの値）を選択して出力する。但
し、本発明によるマスク部を用いたデータパス部の制御
方法は、上記第１１の実施例による構成に限定されるも
のではなく、マスクをかけることにより状況に応じてア
ドレスの配布を行うという本発明の主旨を逸脱しない限
り、種々変形して実施することが可能である。

【０２３７】〔データパス部の制御方法の第１２の実施
例〕次に、上記したデータパス部の制御方法の第１１の
実施例を、プロセッサエレメント１０５だけでなく、プ
ログラマブルスイッチエレメント１０６に対しても適用
した場合について、以下にデータパス部の制御方法の第
１２の実施例として図面を用いて詳細に説明する。図３
３は、本実施例によるデータパス部１０２の制御方法の
ブロック図である。

【０２３８】同図において、データパス部１０２は、演
算制御情報メモリ１４０２内に命令コードメモリ部２２
１１とマスク部２２１２とを持つことを特徴とする。こ
のようにすることにより、当該の演算制御情報メモリ１
４０２が制御するプロセッサエレメント１０５のうち、
一部のみのアドレス変更を可能とする。

【０２３９】例えば、マスク部２２１２の値が“１”で
あるアドレスを有効、“０”であるアドレスを無効とす
ると、図３３ではマスク部２２１２中の２２１３，２２
１４，２２２３，２２２４が“１”であるから、それぞ
れに対応するＡｄｄｒ１，Ａｄｄｒ２，Ａｄｄｒｓ１，
Ａｄｄｒｓ２が有効となり、ＰＥ１，ＰＥ２，ＰＳＥｓ
１及びＰＳＥｓ２へ命令コードアドレスが送られる。し
かし、マスク部２２１２中の２２１５及び２２２５は値
が“０”であるため、それに対応するＡｄｄｒｎ及びＡ
ｄｄｒｓｋは無効となり、ＰＥｎへはＡｄｄｒｎが、Ｐ
ＳＥｓｋにはＡｄｄｒｓｋが送られない。

【０２４０】この場合、命令コードアドレスが送信され
ないＰＥｎ及びＰＳＥｓｋは直前と同じ命令コードアド
レスを使用するように構成することで対応できる。これ
により、例えばＰＥ１とＰＳＥｓ１のみのアドレスを変
えたい場合、その部分のマスクのみが有効であるエント
リを一つ作れば、前の状態における他のプロセッサエレ
メントのアドレスによらず、ＰＥ１とＰＳＥｓ１のみの
アドレスを変更することができる。

【０２４１】この機構が無いと、例えばＰＥｎ若しくは
ＰＳＥｋのアドレスが“０”の場合にも“１”の場合に
も、あるＰＥのアドレスのみを“０”から“１”に変え
たい場合には、ＰＥｎ若しくはＰＳＥｋの現在のアドレ
スの有り得るパターン全てに対応して変更対象のＰＥの
アドレスを“０”から“１”にするエントリを設ける必
要がある。これは、データパス部１０２の制御方法の第
１１の実施例における図３２の（ａ）及び（ｂ）の説明
と同等の理由である。

【０２４２】このように部分的なプロセッサエレメント
１０５及びプログラマブルスイッチエレメント１０６の
アドレスの変更を可能とすることにより、演算制御情報
メモリ１４０２のエントリ数を大きく削減することが可
能となる。

【０２４３】＜命令コードアドレスを発行するタイミン
グ＞また、本発明のアレイ型プロセッサ１において、状
態遷移テーブルメモリ２０２が命令コードアドレスを発
行するタイミングについて、以下に幾つかの実施例を用
いて詳細に説明する。ここで、本説明及び各実施例を説
明するにあたり、本発明による状態遷移テーブルメモリ
２０２の第３の実施例を引用して説明することとする。
但し、以下の説明では、説明の簡略化のために、強制状
態遷移テーブル１１１３の構成を省くものとする。

【０２４４】先ず、状態遷移の基本的な流れを説明する
と、本動作は、“現状態番号２０４”と“イベント２０
９入力”とにより“次状態番号２０５”を求め、この
“次状態番号２０５”を新たな（状態遷移先の）“現状
態番号２０４”とするものである。ここで、回路動作を
同期式とする場合、状態遷移、即ち、次状態番号２０５
を現状態番号２０４とするタイミングを、図３における
シーケンサ部２０１に入力されたクロック（例えばクロ
ック２０７の立ち上がり。以下、このクロック２０７に
同期させる場合を例に挙げる。）に合わせることで実現
できる。また、イベント２０９（図３参照）は、状態遷
移テーブルメモリ２０２において次状態番号２０５を特
定するために必要となるため、状態遷移のタイミング、
即ち、次状態番号２０５を現状態番号２０４とする以前
にシーケンサ部２０１に入力されている必要がある。

【０２４５】〔命令コードアドレスを発行するタイミン
グの第１の実施例〕この状態遷移テーブルメモリ２０２
が命令コードアドレスを発行するタイミングを図３４に
示す第１の実施例を用いて詳細に説明する。ここで、本
実施例を説明するにあたり、上記と同様に、本発明によ
る状態遷移テーブルメモリ２０２の第２の実施例を引用
し、図３４の（ａ）に示す状態遷移テーブルメモリ２０
２の構成と（ｂ）に示す状態遷移タイミングチャート図
とを用いて説明することとする。但し、強制状態遷移テ
ーブル１１１３の構成は説明の簡略化のために省する。

【０２４６】図３４の（ｂ）を説明するにあたり、クロ
ックの立ち上がりに同期した回路を構成したとする。ま
た、図３４の（ｂ）において、“Ｔ１”，“Ｔ２”を、
それぞれ連続した任意のクロックの立ち上がりタイミン
グとし、各々のタイミングの間隔をサイクルと呼ぶ（例
えばタイミング“Ｔ１”から“Ｔ２”の直前までの期間
をサイクルＣ１と呼ぶ：以下、各実施例において同様で
ある）。このことを踏まえて図３４の（ｂ）を参照する
と、本実施例では、イベント２０９がサイクルＣ１（但
し、タイミング“Ｔ２”に対して、ある程度の余裕をも
つ直前であることが好ましい。この点も、以下の各実施
形態において同様である。）の期間に入力される。但
し、状態が切り替わるのはクロックの立ち上がりと同時
（同期）である。これにより、本実施例では、効率的な
（遅延のない）状態遷移が実現されている。これは、サ
イクルＣ１、即ち、タイミング“Ｔ２”の直前までの段
階において、現状態番号２０４と入力されたイベント２
０９との組み合わせを基に次状態番号２０５を特定し、
タイミング“Ｔ２”となると同時に、この特定した次状
態番号２０５を現状態番号２０４とすることに起因して
いる。即ち、ある状態のサイクルにおいてイベントが入
力されると、この入力されたイベントを同サイクル内で
解釈し、次のサイクルの最初に遷移すべき状態へ移行す
ることが可能となる。また、次のサイクルの最初に遷移
すべき状態へ移行することが可能となるのは、次状態番
号２０５を現状態番号２０４とする（状態遷移する）タ
イミングを図３におけるシーケンサ部２０１に入力され
たクロック（例えばクロック２０７の立ち上がり）に合
わせているためである。但し、“Ｔ１”のタイミングよ
り前にイベント２０９をシーケンサ部２０１に入力し、
このイベント２０９をシーケンサ部２０１においてレジ
スタ等で保持しておくという構成も可能であり、この構
成から得られる効果も、上記のものと同様なものとな
る。

【０２４７】この状態遷移の過程を示す図３４の（ｂ）
の状態遷移タイミングチャート図について、図３４の
（ａ）の状態遷移テーブルメモリ２０２の構成図を用い
て、より詳細に説明する。図３４の（ａ）を参照する
と、図３４の（ｂ）の状態遷移タイミングチャート図に
おけるサイクルＣ１では状態は（１）である。この状態
において、サイクルＣ１の期間に、現状態番号２０４
（状態（１））がイベント状態遷移テーブル１１１１と
デフォルト状態遷移テーブル１１１２との両方に入力さ
れ、この入力に対し、イベント状態遷移テーブル１１１
１が、例えば４つの次状態番号１１２６（図３４の
（ｂ）では状態（３）と状態（４）との２つの次状態番
号１１２６）を出力し、また、デフォルト状態遷移テー
ブル１１１２が、１つの次状態番号１１２７（図３４の
（ｂ）では状態（２）の１つの次状態番号１１２７）を
出力する。

【０２４８】ここで、同じくサイクルＣ１の期間にイベ
ント識別コード１２０６がシーケンサ部２０１（図３参
照）からセレクタ１１１８及びイベント発生判定回路１
２１１に入力される。従って、イベントが発生している
場合（例えば、図１５の説明において、１ｈｏｔとして
構成されたイベント識別コード１２０６におけるビット
のいずれかに“１”が格納されている場合）、セレクタ
１１１８では、入力された次状態番号１１２６（状態
（３）及び状態（４））の中からこれに対応する次状態
番号１１２６（状態（３）又は状態（４））がセレクタ
１１１９へ出力される。また、サイクルＣ１の期間にイ
ベント発生判定回路１２１１では、イベントが発生して
いることを示すイベント一致信号１１１４がセレクタ１
１１９へ出力される。さらに、デフォルト状態遷移テー
ブル１１１２からは、現状態番号２０４に対応した次状
態番号１１２７（状態（４））がセレクタ１１１９へ出
力される。

【０２４９】これにより、セレクタ１１１９では、イベ
ント一致信号１１１４に基づき次状態番号１１２６，１
１２７のいずれか（状態（３），状態（４）、若しくは
状態（２）のいずれか）が次状態番号２０５として出力
される。但し、これまでの動作は、サイクルＣ１期間
内、即ち、タイミング“Ｔ２”の直前までに処理される
ものである。このように出力された次状態番号２０５
は、タイミング“Ｔ２”において現状態番号２０４とし
て有効化され、サイクルＣ２になると、この現状態番号
２０４がシーケンサ部２０１から状態遷移テーブルメモ
リ２０２へ出力される。

【０２５０】〔命令コードアドレスを発行するタイミン
グの第２の実施例〕更に、本発明による状態遷移テーブ
ルメモリ２０２が命令コードアドレスを発行するタイミ
ングについて、上記の命令コードアドレスを発行するタ
イミングの第１の実施例を応用した例を、以下に命令コ
ードアドレスを発行するタイミングの第２の実施例とし
て図面を用いて詳細に説明する。ここで、本実施例を説
明するにあたり、上記の命令コードアドレスを発行する
タイミングの第１の実施例と同様に、本発明による状態
遷移テーブルメモリ２０２の第２の実施例を引用し、図
３５の（ａ）に示す状態遷移テーブルメモリ２０２の構
成と（ｂ）に示す状態遷移タイミングチャート図とを用
いて説明することとする。但し、強制状態遷移テーブル
１１１３の構成は説明の簡略化のために省する。

【０２５１】また、本実施例は上記の命令コードアドレ
スを発行するタイミングの第１の実施例と比較して、条
件分岐が実現される２つ（２サイクル）前の状態におい
てイベント２０９がシーケンサ部２０１（図２参照）に
入力されるという特徴がある。（第１の実施例では、条
件分岐の１つ（１サイクル）前の状態においてイベント
２０９が入力される構成である。） また、構成としての差分は、セレクタ１１１８とイベン
ト発生判定回路１２１１との前段にイベント識別コード
１２０６を保持するレジスタ３００１が設けられた点で
ある。このレジスタ３００１は、例えばフリップフロッ
プ等により構成される。このレジスタ３００１によっ
て、本実施例では、図３５の（ｂ）に示すタイミング
“Ｔ３”において条件分岐が実現される。即ち、図３５
の（ｂ）におけるタイミング“Ｔ２”の直前のサイクル
Ｃ１においてイベント２０９がシーケンサ部２０１に入
力され、このシーケンサ部２０１から出力されたイベン
ト識別コード１２０６がタイミング“Ｔ２”の時点でレ
ジスタ３００１に保持される。但し、“Ｔ１”のタイミ
ングより前にイベント２０９をシーケンサ部２０１に入
力し、このイベント２０９をシーケンサ部２０１におい
てレジスタ等で保持しておくという構成も可能であり、
この構成から得られる効果も、上記のものと同様なもの
となる。

【０２５２】この状態遷移の過程を示す図３５の（ｂ）
の状態遷移タイミングチャート図について、図３５の
（ａ）の状態遷移テーブルメモリ２０２の構成図を用い
て、より詳細に説明する。図３５の（ａ）を図３５の
（ｂ）を用いて説明するにあたり、第１の実施例と同様
に、クロックの立ち上がりに同期した回路を構成したと
する。また、図３５の（ｂ）において、“Ｔ１”，“Ｔ
２”，“Ｔ３”を、それぞれ任意のクロックの立ち上が
りタイミングとし、タイミング“Ｔ１”から“Ｔ２”の
直前までをサイクルＣ１、タイミング“Ｔ２”から“Ｔ
３”の直前までをサイクルＣ２と呼ぶ。このことを踏ま
えて図３５の（ａ）を参照すると、図３５の（ｂ）の状
態遷移タイミングチャート図におけるサイクルＣ１で
は、先ず、イベント２０９がシーケンサ部２０１に入力
される。また、サイクルＣ１では、現状態番号２０４と
して状態（１）がイベント状態遷移テーブル１１１１と
デフォルト状態遷移テーブル１１１２との両方に入力さ
れる。この入力に対し、イベント状態遷移テーブル１１
１１からは、状態（１）に対応する例えば４つの次状態
番号１１２６（この次状態番号１１２６の値は、本説明
においては特に限定されるものではない。）が出力さ
れ、また、デフォルト状態遷移テーブル１１１２から
は、１つの次状態番号１１２７（図３５の（ｂ）では状
態（２）の１つの次状態番号１１２７）が出力される。
但し、同じサイクルＣ１では、シーケンサ部２０１から
出力されたイベント識別コード１２０６が、一旦レジス
タ３００１において保持されるため、セレクタ１１１８
及びイベント発生判定回路１２１１には、イベント識別
コード１２０６が入力されない。従って、セレクタ１１
１９から出力される次状態番号２０５は、セレクタ１１
１８からの出力の如何に関わらず、次状態番号１１２７
として出力された状態（２）となる。また、この次状態
番号２０５（次状態番号１１２７＝状態（２））は、シ
ーケンサ部２０１に入力され、タイミング“Ｔ２”にお
いて現状態番号２０４とされる。また、このタイミング
“Ｔ２”では、サイクルＣ１で入力されたイベント識別
コード１２０６がレジスタ３００１に書き込まれる。

【０２５３】その後、次のサイクルＣ２では、タイミン
グ“Ｔ２”において現状態番号２０４とされた状態
（２）がイベント状態遷移テーブル１１１１及びデフォ
ルト状態遷移テーブル１１１２に入力される。従って、
サイクルＣ２では、このイベント状態遷移テーブル１１
１１から状態（２）に対応した例えば４つの次状態番号
１１２６（図３５の（ｂ）では、状態（４）及び状態
（５）の２つの次状態番号１１２６）がセレクタ１１１
８へ出力され、また、デフォルト状態遷移テーブル１１
１２から状態（２）に対応した次状態番号１１２７（図
３５の（ｂ）では、状態（３）の１つの次状態番号１１
２７）がセレクタ１１１９へ出力される。

【０２５４】また、このサイクルＣ２において、レジス
タ３００１からは、タイミング“Ｔ２”で保持したイベ
ント識別コード１２０６がセレクタ１１１８及びイベン
ト発生判定回路１２１１へ出力される。更に、このイベ
ント識別コード１２０６が入力されたイベント発生判定
回路１２１１からは、イベント一致信号１１１４がセレ
クタ１１１９へ出力される。従って、サイクルＣ１でイ
ベントが発生していた場合、セレクタ１１１８からは、
該当する次状態番号１１２６（状態（４）若しくは状態
（５））がセレクタ１１１９へ出力される。その後、セ
レクタ１１１９からは、セレクタ１１１８から入力され
た次状態番号１１２６（状態（４）若しくは状態
（５））が次状態番号２０５として出力される。これに
対して、サイクルＣ１でイベントが発生していなかった
場合、セレクタ１１１９からは、セレクタ１１１８から
の出力の如何に関わらず、デフォルト状態遷移テーブル
１１１２から入力された次状態番号１１２７（状態
（３））が次状態番号２０５として出力される。また、
この出力された次状態番号２０５は、シーケンサ部２０
１に入力され、タイミング“Ｔ３”において現状態番号
２０４として有効化される。

【０２５５】即ち、命令コードアドレスを発行するタイ
ミングの第１の実施例では、（（サイクルＣ１における
現状態番号２０４）＋（サイクルＣ１の期間に入力され
たイベント２０９））から（サイクルＣ２における次状
態番号２０５）が特定されるが、本実施例では、（（サ
イクルＣ２における現状態番号２０４）＋（サイクルＣ
１の期間に入力されたイベント２０９））から（サイク
ルＣ３における次状態番号２０５）が特定されるという
構成となっている。

【０２５６】このように構成することで本実施例では、
クリティカルパスを短くすることが可能となり、アレイ
型プロセッサ１の動作周波数を上げることができる。こ
れは、イベント識別コード１２０６があるサイクル（状
態）においてデータパス部１０２により演算された結果
に従い状態遷移管理部１０１に入力されることに起因し
ている。即ち、イベント識別コード１２０６がセレクタ
１１１８とセレクタ１１１９とに入力されて次状態番号
２０５が出力され、さらにこの次状態番号２０５が、例
えば図３に示した構成例では制御情報メモリ２０３に入
力されて命令コードアドレスが送出された後に、プロセ
ッサエレメント１０５の命令コードメモリ１５０１（例
として図２０参照）に入力されるまでを１サイクルとし
て構成した場合、クリティカルパスとなるこのパスが長
いために、動作速度が低下してしまう。従って、本実施
例では、このパスの途中にレジスタ３００１を設けるこ
とで、このパスを比較的短い２つのクリティカルパスに
分割し、動作速度の低下を防ぐよう構成している。そし
て、この２つ（イベント伝送と命令アドレス供給と）を
パイプライン動作させることにより、スループットを上
げ、全体の処理性能を向上させることができる。

【０２５７】但し、本実施例は、命令コードアドレスを
発行するタイミングの第１の実施例においてサイクルＣ
１（第２の実施例ではサイクルＣ２に相当）における状
態（１）（第２の実施例では状態（２）に相当）とイベ
ント２０９入力との組み合わせにより次状態番号２０５
を決定していたものを、第２の実施例では、１サイクル
前のサイクルＣ１（第１の実施例では、サイクルＣ１の
直前のサイクルに相当）においてイベント２０９を入力
する必要があるため、状態遷移とイベント２０９を入力
するタイミングとの決定が複雑化するという欠点があ
る。また、本実施例では、サイクルＣ１にイベント２０
９を入力できない場合、条件分岐のタイミングが１サイ
クル遅れる。これは、図３５の（ｂ）に示す状態遷移タ
イミングチャート図において、サイクルＣ１にイベント
を入力することが不可能なためにサイクルＣ２に入力し
た場合、サイクルＣ３にダミーの状態を挿入する必要が
あり、これが原因で実際に状態分岐が行われるタイミン
グがタイミング“Ｔ３”より１サイクル遅れたタイミン
グとなるためである。

【０２５８】〔命令コードアドレスを発行するタイミン
グの第３の実施例〕更に、本発明による状態遷移テーブ
ルメモリ２０２が命令コードアドレスを発行するタイミ
ングについて、上記の命令コードアドレスを発行するタ
イミングの第２の実施例をさらに応用した例を、以下に
命令コードアドレスを発行するタイミングの第３の実施
例として図面を用いて詳細に説明する。ここで、本実施
例を説明するにあたり、上記の命令コードアドレスを発
行するタイミングの第２の実施例と同様に、本発明によ
る状態遷移テーブルメモリ２０２の第２の実施例を引用
し、図３６の（ａ）に示す状態遷移テーブルメモリ２０
２の構成と、（ｂ）に示す状態遷移図と、（ｃ），
（ｄ）に示す状態遷移タイミングチャート図とを用いて
説明する。但し、強制状態遷移テーブル１１１３の構成
は説明の簡略化のために省する。

【０２５９】また、本実施例は上記の命令コードアドレ
スを発行するタイミングの第２の実施例と比較して、図
３６の（ｃ），（ｄ）に示すように、デフォルト時の状
態遷移では通常の状態分岐（状態（１）→状態（２）→
状態（３））を実現し、イベント発生時の状態遷移では
途中に１サイクル無効なサイクルが存在し、分岐する
（状態（１）→状態（４）若しくは（５））点を特徴と
している。即ち、本実施例では、イベント２０９が入力
されない場合では、デフォルト状態遷移に従い、サイク
ル毎に順次状態が遷移するが、イベント２０９が入力さ
れた場合では、入力から条件分岐までに１サイクル無効
なサイクルを挿入する。これを実現するにあたり、本実
施例は、命令コードアドレスを発行するタイミングの第
２の実施例におけるレジスタ３００１だけでなく、イベ
ント状態遷移テーブル１１１１の出力とセレクタ１１１
８との間にレジスタ３００２を設けている。但し、レジ
スタ３００２も、例えばフリップフロップ等により構成
される。

【０２６０】この状態遷移を図３６の（ｃ），（ｄ）を
用いて説明する。但し、図３６の（ｃ），（ｄ）を説明
するにあたり、第２の実施例と同様に、クロックの立ち
上がりに同期した回路を構成したとする。また、図３５
の（ｃ），（ｄ）において、“Ｔ１”，“Ｔ２”，“Ｔ
３”を、それぞれ任意のクロックの立ち上がりタイミン
グとし、タイミング“Ｔ１”から“Ｔ２”の直前までを
サイクルＣ１、タイミング“Ｔ２”から“Ｔ３”の直前
までをサイクルＣ２と呼ぶ。このことを踏まえて、図３
６の（ｃ）を参照すると、本実施例は、サイクルＣ１に
おいて状態が（１）であり、このサイクル中にイベント
２０９が入力されなければ、次のサイクルＣ２において
状態（２）に遷移し、さらに次のサイクルＣ３において
状態（３）となる。これに対して、図３６の（ｄ）を参
照すると、サイクルＣ１においてイベント２０９が入力
された場合、サイクルＣ２において一度、状態（２）に
遷移した状態がキャンセルされ、次のサイクルＣ３にお
いて、サイクルＣ１で入力されたイベント２０９に応じ
た状態遷移（状態（４）または状態（５）への遷移）が
実行される。このような状態遷移の形は、デフォルト状
態による遷移が多く発生し、たまにイベント２０９が入
力されるという場合に特に有効な形態である。何故な
ら、デフォルト状態による遷移の場合は、ロスとなる無
効のサイクルがなく状態遷移がされるが、イベント２０
９が入力された場合は、必ず１サイクル分の無駄が挿入
されるためである。

【０２６１】上記において説明した状態遷移タイミング
チャート図について、図３６の（ａ）の状態遷移テーブ
ルメモリ２０２の構成図を用いて、より詳細に説明す
る。図３６の（ａ）を参照すると、サイクルＣ１におい
てイベント２０９がシーケンサ部２０１（図３参照）に
入力された場合、タイミング“Ｔ２”においてその値は
レジスタ３００１に保持される。また、サイクルＣ１で
は、イベント状態遷移テーブル１１１１及びデフォルト
状態遷移テーブル１１１２に、現状態番号２０４とし
て、状態（１）が入力されている。従って、サイクルＣ
１では、イベント状態遷移テーブル１１１１からは、状
態（１）に対応する例えば４つの次状態番号１１２６
（図３６の（ｂ）及び（ｄ）では、状態（４）及び状態
（５））が出力され、また、デフォルト状態遷移テーブ
ル１１１２からは、状態（１）に対応する次状態番号１
１２７（図３６の（ｂ），（ｃ）及び（ｄ）では、状態
（２））が出力される。但し、上記において、イベント
状態遷移テーブル１１１１から出力された次状態番号１
１２６は、レジスタ３００２に保持されるため、サイク
ルＣ１において、セレクタ１１１８へは何も入力されな
い。また、このとき、セレクタ１１１８及びイベント発
生判定回路１２１１には、イベント識別コード１２０６
が入力されていないため、セレクタ１１１９にイベント
一致信号１１１４が入力されず、強制的にセレクタ１１
１９は、デフォルト状態遷移テーブル１１１２から入力
された次状態番号１１２７（状態（２））を次状態番号
２０５としてシーケンサ部２０１へ出力する。これに対
して、シーケンサ部２０１では、タイミング“Ｔ２”に
おいて、入力された次状態番号２０５（状態（２））を
現状態番号２０４として有効化し、これをサイクルＣ２
において出力する。よって、本実施例では、サイクルＣ
２において全ての条件分岐に対して一時、デフォルト状
態遷移テーブル１１１２から出力された状態が有効化さ
れる。

【０２６２】次に、サイクルＣ２では、タイミング“Ｔ
２”で有効化された現状態番号２０４（状態（２））が
イベント状態遷移テーブル１１１１及びデフォルト状態
遷移テーブル１１１２に入力され、各々のテーブルより
この状態（２）に対応した次状態番号１１２６（この次
状態番号１１２６の値は、本説明においては特に限定さ
れるものではない。）及び１１２７（図３６の（ｂ），
（ｃ）及び（ｄ）における状態（３））が出力される。
但し、このとき、レジスタ３００２には、前のサイクル
Ｃ１において保持した次状態番号１１２６が格納されて
いるため、サイクルＣ２においてセレクタ１１１８に入
力される次状態番号１１２７は、この格納されている値
（図３６の（ｂ），（ｄ）では、状態（４）及び
（５））である。また、タイミング“Ｔ２”でレジスタ
３００１に保持されたイベント識別コード１２０６も、
サイクルＣ２においてセレクタ１１１８及びイベント発
生判定回路１２１１へ入力される。

【０２６３】このため、サイクルＣ２では、例えばサイ
クルＣ１でイベントが発生していた場合、このイベント
識別コード１２０６に該当する次状態番号１１２６（図
３６の（ｂ），（ｄ）では、状態（４）若しくは
（５））が選択され、セレクタ１１１９へ出力される。
また、イベント発生判定回路１２１１からは、イベント
が発生したことを示したイベント一致信号１１１４がセ
レクタ１１１９へ入力されるため、セレクタ１１１９か
らは、セレクタ１１１８より入力された次状態番号１１
２６（状態（４）若しくは（５））が選択され、次状態
番号２０５として出力される。その後、この出力された
次状態番号２０５は、シーケンサ部２０１に入力され、
タイミング“Ｔ３”において現状態番号２０４として有
効化される。但し、このままでは、タイミング“Ｔ２”
のときに、一旦、現状態番号２０４としてデフォルト状
態遷移テーブル１１１２から出力された状態（２）を有
効化しているため、動作に矛盾が生じる。従って、本実
施例では、この矛盾を回避するために、サイクルＣ２に
おける、イベント発生判定回路１２１１にてイベント識
別コード１２０６がイベント発生を示していると判定し
た時点で、イベント発生判定回路１２１１がデータパス
部１０２に対して、現在実行している動作（書き込み
等）をキャンセルさせるための動作（書き込み）キャン
セル信号１２０７を出力するよう構成する。これによ
り、サイクルＣ２において実行されている動作をキャン
セルし、新たにタイミング“Ｔ３”で有効化された現状
態番号２０４に基づく動作を前の状態（この場合、状態
（１））に引き続いて実行可能なように構成する。これ
に対して、サイクルＣ１でイベントが発生していなかっ
た場合、サイクルＣ２では、第２の実施例と同様に、セ
レクタ１１１９が、デフォルト状態遷移テーブル１１１
２より入力された、現状態番号２０４（状態（２））に
対応する次状態番号１１２７（状態（３））を選択し
て、次状態番号２０５として出力する。その後、この出
力された次状態番号２０５（状態（３））は、シーケン
サ部２０１に入力され、タイミング“Ｔ３”において現
状態番号２０４として有効化される。但し、この動作に
おいて、イベントが発生していないため、イベント発生
判定回路１２１１は、動作（書き込み）キャンセル信号
１２０７を出力しない。

【０２６４】このような動作を経ることにより、タイミ
ング“Ｔ３”では、サイクルＣ１においてイベント２０
９が入力されていた場合、そのイベント２０９に応じた
次状態番号２０５（図３６の（ｂ），（ｄ）では状態
（４）若しくは状態（５）に対応）を現状態番号２０４
とし、また、サイクルＣ１においてイベント２０９が入
力されていない場合、デフォルト状態遷移テーブル１１
１２に従って出力された次状態番号２０５（図３６の
（ｂ）では状態（３）に対応）を現状態番号２０４とす
ることが可能となる。

【０２６５】〔命令コードアドレスを発行するタイミン
グの第１から第３の実施例の各サイクル毎の状態〕ま
た、上述した命令コードアドレスを発行するタイミング
の第１から第３の実施例における各サイクル毎の状態に
ついて、図３８を用いて比較する。図３８を参照する
と、上記第１から第３の実施例全てにおいて、タイミン
グ“Ｔ１”から“Ｔ２”の直前までのサイクルＣ１の期
間の状態は、（１）とされている。この状態において、
第１の実施例では、サイクルＣ１においてイベント（イ
ベント無しも含むとする）と現状態番号２０４（状態
（１）が入力され、この組み合わせに応じた次状態番号
２０５（状態（２）又は、（３）若しくは（４））が出
力される。従って、タイミング“Ｔ２”では、この組み
合わせに応じた次状態番号２０５が現状態番号２０４と
して有効化され、この現状態番号２０４を基にタイミン
グ“Ｔ２”において状態遷移が行われる。また、第２の
実施例では、サイクルＣ１において入力されたイベント
がタイミング“Ｔ２”においてレジスタ３００１に保持
されるため、サイクルＣ２における状態は、デフォルト
遷移に従って状態（２）となる。従って、サイクルＣ２
では、保持されたイベントと状態（２）との組み合わせ
に応じた次状態番号２０５（状態（３）又は、（４）若
しくは（５））が出力され、これがタイミング“Ｔ３”
において現状態番号２０４として有効化される。更に、
第３の実施例では、サイクルＣ１において入力されたイ
ベントが第２の実施例と同様に、タイミング“Ｔ２”に
おいてレジスタ３００１に保持される。従って、タイミ
ング“Ｔ２”の時点では、サイクルＣ１において出力さ
れた、デフォルト状態遷移テーブル１１１２において状
態（１）に対応する次状態番号１１２７（状態（２））
が現状態番号２０４として有効化される。但し、サイク
ルＣ１では、イベント状態遷移テーブル１１１１から状
態（１）に対応する次状態番号１１２６（状態（４）若
しくは（５））が出力され、これがレジスタ３００２に
おいて保持されている。ここで、サイクルＣ１において
イベントが発生しなかった場合、第２の実施例と同様
に、サイクルＣ２では、デフォルト状態遷移テーブル１
１１２から、タイミング“Ｔ２”において現状態番号２
０４とされた状態（２）に対応する次状態番号１１２７
（状態（３））が出力され、これがタイミング“Ｔ３”
において現状態番号２０４として有効化される。これに
対して、サイクルＣ１においてイベントが発生していた
場合、実行されている状態（２）が、動作（書き込み）
キャンセル信号１２０７によりキャンセルされ、代わり
に、サイクルＣ１においてレジスタ３００２に保持され
た次状態番号１１２６（状態（４）若しくは（５））が
現状態番号２０４として有効化される。

【０２６６】〔命令コードアドレスを発行するタイミン
グの第４の実施例〕また、上述した命令コードアドレス
を発行するタイミングの第１から第３の実施例について
は、図３７のように構成することにより、各実施例の何
れかを選択して実行するよう構成することが可能であ
る。これを以下に、命令コードアドレスを発行するタイ
ミングの第４の実施例として説明する。但し、本実施例
でも、本発明による状態遷移テーブルメモリ２０２の第
２の実施例を引用し、強制状態遷移テーブル１１１３の
構成は説明の簡略化のために省略する。

【０２６７】図３７を参照すると、本実施例では、イベ
ント状態遷移テーブル１１１１からの各出力に対して、
各々が分岐され、一方がレジスタ３００４〜３００７を
介し、他の一方がこれを介さずに対応するセレクタ３１
０２〜３１０５に入力されるよう構成されている。ま
た、このセレクタ３１０２〜３１０５は、図２０におけ
る命令デコーダ１５０２からの出力に対応するメモリ３
０２２に接続されており、各セレクタ３１０２〜３１０
５における選択（レジスタ３００４〜３００７各々に関
して使用するか否かの選択）には、この命令デコーダ１
５０２でデコードされた命令コードが使用される。ま
た、本実施例では、セレクタ１１１８及びイベント発生
判定回路１２１１に入力されるイベント識別コード１２
０６に対しても、分岐して、一方がレジスタ３００３を
介し、他の一方が介さずにセレクタ３１０１に入力され
るよう構成されている。また、このセレクタ３１０１
も、図２０における命令デコーダ１５０２からの出力に
対応するメモリ３０２１に接続されており、セレクタ３
１０１における選択（レジスタ３００３を使用するか否
かの選択）には、この命令デコーダ１５０２でデコード
された命令コードが使用される。但し、上記における各
レジスタ３００３、〜、３００７も、各々例えばフリッ
プフロップ等により構成される。

【０２６８】このように構成することで、本実施例で
は、メモリ３０２２及びメモリ３０２１の値を制御する
ことにより、図３４から図３６に示す命令コードアドレ
スを発行するタイミングの第１の実施例から第３の実施
例のいずれかを選択して実行させることが可能となる。
但し、本実施例の選択には、アプリケーションの実装時
に１つに固定して使用することも可能であるし、また、
動作中（状態遷移時）に選択して切り替えるよう構成す
ることも可能である。

【０２６９】

【発明の効果】以上説明したように、本発明によるアレ
イ型プロセッサでは、データパス部分のプロセッサエレ
メントアレイを演算処理に特化させることが可能とな
り、状態遷移管理部は状態遷移手段としての動作および
データパス部の制御を柔軟に行うよう構成を特化させる
ことができるという効果があり、これにより面積、処理
性能の両面に対する効果も得られる。

【０２７０】また、状態遷移手段としての動作におい
て、条件により複数の遷移先の中から一つの状態を選択
する際、選択先の状態数によらず分岐に要する時間を一
定とすることを実現し、状態遷移を記述するテーブルに
も分岐先の状態数のばらつきによる無駄が生じない効果
がある。また、条件が一致した時の遷移先および条件が
一致しなかった場合の遷移先を容易に記述することを可
能としている。また、状態遷移の方法として、状態遷移
管理部内だけの制御、データパス部からの信号による制
御、アレイ型プロセッサ外部からの信号による制御のい
ずれも可能としており、状態遷移条件設定の柔軟性を高
める効果がある。

【０２７１】さらに、状態遷移管理部によるデータパス
部の制御は、全プロセッサエレメントおよび全プログラ
マブルスイッチエレメントを独立に制御する、いくつか
のエレメントを固定的にグループ化し制御する、プログ
ラムによりグループ化を決定し制御する、全エレメント
の中の一部のみを制御することが可能となる。この結
果、目的に応じてデータパス部の制御の柔軟性と、制御
のために必要とされるリソース量のバランスを考慮した
アレイ型プロセッサの構成を可能とする効果がある。

【０２７２】また、全ての制御を状態遷移管理部が行う
のではなく、データパス部内においても制御の信号を発
生して直接データパス部内を制御する方法も可能として
いるため、制御に関する柔軟性を高める効果がある。

【図面の簡単な説明】

【図１】図１は、本発明のアレイ型プロセッサの実施形
態における概略ブロック図を示している。

【図２】図２は、本発明のアレイ型プロセッサの実施形
態における状態遷移管理部の第１の実施例の概略ブロッ
ク図を示している。

【図３】図３は、本発明のアレイ型プロセッサの実施形
態における状態遷移管理部の第２の実施例の概略ブロッ
ク図を示している。

【図４】図４は、図２及び図３に示した状態遷移管理部
の命令コードアドレス発行のタイミングチャート図を示
している。

【図５】図５は、本発明のアレイ型プロセッサの実施形
態における状態遷移管理部の第３の実施例の概略ブロッ
ク図を示している。

【図６】図６は、図５に示した状態遷移管理部の命令コ
ードアドレス発行のタイミングチャート図を示してい
る。

【図７】図７は、本発明のアレイ型プロセッサの実施形
態におけるデータパス部の第１の実施例の概念図を示し
ている。

【図８】図８は、本発明のアレイ型プロセッサの実施形
態におけるデータパス部の第１の実施例の概略ブロック
図を示している。

【図９】図９は、本発明のアレイ型プロセッサの実施形
態におけるデータパス部の第２の実施例の概略ブロック
図を示している。

【図１０】図１０は、本発明のアレイ型プロセッサの実
施形態におけるデータパス部の第３の実施例の概略ブロ
ック図を示している。

【図１１】図１１は、本発明のアレイ型プロセッサの実
施形態におけるデータパス部の第４の実施例の概略ブロ
ック図を示している。

【図１２】図１２は、本発明のアレイ型プロセッサの実
施形態におけるシーケンサ部の第１の実施例の概略ブロ
ック図を示している。

【図１３】図１３は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリの第１の実施例
の概略ブロック図を示している。

【図１４】図１４は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリに書き込まれた
状態遷移例の図を示している。

【図１５】図１５は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリの第２の実施例
の概略ブロック図を示している。

【図１６】図１６は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリの第３の実施例
の概略ブロック図を示している。

【図１７】図１７は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリの第４の実施例
の概略ブロック図を示している。

【図１８】図１８は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリの第５の実施例
の概略ブロック図を示している。

【図１９】図１９は、本発明のアレイ型プロセッサの実
施形態における制御情報メモリの第１の実施例の概略ブ
ロック図を示している。

【図２０】図２０は、本発明のアレイ型プロセッサの実
施形態におけるプロセッサエレメントの第１の実施例の
概略ブロック図を示している。

【図２１】図２１は、本発明のアレイ型プロセッサの実
施形態におけるプロセッサエレメントの第２の実施例の
概略ブロック図を示している。

【図２２】図２２は、本発明のアレイ型プロセッサの実
施形態におけるプログラマブルスイッチエレメントの第
１の実施例の概略ブロック図を示している。

【図２３】図２３は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第１の実施例の模式図を示している。

【図２４】図２４は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第２の実施例の模式図を示している。

【図２５】図２５は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第４の実施例の模式図を示している。

【図２６】図２６は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第５の実施例の模式図を示している。

【図２７】図２７は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第６の実施例の模式図を示している。

【図２８】図２８は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第７の実施例の模式図を示している。

【図２９】図２９は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第８の実施例の模式図を示している。

【図３０】図３０は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第９の実施例の模式図を示している。

【図３１】図３１は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第１０の実施例の模式図を示している。

【図３２】図３２は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第１１の実施例を説明するための図であ
り、（ａ）は、本実施例の模式図を示し、（ｂ）は、本
実施例の動作を実現するための回路構成の例を示してい
る。

【図３３】図３３は、本発明のアレイ型プロセッサの実
施形態における演算制御情報メモリを用いたデータパス
部の制御方法の第１２の実施例の模式図を示している。

【図３４】図３４は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリによる命令コー
ドアドレス発行のタイミングの第１の実施例を説明する
ための図であり、（ａ）は、第１の実施例の概略ブロッ
ク図であり、（ｂ）は、第１の実施例の状態遷移タイミ
ングチャート図である。

【図３５】図３５は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリによる命令コー
ドアドレス発行のタイミングの第２の実施例を説明する
ための図であり、（ａ）は、第２の実施例の概略ブロッ
ク図であり、（ｂ）は、第２の実施例の状態遷移タイミ
ングチャート図である。

【図３６】図３６は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリによる命令コー
ドアドレス発行のタイミングの第３の実施例を説明する
ための図であり、（ａ）は、第３の実施例の概略ブロッ
ク図であり、（ｂ）は、第３の実施例の状態遷移図であ
り、（ｃ）は、（ｂ）の状態遷移におけるデフォルト遷
移に着目した状態遷移タイミングチャート図であり、
（ｄ）は、（ｂ）の状態遷移におけるイベント遷移に着
目した状態遷移タイミングチャート図である。

【図３７】図３７は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリによる命令コー
ドアドレス発行のタイミングの第４の実施例を説明する
ための概略ブロック図である。

【図３８】図３８は、本発明のアレイ型プロセッサの実
施形態における状態遷移テーブルメモリによる命令コー
ドアドレス発行のタイミングの第１から第３の実施例に
おける各サイクル毎の状態を比較するための図である。

【符号の説明】

１ アレイ型プロセッサ １０１ 状態遷移管理部 １０２ データパス部 １０３、７０１、２００３、２０１３、２０２３、２０
３３−Ｖ１，２０３３−Ｖ２，…、２０３３−Ｈ１，２
０３３−Ｈ２，… 演算制御バス １０４ イベント通知バス １０５ プロセッサエレメント １０６ プログラマブルスイッチエレメント １０７ 外部イベントバス １０８ データ入力 １０９ データ出力 ２０１ シーケンサ部 ２０２ 状態遷移テーブルメモリ ２０３ 制御情報メモリ ２０４ 現状態番号 ２０５、１１０６、１１０７、１１０９、１１２６、１
１２７、１１２８、１１４６、１１４７、１１４８、１
１６６、１１６８ 次状態番号 ２０６、１２０６、１２２６、１２４６ イベント識別
コード ２０７ クロック ２０８ リセット ２０９ イベント ２１０、１２１６、１２３６、１２５６ 強制イベント
識別コード ４０１ 遅延 ４０２ 状態遷移 ４０３ 状態遷移の直前の状態 ４０４ 状態遷移の直後の状態 ６０１、７０３、８０１、９０１ データバス ７０２ 接続制御バス ９０２、１９０１、１９０２ グループ １００１ 符号化器 １００２、１５０４、２２０７、３００１、３００２、
３００３、３００４、３００５、３００６、３００７
レジスタ １１０１、１１１１、１１２１、１１３１ イベント状
態遷移テーブル １１０２、１１１２、１１２２ デフォルト状態遷移テ
ーブル １１０３、１１１３、１１２３、１１３３ 強制状態遷
移テーブル １１０４、１１１４、１１２４、１１３４ イベント一
致信号 １１０５、１１１５、１１２５、１１３５ 強制イベン
ト一致信号 １１０８、１１１０、１１１８、１１１９、１１２０、
１１３８、１１３９、１１４０、１１５８、１１５９、
２００１、２０１１、２０２１、２２０６、３１０１、
３１０２、３１０３、３１０４、３１０５ セレクタ １２０７ 動作（書き込み）キャンセル信号 １２１１、１２１２、１２２１、１２２２、１２３２
イベント発生判定回路１３０１ 通常状態遷移テーブル １３４６、１３４７、１３４８、１５０５ 命令コード
アドレス １４０１ 状態番号 １４０２ 演算制御情報メモリ １５０１ 命令コードメモリ １５０２、１６０２ 命令デコーダ １５０３ 演算部 １５０６ 入力データ １５０７ 出力データ １５０８ 命令コード １６０１ 制御信号 １６０３、１６０４ プログラマブルスイッチ １７０１ 接続構成情報メモリ １７０２ 接続スイッチ １７０３ 接続構成情報 １７０４ 接続線 ２００２、２０１２、２０２２、３０２１、３０２２
メモリ ２２０１、２２１１ 命令コードメモリ部 ２２０２、２２０３、２２０４、２２０５、２２１２、
２２１３、２２１４、２２１５、２２２３、２２２４、
２２２５ マスク部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古田 浩一朗 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B045 GG12

Claims (33)

【特許請求の範囲】
1. 【請求項１】 複数の演算状態間の遷移ルールが書き込
   まれた状態遷移テーブルを記憶する状態遷移テーブルメ
   モリおよび、この状態遷移テーブルメモリを用いて前記
   複数の演算状態間の遷移を制御することにより、任意の
   時点における演算状態を決定するシーケンサ部を有する
   状態遷移管理部と、 この状態遷移管理部で決定された演算状態に基づいて演
   算処理を行なう複数のプロセッサエレメント、および、
   前記状態遷移管理部で決定された演算状態に基づいて前
   記プロセッサエレメント間を接続する複数のプログラマ
   ブルスイッチエレメントを、二次元アレイ状に電気的に
   接続して構成されたデータパス部とを独立に具備し、 前記プロセッサエレメントは、複数の命令コードを記憶
   する命令コードメモリと、この命令コードメモリから読
   み出された前記命令コードを解読する命令デコーダと、
   解読された前記命令コードに基づいて、前記演算処理を
   行なう演算部とを有し、かつ、前記プログラマブルスイ
   ッチエレメントは、前記プロセッサエレメントと前記プ
   ログラマブルスイッチエレメント間、及び／又は、前記
   プログラマブルスイッチエレメント相互間の接続構成を
   指示する接続構成情報を複数セット記憶する接続構成情
   報メモリを有していることを特徴とするアレイ型プロセ
   ッサ。
2. 【請求項２】 上記請求項１に記載のアレイ型プロセッ
   サにおいて、 前記状態遷移管理部からの制御が、前記状態遷移管理部
   単独による前記演算状態の遷移、及び／又は、前記デー
   タパス部からのイベントを入力することによる前記演算
   状態の遷移、及び／又は、外部からのイベントを入力す
   ることによる前記演算状態の遷移に基づくことを特徴と
   するアレイ型プロセッサ。
3. 【請求項３】 上記請求項１又は２に記載のアレイ型プ
   ロセッサにおいて、 前記状態遷移管理部と前記データパス部とを電気的に接
   続する演算制御バスを有し、前記状態遷移管理部が、前
   記任意の時点における演算状態に応じて前記演算制御バ
   スを通じて、前記命令コードメモリのアドレスを出力
   し、及び／又は、前記接続構成情報メモリのアドレスを
   出力することを特徴とするアレイ型プロセッサ。
4. 【請求項４】 上記請求項３に記載のアレイ型プロセッ
   サにおいて、 一つ以上の前記演算制御バスを有し、前記状態遷移管理
   部が、前記演算制御バスに対して前記アドレスを出力
   し、かつ、各前記プロセッサエレメント及び／又は各前
   記プログラマブルスイッチエレメントが、それぞれ一つ
   の前記演算制御バスを選択して前記アドレスを入力する
   ことを特徴とするアレイ型プロセッサ。
5. 【請求項５】 上記請求項３に記載のアレイ型プロセッ
   サにおいて、 前記状態遷移管理部が、それぞれの前記プロセッサエレ
   メントおよびそれぞれの前記プログラマブルスイッチエ
   レメントに対し、独立した前記アドレスを並列に与える
   ことを特徴とするアレイ型プロセッサ。
6. 【請求項６】 上記請求項３に記載のアレイ型プロセッ
   サにおいて、 前記プロセッサエレメント及び／又は前記プログラマブ
   ルスイッチエレメントをグループ化し、このグループに
   対して一つの前記アドレスを与えることを特徴とするア
   レイ型プロセッサ。
7. 【請求項７】 上記請求項５又は６に記載のアレイ型プ
   ロセッサにおいて、 一部の前記プロセッサエレメント及び／又は一部の前記
   プログラマブルスイッチエレメントに対してのみ、前記
   任意の時点における演算状態に応じた前記アドレスを与
   え、残りの前記プロセッサエレメントおよび残りの前記
   プログラマブルスイッチエレメントは、前記任意の時点
   における演算状態の直前に使用していた前記アドレスを
   継続して使用することを特徴とするアレイ型プロセッ
   サ。
8. 【請求項８】 上記請求項３に記載のアレイ型プロセッ
   サにおいて、 前記演算制御バスが、前記プロセッサエレメントおよび
   前記プログラマブルスイッチエレメントに配設され、か
   つ、前記状態遷移管理部が、前記演算制御バスに対して
   前記アドレスを出力し、さらに、前記プロセッサエレメ
   ント及び／又は前記プログラマブルスイッチエレメント
   が、隣接する前記演算制御バスのうちいずれか一つを選
   択して前記アドレスを得ることを特徴とするアレイ型プ
   ロセッサ。
9. 【請求項９】 上記請求項３から８のいずれかに記載の
   アレイ型プロセッサにおいて、前記プロセッサエレメン
   トおよび前記プログラマブルスイッチエレメントに対し
   て、それぞれ独立の前記演算制御バスが配設され、か
   つ、それぞれ独立した制御が行われることを特徴とする
   アレイ型プロセッサ。
10. 【請求項１０】 上記請求項１から９のいずれかに記載
    のアレイ型プロセッサにおいて、 前記プロセッサエレメントが、演算処理データを記録す
    るレジスタを有することを特徴とするアレイ型プロセッ
    サ。
11. 【請求項１１】 上記請求項１０に記載のアレイ型プロ
    セッサにおいて、 前記プロセッサエレメントが、外部からの入力データま
    たは前記演算処理データに対して、前記状態遷移管理部
    からの制御に応じた演算処理を行ない、この演算処理結
    果を、前記外部に出力データとして出力するか、あるい
    は、前記レジスタに記録することを特徴とするアレイ型
    プロセッサ。
12. 【請求項１２】 上記請求項１から１１のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移管理部と前記データパス部とを電気的に接
    続するイベント通知バスを有し、前記データパス部が、
    前記イベント通知バスを通じて、演算結果をイベントと
    して前記状態遷移管理部に通知することを特徴とするア
    レイ型プロセッサ。
13. 【請求項１３】 上記請求項１から１２のいずれかに記
    載のアレイ型プロセッサにおいて、 前記シーケンサ部が、前記状態遷移テーブルメモリに書
    き込まれた前記状態遷移ルールにしたがって、前記演算
    状態から同一のまたは異なる演算状態への状態遷移を制
    御し、前記同一のまたは異なる演算状態を新たな演算状
    態とすることを特徴とするアレイ型プロセッサ。
14. 【請求項１４】 上記請求項１から１３のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移テーブルが、複数の演算状態の記述エント
    リを並べたリスト形式で記録されており、前記記述エン
    トリが、状態を識別するある時点の状態番号、状態遷移
    先の状態を識別する次の時点の状態番号及び前記ある時
    点の状態から次の時点の状態へ遷移するための状態遷移
    条件を有することを特徴とするアレイ型プロセッサ。
15. 【請求項１５】 上記請求項１３又は１４に記載のアレ
    イ型プロセッサにおいて、 前記状態遷移管理部は、前記ある時点の状態番号、ある
    いは前記次の時点の状態番号に対応して、前記命令コー
    ドアドレスのアドレス及び／又は前記接続構成情報メモ
    リのアドレスを管理する制御情報メモリを有し、 前記状態遷移テーブルから特定された前記ある時点の状
    態番号、あるいは前記次の時点の状態番号を基に、前記
    制御情報メモリより前記命令コードメモリのアドレス及
    び／又は前記接続構成情報メモリのアドレスを特定する
    ことを特徴とするアレイ型プロセッサ。
16. 【請求項１６】 上記請求項１３又は１４に記載のアレ
    イ型プロセッサにおいて、 前記状態遷移管理部は、前記ある時点の状態番号に対応
    して、前記次の時点の状態番号及び、前記命令コードメ
    モリのアドレス及び／又は前記接続構成情報メモリのア
    ドレスを管理する状態遷移テーブルを有し、 前記状態遷移テーブルは、前記ある時点の状態番号を基
    に、前記次の時点の状態番号及び、前記命令コードメモ
    リのアドレス及び／又は前記接続構成情報メモリのアド
    レスを特定することを特徴とするアレイ型プロセッサ。
17. 【請求項１７】 上記請求項１４から１６のいずれかに
    記載のアレイ型プロセッサにおいて、 前記状態遷移テーブルが、前記ある時点の状態番号、前
    記次の時点の状態番号及び前記状態遷移条件を前記記述
    エントリとするイベント状態遷移テーブルと、前記ある
    時点の状態番号と前記次の時点の状態番号とを前記記述
    エントリとするデフォルト状態遷移テーブルとを有し、
    前記イベント状態遷移テーブルにより前記状態遷移条件
    が満たされる場合の状態遷移を実現し、かつ、前記デフ
    ォルト状態遷移テーブルにより前記状態遷移条件が満た
    されない場合の状態遷移を実現することを特徴とするア
    レイ型プロセッサ。
18. 【請求項１８】 上記請求項１４から１７のいずれかに
    記載のアレイ型プロセッサにおいて、 一つの前記ある時点の状態番号には、一つ以上の前記記
    述エントリが対応し、一つの前記ある時点の状態番号に
    対応する前記記述エントリが二つ以上存在する場合に
    は、当該前記記述エントリ間で異なる前記状態遷移条件
    を有することを特徴とするアレイ型プロセッサ。
19. 【請求項１９】 上記請求項１５又は１６に記載のアレ
    イ型プロセッサにおいて、 前記シーケンサ部が、イベントからイベント識別コード
    を生成し、さらに、前記状態遷移テーブルメモリを、前
    記ある時点の状態番号と前記イベント識別コードとで検
    索し、この検索において、前記ある時点の状態番号が合
    致し、かつ、前記イベント識別コードが前記状態遷移条
    件を満たす前記記述エントリがある場合には、前記記述
    エントリにおける前記次の時点の状態番号に基づいて、
    前記状態遷移先の状態を決定することを特徴とするアレ
    イ型プロセッサ。
20. 【請求項２０】 上記請求項１９に記載のアレイ型プロ
    セッサにおいて、 前記イベントが通知されない場合に、前記シーケンサ部
    が、前記イベントが発生しなかったことを示すイベント
    識別コードを生成し、さらに、前記ある時点の状態番号
    と前記イベント識別コードの組み合わせにより前記状態
    遷移テーブルメモリを検索することを特徴とするアレイ
    型プロセッサ。
21. 【請求項２１】 上記請求項１７又は１８に記載のアレ
    イ型プロセッサにおいて、 前記シーケンサ部が、イベントからイベント識別コード
    を生成し、さらに、前記イベント状態遷移テーブルを前
    記ある時点の状態番号と前記イベント識別コードとで検
    索すると同時に、前記デフォルト状態遷移テーブルを前
    記ある時点の状態番号で検索し、この検索において、前
    記イベント状態遷移テーブルに、前記ある時点の状態番
    号と前記イベント識別コードが一致する前記記述エント
    リがある場合には、前記記述エントリにおける前記次の
    時点の状態番号に基づいて、前記状態遷移先の状態を決
    定し、あるいは、前記イベント状態遷移テーブルに、前
    記ある時点の状態番号と前記イベント識別コードとが一
    致する前記記述エントリが無かった場合には、前記デフ
    ォルト状態遷移テーブルにおける前記ある時点の状態番
    号と一致する前記記述エントリの前記次の時点の状態番
    号に基づいて、前記状態遷移先の状態を決定することを
    特徴とするアレイ型プロセッサ。
22. 【請求項２２】 上記請求項１９から２１のいずれかに
    記載のアレイ型プロセッサにおいて、 前記状態遷移テーブルメモリからなる内容アドレスメモ
    リに、前記ある時点の状態番号と前記イベント識別コー
    ドとが入力され、前記内容アドレスメモリと前記記述エ
    ントリとの並列照合により一致した前記記述エントリに
    おける前記次の時点の状態番号が出力されることを特徴
    とするアレイ型プロセッサ。
23. 【請求項２３】 上記請求項１７から２２のいずれかに
    記載のアレイ型プロセッサにおいて、 前記次の時点の状態番号の生成の開始以降、若しくは終
    了以降に、前記状態遷移先の状態に対応した前記命令コ
    ードメモリのアドレス及び／又は前記接続構成情報メモ
    リのアドレスの生成が行われることを特徴とするアレイ
    型プロセッサ。
24. 【請求項２４】 上記請求項１７から２２のいずれかに
    記載のアレイ型プロセッサにおいて、 決定された前記状態遷移先の状態が、前記状態遷移管理
    部において前記ある時点の状態とされた時点で、前記あ
    る時点の状態に対応する前記アドレスの生成を開始する
    ことを特徴とするアレイ型プロセッサ。
25. 【請求項２５】 上記請求項１４から２４のいずれかに
    記載のアレイ型プロセッサにおいて、 前記次の時点の状態番号の生成開始から前記プロセッサ
    エレメントおよび前記プログラマブルスイッチエレメン
    トに前記命令コードメモリのアドレス及び／又は前記接
    続構成情報メモリのアドレスが届くまでのパスに、レジ
    スタを設け、前記次の時点の状態番号の生成開始時点
    と、前記プロセッサエレメントおよび前記プログラマブ
    ルスイッチエレメントが前記アドレスを受け取る時点と
    を、別サイクルとすることを特徴とするアレイ型プロセ
    ッサ。
26. 【請求項２６】 上記請求項１４から２４のいずれかに
    記載のアレイ型プロセッサにおいて、 前記次の時点の状態番号の生成を開始する時点から、前
    記プロセッサエレメントおよび前記プログラマブルスイ
    ッチエレメントに前記命令コードメモリのアドレス及び
    ／又は前記接続構成情報メモリのアドレスが届くまでを
    一つのサイクルとして独立させることを特徴とするアレ
    イ型プロセッサ。
27. 【請求項２７】 上記請求項１９から２２のいずれかに
    記載のアレイ型プロセッサにおいて、 前記イベント識別コードを前記シーケンサ部から前記状
    態遷移テーブルメモリへ伝搬する接続線上に第一のレジ
    スタを設け、該第一のレジスタにより前記イベント識別
    コードを前記接続線上において一時保持することで、前
    記次の時点の状態番号の生成開始時点と、前記プロセッ
    サエレメントおよび前記プログラマブルスイッチエレメ
    ントが前記命令コードメモリのアドレス及び／又は前記
    接続構成情報メモリのアドレスを受け取る時点とを、別
    サイクルとすることを特徴とするアレイ型プロセッサ。
28. 【請求項２８】 上記請求項２７に記載のアレイ型プロ
    セッサにおいて、 前記状態遷移テーブルメモリが、前記ある時点の状態番
    号を含む全てのエントリにおける前記次の時点の状態番
    号を保持する一つ以上の第二のレジスタを有し、前記状
    態遷移条件が満たされる場合には、前記一つ以上の第二
    のレジスタで保持されている前記次の時点の状態番号の
    内、前記状態遷移条件を満たすいずれかを選択して出力
    することを特徴とするアレイ型プロセッサ。
29. 【請求項２９】 上記請求項２８に記載のアレイ型プロ
    セッサにおいて、 前記第一のレジスタ及び第二のレジスタ各々に対して、
    使用するか否かを選択するセレクタを有し、 前記命令コードが、前記第一及び第二のレジスタを使用
    するか否かを制御する制御情報を含み、 前記セレクタが、前記命令コードに基づき前記第一及び
    第二のレジスタを使用するか否かを選択することを特徴
    とするアレイ型プロセッサ。
30. 【請求項３０】 上記請求項１から２９のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移管理部が、クロック信号入力端子を有して
    おり、このクロック信号入力端子から入力されるクロッ
    ク信号の立ち上がり及び／又は立ち下がりにおいて、前
    記演算状態の遷移動作を同期させることを特徴とするア
    レイ型プロセッサ。
31. 【請求項３１】 上記請求項１から３０のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移管理部が、現時点での演算状態に依存せず
    に状態遷移させるための強制状態遷移信号により、強制
    的に前記演算状態が遷移することを特徴とするアレイ型
    プロセッサ。
32. 【請求項３２】 上記請求項１から３０のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移テーブルが、入力された前記イベント識別
    コードとの一致を検出する強制状態遷移テーブルを有
    し、この強制状態遷移テーブルにおいて、前記状態遷移
    テーブルに入力された前記イベント識別コードと一致す
    る前記記述エントリが存在する場合には、前記記述エン
    トリに記述された次の時点の状態番号を強制的に状態遷
    移先の状態とすることを特徴とするアレイ型プロセッ
    サ。
33. 【請求項３３】 上記請求項１から３２のいずれかに記
    載のアレイ型プロセッサにおいて、 前記状態遷移管理部が、前記データパス部を制御する演
    算制御情報メモリを有することを特徴とするアレイ型プ
    ロセッサ。