JP4530042B2 - プロセッサアレイ、プロセッサエレメント複合体、マイクロ命令制御装置およびマイクロ命令制御方法 - Google Patents
プロセッサアレイ、プロセッサエレメント複合体、マイクロ命令制御装置およびマイクロ命令制御方法 Download PDFInfo
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Description
1.1)プロセッサアレイ
図2は本発明の第1実施形態によるプロセッサアレイを従来のプロセッサアレイと比較して説明するために用いられ、(A)は本発明の第1実施形態によるプロセッサアレイの命令系統を示す概略的ブロック図、(B)は従来のプロセッサアレイの命令系統を示す概略的ブロック図である。ここでは、図を煩雑にしないために2行4列のプロセッサエレメントだけを図示しているが、所望の数のプロセッサエレメントが配列されても同様である。
図3は本発明の第1実施形態によるプロセッサエレメント複合体の構成を示すブロック図である。プロセッサエレメント複合体300は、2つのロジックブロック2aおよび2bと、複数の圧縮命令を格納する共有化マイクロプログラムメモリ3と、ロジックブロック2aおよび2bへそれぞれ与えられる2つのマイクロ命令を生成するための復号部と、を有する。復号部は、後述するように、ロジックブロック2aに付随するセレクタ7.1a〜7.4aとロジックブロック2bに付随するセレクタ7.1b〜7.4bとから構成される。
図4(A)は、従来の独立した隣接プロセッサエレメントにおけるマイクロプログラムメモリコア30aおよび30bに格納された複数のマイクロ命令の一例を示した模式図、(B)は本発明の第1実施形態におけるメモリコア30に格納された複数の圧縮命令を示した模式図、(C)は1つの圧縮命令における位置情報13のフォーマットを示す模式図である。
次に、共有化マイクロプログラムメモリ30に図4(B)および(C)に示す圧縮命令が格納されている場合を例にとって、図3に示すプロセッサエレメント複合体300の動作を簡単に説明する。
図5はプロセッサアレイの動作説明のための回路図である。図5に示すように、プロセッサアレイでは単一プロセッサにはない固有の現象が生じることがある。ここで、白い四角で示されたプロセッサエレメント(たとえば1a)は、命令の多くの部分が有効なデータが占められており、斜線ハッチングの四角で示されたプロセッサエレメント(たとえば1b)は、命令の多くの部分が無効なデータ(デフォルト値)で占められるものとする。
2つのプロセッサエレメントで1つのマイクロプログラムメモリを共有する仕方は第1実施形態の横方向に並んだプロセッサエレメントに限定されるものではない。上述した第1実施形態のプロセッサエレメント複合体では、図2(B)に示したように横に隣り合った2つのプロセッサエレメント1aおよび1bのマイクロプログラムメモリを共有化したものであるから、プロセッサエレメント1aおよび1bのマイクロプログラムメモリ3aおよび3bの横幅の合計より、図2(A)のプロセッサエレメント複合体300のマイクロプログラムメモリ3の横幅のほうが大幅に短くなる。これは2つのマイクロプログラムメモリの共有化に伴って、無効なデータ(デフォルト値)を省き、マイクロプログラムメモリのデータ幅の節減を行ったためである。これによって図2(A)に示すように、ロジックブロック2aおよび2bの横幅を従来の横幅(図2(B))に比べて縮小し演算器やスイッチの配置を設計し直す必要がある。
1つのマイクロプログラムメモリを共有するプロセッサエレメントの数は上記第1および第2実施形態のように2個に限定されるものではない。
本発明によれば、1つのマイクロプログラムメモリにより複数のロジックブロックを制御するだけでなく、複数のマイクロプログラムメモリにより1つのロジックブロックを制御することも可能である。
本発明の第1および第2実施形態では、共有化マイクロプログラムメモリに格納される命令の有効データは3個、ロジックブロック当たりの区間命令は4個で説明したが、これらの個数に限定されるものではない。以下、変形例について説明する。
2、2a、2b ロジックブロック
3、3a、3b、3ab、3bc、3cd マイクロプログラムメモリ
4 マイクロプログラムメモリのアドレス信号
5、5ab、5bc、5cd アドレスデコーダ
6.1a〜6.4a、6.1b〜6.4b、6.1c〜6.4c、6.1d〜6.2d 区間命令
7.1a〜7.4a、7.1b〜7.4b、7.1c〜7.4c、7.1d〜7.2d セレクタ
8.1a〜8.4a、8.1b〜8.4b、8.1c〜8.4c、8.1d〜8.2d 位置情報内の選択制御データ
9 有効データの分配範囲
10、10ab、10bc、10cd 命令
10.1〜10,6 ワードデータ
11.1〜11.4、11.1ab、11.2ab、11.1bc、11.2bc、11.1cd、11.2cd 有効データ部
12 デフォルト値
13、13ab、13bc、13cd 位置情報
30、30ab、30bc、30cd マイクロプログラムメモリコア
100 プログラマブル配線
200 シーケンサ
300 プロセッサエレメント複合体
Claims (16)
- マイクロ命令により各々の機能を決定する複数のロジックブロックの、プログラマブルに接続された配列を有するプロセッサアレイにおいて、
所定の数の前記ロジックブロックに対し1個ずつ配置され、複数のマイクロ命令の有効データが少なくとも一部分に格納された複数の有効データ部と各有効データ部がマイクロ命令のどの位置に対応するかを示す位置情報とを含む圧縮命令を複数個格納するメモリ手段と、
前記所定の数のロジックブロックと該所定の数のロジックブロックに対し配置された前記メモリ手段とを接続し、該メモリ手段が格納する前記複数の圧縮命令のいずれか1個の圧縮命令に含まれる前記位置情報に基づいて、所定データ及び該圧縮命令に含まれる前記有効データ部から、該圧縮命令が格納されるメモリ手段に接続する前記所定の数のロジックブロックの各々に供給するためのマイクロ命令を生成するマイクロ命令生成手段と、
を有し、
前記マイクロ命令生成手段は、1個の前記圧縮命令から前記所定の数のロジックブロックに同時に供給するだけのマイクロ命令を生成する
ことを特徴とするプロセッサアレイ。 - 前記複数のロジックブロックは一次元アレイ状に配列され、前記マイクロ命令生成手段は前記複数のメモリ手段をそれぞれ隣接する2つのロジックブロックに接続することを特徴とする請求項1に記載のプロセッサアレイ。
- 前記複数のロジックブロックは二次元アレイ状に配列され、前記マイクロ命令生成手段は前記複数のメモリ手段をそれぞれ上下方向に隣接する2つのロジックブロックに接続することを特徴とする請求項1に記載のプロセッサアレイ。
- 前記複数のロジックブロックは二次元アレイ状に配列され、前記マイクロ命令生成手段は前記複数のメモリ手段をそれぞれ上下左右に隣接する4つのロジックブロックに接続することを特徴とする請求項1に記載のプロセッサアレイ。
- 前記複数のロジックブロックは一次元アレイ状に配列され、前記マイクロ命令生成手段は、前記複数のメモリ手段の各々を隣接する2つのロジックブロックに接続し、かつ、前記複数のロジックブロックの各々を隣接する2つのメモリ手段に接続する、ことを特徴とする請求項1に記載のプロセッサアレイ。
- 前記複数のロジックブロックは二次元アレイ状に配列され、前記マイクロ命令生成手段は、前記複数のメモリ手段の各々を隣接する2つのロジックブロックに接続し、かつ、前記複数のロジックブロックの各々を隣接する2つのメモリ手段に接続する、ことを特徴とする請求項1に記載のプロセッサアレイ。
- 前記マイクロ命令生成手段は、各ロジックブロックに対応して設けられ、前記位置情報に従って前記有効データ部および前記所定データのいずれかを選択し、前記マイクロ命令を構成する複数の区間データをそれぞれ生成する複数の選択手段を含むことを特徴とする請求項1ないし請求項6のいずれかに記載のプロセッサアレイ。
- 前記複数のメモリ手段の各々に格納された前記複数の有効データ部の合計のデータ幅は、前記マイクロ命令のデータ幅より短いことを特徴とする請求項1に記載のプロセッサアレイ。
- 前記複数のメモリ手段の各々は、前記複数の有効データ部および前記位置情報からなる命令を複数個格納し、アドレス信号に従って前記複数の命令の1つを指定するアドレスデコーダを更に有することを特徴とする請求項1に記載のプロセッサアレイ。
- 前記アドレス信号を生成するシーケンサを更に有することを特徴とする請求項9に記載のプロセッサアレイ。
- 他のロジックブロックとプログラマブルに接続可能で、マイクロ命令により各々の機能を決定する複数のロジックブロックと、
複数のマイクロ命令の有効データが少なくとも一部分に格納された複数の有効データ部と各有効データ部がマイクロ命令のどの位置に対応するかを示す位置情報とを含む圧縮命令を複数個格納するメモリ手段と、
アドレス信号に従って前記複数の圧縮命令の1つを指定するアドレスデコーダと、
前記メモリ手段と所定の数の前記ロジックブロックとを接続し、前記アドレスデコーダにより指定された1個の圧縮命令に含まれる前記位置情報に基づいて、該圧縮命令に含まれる前記有効データ部および所定データから、前記所定の数のロジックブロックに供給するためのマイクロ命令を復号化する復号化手段と、
を有し、
前記復号化手段は、1個の前記圧縮命令から前記所定の数のロジックブロックに同時に供給するだけのマイクロ命令を復号化する
ことを特徴とするプロセッサエレメント複合体。 - 前記復号化手段は、各ロジックブロックに対応して設けられ、前記位置情報に従って前記有効データ部および前記所定データのいずれかを選択し、前記マイクロ命令を構成する複数の区間データをそれぞれ生成する複数のセレクタからなることを特徴とする請求項11に記載のプロセッサエレメント複合体。
- 請求項11または請求項12に記載のプロセッサエレメント複合体を複数個配列し、各プロセッサエレメント複合体の前記複数のロジックブロックの各々は、演算器とロジックブロック間をプログラマブルに接続するスイッチとを含むことを特徴とするプロセッサアレイ。
- 複数の同等なロジックブロックB1〜BN(Nは2以上の整数)と、前記ロジックブロックの各々に付随する複数のセレクタと、前記ロジックブロックB1〜BNに対応して配列された複数のマイクロプログラムメモリP1〜PN-1とを有し、
前記ロジックブロックB1〜BNの各々は、演算器と、ロジックブロック間をプログラマブルに接続するスイッチとを含み、
前記マイクロプログラムメモリP1〜PMの各々に格納されている複数の命令の各々は、位置情報と複数の有効データ部とを含み、
任意のロジックブロックBi(i=2,・・・,N−1)に付随する前記複数のセレクタのうち第1のグループは、マイクロプログラムメモリPi-1から前記位置情報と前記複数の有効データ部とを供給され、前記複数のセレクタのうち第2のグループはマイクロプログラムメモリPiから前記位置情報と前記複数の有効データ部とを供給され、
前記複数のセレクタの各々は、前記位置情報に含まれるデータに基づいて、前記複数の有効データ部と既定値とから一つを選択して区間命令として出力し、
前記複数のセレクタから出力される区間命令によって、対応するロジックブロックの機能が決定され、
各ロジックブロックの前記区間命令の合計データ幅より、前記マイクロプログラムメモリの前記複数の有効データ部の合計データ幅が小さい、
ことを特徴とするプロセッサアレイ。 - プログラマブルに接続されマイクロ命令により各々の機能を決定する複数のロジックブロックに対して、それぞれマイクロ命令を供給するためのマイクロ命令制御装置において、
所定の数の前記ロジックブロックに対し1個ずつ配置され、複数のマイクロ命令の有効データが少なくとも一部分に格納された複数の有効データ部と各有効データ部がマイクロ命令のどの位置に対応するかを示す位置情報とを含む圧縮命令を複数個格納するメモリ手段と、
前記所定の数のロジックブロックと該所定の数のロジックブロックに対し配置された前記メモリ手段とを接続し、該メモリ手段が格納する前記複数の圧縮命令のいずれか1個の圧縮命令に含まれる前記位置情報に基づいて、所定データ及び該圧縮命令に含まれる前記有効データ部から、該圧縮命令が格納されるメモリ手段に接続する前記所定の数のロジックブロックの各々に供給するためのマイクロ命令を生成するマイクロ命令生成手段と、
を有し、
前記マイクロ命令生成手段は、1個の前記圧縮命令から前記所定の数のロジックブロックに同時に供給するだけのマイクロ命令を生成する
ことを特徴とするマイクロ命令制御装置。 - プログラマブルに接続されマイクロ命令により各々の機能を決定する複数のロジックブロックに対して、それぞれマイクロ命令を供給するためのマイクロ命令制御方法において、
複数のマイクロ命令の有効データが少なくとも一部分に格納された複数の有効データ部と各有効データ部がマイクロ命令のどの位置に対応するかを示す位置情報とを含む圧縮命令を複数個メモリ手段に格納し、
アドレス信号に従って前記メモリ手段に格納された前記複数の圧縮命令から1つを指定し、
前記指定された1つの圧縮命令の前記位置情報に基づいて、所定データおよび該圧縮命令に含まれる前記有効データ部から、前記メモリ手段に接続される所定の数の前記ロジックブロックに同時に供給するだけのマイクロ命令を復号し、
前記復号されたマイクロ命令を対応する前記所定の数のロジックブロックへ供給する、
ことを特徴とするマイクロ命令制御方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH07175648A (ja) * | 1993-04-13 | 1995-07-14 | Nec Corp | マイクロプログラム制御装置 |
JPH07182169A (ja) * | 1993-12-24 | 1995-07-21 | Toshiba Corp | 並列処理型コンピュータ |
JPH09198356A (ja) * | 1996-01-22 | 1997-07-31 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
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---|---|---|---|---|
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JPH07182169A (ja) * | 1993-12-24 | 1995-07-21 | Toshiba Corp | 並列処理型コンピュータ |
JPH09198356A (ja) * | 1996-01-22 | 1997-07-31 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
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