JP2000067020A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Abstract
(57)【要約】
【課題】プロセッサとインストラクション・メモリを１
対１に装備したマルチプロセッサシステムの構成で、イ
ンストラクション・メモリをマルチポート・メモリにす
ることによって、インストラクション・メモリの容量を
削減することと共に、アプリケーションの必要とするプ
ログラム領域を柔軟に割り当てることができる。 【解決手段】プロセッサ１のインストラクション・ポー
ト１２とプロセッサ２のインストラクション・ポート１
３を、マルチポート・メモリ３の２つのポートに接続す
ることで、各々のプロセッサ専有のバス・ポートとする
ことができる。このようにして、インストラクション・
メモリをマルチポート・メモリとすることで、２つのプ
ロセッサのインストラクション・メモリを共有すること
ができる。
対１に装備したマルチプロセッサシステムの構成で、イ
ンストラクション・メモリをマルチポート・メモリにす
ることによって、インストラクション・メモリの容量を
削減することと共に、アプリケーションの必要とするプ
ログラム領域を柔軟に割り当てることができる。 【解決手段】プロセッサ１のインストラクション・ポー
ト１２とプロセッサ２のインストラクション・ポート１
３を、マルチポート・メモリ３の２つのポートに接続す
ることで、各々のプロセッサ専有のバス・ポートとする
ことができる。このようにして、インストラクション・
メモリをマルチポート・メモリとすることで、２つのプ
ロセッサのインストラクション・メモリを共有すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明はマルチプロセッサシ
ステムのインストラクション・メモリ構成に関するもの
である。
ステムのインストラクション・メモリ構成に関するもの
である。
【０００２】
【従来の技術】従来、マルチプロセッサシステムのイン
ストラクション・メモリの構成は、複数のプロセッサが
共通バスを介してメモリを共有する構成と、各プロセッ
サが単独でメモリを装備して構成する２つの構成があ
る。そしてマルチプロセッサシステムの規模の増大に伴
いアプリケーションが必要とするメモリ使用容量も大き
くなるため、インストラクション・メモリの容量もそれ
に対応しなければならなくなってきていた。その中でマ
ルチプロセッサシステムの構成において共通バスを用い
るマルチプロセッサシステムでは、メモリを増設するこ
とで対応ができるが、後者のプロセッサ毎にメモリを装
備している構成では、マルチプロセッサシステム上にあ
る複数のプロセッサの数に相当する数のインストラクシ
ョン・メモリに対して、各々メモリ容量を増やさなくて
はならず、マルチプロセッサシステムの回路設計におい
て、メモリの容量の増加を見越したインストラクション
・メモリの容量を確保しなくてはならなかった。
ストラクション・メモリの構成は、複数のプロセッサが
共通バスを介してメモリを共有する構成と、各プロセッ
サが単独でメモリを装備して構成する２つの構成があ
る。そしてマルチプロセッサシステムの規模の増大に伴
いアプリケーションが必要とするメモリ使用容量も大き
くなるため、インストラクション・メモリの容量もそれ
に対応しなければならなくなってきていた。その中でマ
ルチプロセッサシステムの構成において共通バスを用い
るマルチプロセッサシステムでは、メモリを増設するこ
とで対応ができるが、後者のプロセッサ毎にメモリを装
備している構成では、マルチプロセッサシステム上にあ
る複数のプロセッサの数に相当する数のインストラクシ
ョン・メモリに対して、各々メモリ容量を増やさなくて
はならず、マルチプロセッサシステムの回路設計におい
て、メモリの容量の増加を見越したインストラクション
・メモリの容量を確保しなくてはならなかった。
【０００３】
【発明が解決しようとする課題】このように、前記のマ
ルチプロセッサシステムにおいて、各プロセッサごとに
インストラクション・メモリを装備した構成では、シス
テム規模が大きくなることで、インストラクション・メ
モリがプロセッサに対して１対１に対応している限り、
各プロセッサが必要とするプログラム量の増大により、
メモリの容量も大きな容量が必要となり、マルチプロセ
ッサシステムの回路設計において、インストラクション
・メモリの面積的な増加による他のＩＣへの影響および
容量増加に伴う消費電力の増加による電源容量の確保が
軽視できない状況となってきていた。
ルチプロセッサシステムにおいて、各プロセッサごとに
インストラクション・メモリを装備した構成では、シス
テム規模が大きくなることで、インストラクション・メ
モリがプロセッサに対して１対１に対応している限り、
各プロセッサが必要とするプログラム量の増大により、
メモリの容量も大きな容量が必要となり、マルチプロセ
ッサシステムの回路設計において、インストラクション
・メモリの面積的な増加による他のＩＣへの影響および
容量増加に伴う消費電力の増加による電源容量の確保が
軽視できない状況となってきていた。
【０００４】また、前述した、各プロセッサ毎に一定容
量のインストラクション・メモリを専有した構成では柔
軟なメモリ容量の対応ができなかった。なぜならば、イ
ンストラクション・メモリの使用容量がアプリケーショ
ンごとに変化するため、前述したような、インストラク
ション・メモリが一定の容量で割り当てられている場合
には、アプリケーションごとに適切なメモリ容量の割り
当てができず、使用するアプリケーションの必要なメモ
リ容量が少ない状況では、メモリを有効に使用できず未
使用な部分を設定することになり非効率的であった。ま
た必要なメモリ容量が足らない状況ではプロセッサから
アプリケーションを起動するのが困難になり、アプリケ
ーションの能力を十分に機能させることができなくなっ
てしまうという問題が生じていた。
量のインストラクション・メモリを専有した構成では柔
軟なメモリ容量の対応ができなかった。なぜならば、イ
ンストラクション・メモリの使用容量がアプリケーショ
ンごとに変化するため、前述したような、インストラク
ション・メモリが一定の容量で割り当てられている場合
には、アプリケーションごとに適切なメモリ容量の割り
当てができず、使用するアプリケーションの必要なメモ
リ容量が少ない状況では、メモリを有効に使用できず未
使用な部分を設定することになり非効率的であった。ま
た必要なメモリ容量が足らない状況ではプロセッサから
アプリケーションを起動するのが困難になり、アプリケ
ーションの能力を十分に機能させることができなくなっ
てしまうという問題が生じていた。
【０００５】本発明は、以上の問題に鑑み、インストラ
クション・メモリをマルチポート・メモリに置き換える
ことによって、そのポート数に応じた専有ポートをプロ
セッサに割り当て、インストラクション・メモリとして
の処理時間を落とすことなく、メモリの容量削減とチッ
プ面積の削減と消費電力の削減とを可能にし、メモリ容
量の割り当て量を許容容量の範囲内において任意に設定
できるマルチプロセッサシステムを提供することを目的
とする。
クション・メモリをマルチポート・メモリに置き換える
ことによって、そのポート数に応じた専有ポートをプロ
セッサに割り当て、インストラクション・メモリとして
の処理時間を落とすことなく、メモリの容量削減とチッ
プ面積の削減と消費電力の削減とを可能にし、メモリ容
量の割り当て量を許容容量の範囲内において任意に設定
できるマルチプロセッサシステムを提供することを目的
とする。
【０００６】
【課題を解決するための主段】前記課題を解決する本出
願第一の発明は複数個のプロセッサを有してなるマルチ
プロセッサシステムのインストラクション・メモリを共
有化することを特徴としている。マルチプロセッサシス
テムの複数個のプロセッサに対して、インストラクショ
ン・メモリを共有することは、インストラクション・メ
モリの容量の削減による消費電力の削減とチップ面積の
削減ができる。また、インストラクション・メモリは、
メイン・プログラムを共有プロセッサ毎に割り振り、各
プロセッサの専有プログラム領域として設定し、メイン
プログラムから呼び出されるサブ・プログラムは、複数
個のプロセッサの共有プログラムとして割り振られるこ
とでメモリ領域を削減することができる。
願第一の発明は複数個のプロセッサを有してなるマルチ
プロセッサシステムのインストラクション・メモリを共
有化することを特徴としている。マルチプロセッサシス
テムの複数個のプロセッサに対して、インストラクショ
ン・メモリを共有することは、インストラクション・メ
モリの容量の削減による消費電力の削減とチップ面積の
削減ができる。また、インストラクション・メモリは、
メイン・プログラムを共有プロセッサ毎に割り振り、各
プロセッサの専有プログラム領域として設定し、メイン
プログラムから呼び出されるサブ・プログラムは、複数
個のプロセッサの共有プログラムとして割り振られるこ
とでメモリ領域を削減することができる。
【０００７】また本出願第２の発明は、プロセッサのデ
ータバスおよび命令バスを分離型とする複数個のプロセ
ッサを有してなるマルチプロセッサシステムのインスト
ラクション・メモリを共有化することを特徴とする。プ
ロセッサの内部構成をデータバスと命令バス分離型のプ
ロセッサを用いることによりインストラクション・メモ
リは命令バス専用メモリとして構成される。このことよ
りインストラクション・メモリは複数個のプロセッサに
対して、インストラクション・メモリの命令プログラム
を共有することで、インストラクション・メモリのメモ
リ容量の削減により消費電力の削減とチップ面積の削減
ができる。また、インストラクション・メモリの共有化
は、メイン・プログラムを各プロセッサ毎に割り振り、
各プロセッサの専有プログラム領域として設定し、メイ
ンプログラムから呼び出されるサブ・プログラムは、複
数個のプロセッサの共有プログラムとして割り振られる
ことでメモリ領域を削減することができる。
ータバスおよび命令バスを分離型とする複数個のプロセ
ッサを有してなるマルチプロセッサシステムのインスト
ラクション・メモリを共有化することを特徴とする。プ
ロセッサの内部構成をデータバスと命令バス分離型のプ
ロセッサを用いることによりインストラクション・メモ
リは命令バス専用メモリとして構成される。このことよ
りインストラクション・メモリは複数個のプロセッサに
対して、インストラクション・メモリの命令プログラム
を共有することで、インストラクション・メモリのメモ
リ容量の削減により消費電力の削減とチップ面積の削減
ができる。また、インストラクション・メモリの共有化
は、メイン・プログラムを各プロセッサ毎に割り振り、
各プロセッサの専有プログラム領域として設定し、メイ
ンプログラムから呼び出されるサブ・プログラムは、複
数個のプロセッサの共有プログラムとして割り振られる
ことでメモリ領域を削減することができる。
【０００８】また本出願第３の発明は、本出願第１の発
明または本出願第２の発明の前記インストラクション・
メモリにおいてマルチポート・メモリであることを特徴
とする。このように本出願第３の発明はインストラクシ
ョン・メモリにマルチポート・メモリを使用することで
複数のポートをプロセッサごとに割り振りポート数分の
プロセッサを共有化することでができ、インストラクシ
ョン・メモリ容量の削減により消費電力の削減とチップ
面積の削減ができる。
明または本出願第２の発明の前記インストラクション・
メモリにおいてマルチポート・メモリであることを特徴
とする。このように本出願第３の発明はインストラクシ
ョン・メモリにマルチポート・メモリを使用することで
複数のポートをプロセッサごとに割り振りポート数分の
プロセッサを共有化することでができ、インストラクシ
ョン・メモリ容量の削減により消費電力の削減とチップ
面積の削減ができる。
【０００９】また本出願第４の発明は、本出願第３の発
明の前記インストラクション・メモリにおいてマルチポ
ート・メモリであり、各プロセッサのメイン・プログラ
ムはマルチポート・メモリのポートごとに割り振られる
ことを特徴とする。インストラクション・メモリをマル
チポート・メモリとすることで複数のプロセッサを１ポ
ートづつに割り振りポート数分のプロセッサを共有化す
ることで、インストラクション・メモリの容量の削減に
より消費電力の削減とチップ面積の削減ができる。また
各プロセッサの命令バスはマルチポート・メモリのポー
トと独立してプロセッサごとに割り振られることで、そ
のプロセッサは他のプロセッサの影響を受けずにアクセ
スができる。そして、そのプロセッサはマルチポート・
メモリのメイン・プログラム領域を各々確保することで
複数のプロセッサから複数のプロセッサに対応した各ポ
ートを経由してメイン・プログラムと直接アクセスがで
きるように設定される。これはインストラクション・メ
モリの容量を削減したにもかかわらず、各プロセッサが
インストラクション・メモリを独立して装備されていた
時と同じようにアクセスをすることができるようにした
ものである。
明の前記インストラクション・メモリにおいてマルチポ
ート・メモリであり、各プロセッサのメイン・プログラ
ムはマルチポート・メモリのポートごとに割り振られる
ことを特徴とする。インストラクション・メモリをマル
チポート・メモリとすることで複数のプロセッサを１ポ
ートづつに割り振りポート数分のプロセッサを共有化す
ることで、インストラクション・メモリの容量の削減に
より消費電力の削減とチップ面積の削減ができる。また
各プロセッサの命令バスはマルチポート・メモリのポー
トと独立してプロセッサごとに割り振られることで、そ
のプロセッサは他のプロセッサの影響を受けずにアクセ
スができる。そして、そのプロセッサはマルチポート・
メモリのメイン・プログラム領域を各々確保することで
複数のプロセッサから複数のプロセッサに対応した各ポ
ートを経由してメイン・プログラムと直接アクセスがで
きるように設定される。これはインストラクション・メ
モリの容量を削減したにもかかわらず、各プロセッサが
インストラクション・メモリを独立して装備されていた
時と同じようにアクセスをすることができるようにした
ものである。
【００１０】また本出願第５の発明は、本出願第３の発
明のインストラクション・メモリにおいて、各プロセッ
サのメイン・プログラムから呼び出されるサブ・プログ
ラムを共有プログラム領域としたことを特徴とする。こ
のように各プロセッサ毎に独立したメイン・プログラム
領域が確保され、メイン・プログラムから呼び出される
共通のプログラムをサブ・プログラム領域として確保し
ている。そして複数のプロセッサから複数のプロセッサ
に対応した各ポートを経由してメイン・プログラムと直
接アクセスできるように設定されていることで、各プロ
セッサからおのおののメイン・プログラムが実行処理さ
れ、その実行処理をする内容によっては共有プログラム
領域にあるサブ・プログラムが実行処理される。このよ
うにしてプログラムの共有化が可能となりサブ・プログ
ラム領域の容量がメモリ容量の削減となる。
明のインストラクション・メモリにおいて、各プロセッ
サのメイン・プログラムから呼び出されるサブ・プログ
ラムを共有プログラム領域としたことを特徴とする。こ
のように各プロセッサ毎に独立したメイン・プログラム
領域が確保され、メイン・プログラムから呼び出される
共通のプログラムをサブ・プログラム領域として確保し
ている。そして複数のプロセッサから複数のプロセッサ
に対応した各ポートを経由してメイン・プログラムと直
接アクセスできるように設定されていることで、各プロ
セッサからおのおののメイン・プログラムが実行処理さ
れ、その実行処理をする内容によっては共有プログラム
領域にあるサブ・プログラムが実行処理される。このよ
うにしてプログラムの共有化が可能となりサブ・プログ
ラム領域の容量がメモリ容量の削減となる。
【００１１】また本出願第６の発明は、本出願第１の発
明および本出願第２の発明のインストラクション・メモ
リにおいて、インストラクション・メモリは１ポート・
メモリとして構成され、そのインストラクション・メモ
リを複数個のプロセッサで共有できるように制御回路を
設けたことを特徴とする。このようにインストラクショ
ン・メモリを１ポート・メモリとして使用する場合は、
１つのポートを複数のプロセッサが共有する事になり、
各プロセッサからの同時のアクセスに対応しなければな
らない。これを１ポート・メモリでインストラクション
・メモリを共有化できるように制御を行うための制御回
路を設けることで各プロセッサからのアクセス調停とメ
モリの共有化に対応することができる。また、１ポート
・メモリはマルチポート・メモリと比較した場合、一般
に回路構成が単純で回路規模も小さく、低消費電力でア
クセススピードの速いメモリを選択できることから、イ
ンストラクション・メモリの容量の削減および低コスト
化と共に消費電力の削減ができる。
明および本出願第２の発明のインストラクション・メモ
リにおいて、インストラクション・メモリは１ポート・
メモリとして構成され、そのインストラクション・メモ
リを複数個のプロセッサで共有できるように制御回路を
設けたことを特徴とする。このようにインストラクショ
ン・メモリを１ポート・メモリとして使用する場合は、
１つのポートを複数のプロセッサが共有する事になり、
各プロセッサからの同時のアクセスに対応しなければな
らない。これを１ポート・メモリでインストラクション
・メモリを共有化できるように制御を行うための制御回
路を設けることで各プロセッサからのアクセス調停とメ
モリの共有化に対応することができる。また、１ポート
・メモリはマルチポート・メモリと比較した場合、一般
に回路構成が単純で回路規模も小さく、低消費電力でア
クセススピードの速いメモリを選択できることから、イ
ンストラクション・メモリの容量の削減および低コスト
化と共に消費電力の削減ができる。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態をマル
チプロセッサシステムにおいて、インストラクション・
メモリを共有化したメモリおよびメモリ構成として用い
たシステムを例にして説明する。 （第１の実施の形態）図１は、本発明の一実施の形態で
あるマルチプロセッサシステムのブロック図である。本
発明の一実施の形態のマルチプロセッサシステムは、シ
ステム・バス１１にプロセッサ１およびプロセッサ２が
共有接続されており、各プロセッサの、それぞれのイン
ストラクション・ポート１２およびインストラクション
・ポート１３にマルチポート・メモリ３のポート１６と
ポート１７の２つのポートが独立して接続される。
チプロセッサシステムにおいて、インストラクション・
メモリを共有化したメモリおよびメモリ構成として用い
たシステムを例にして説明する。 （第１の実施の形態）図１は、本発明の一実施の形態で
あるマルチプロセッサシステムのブロック図である。本
発明の一実施の形態のマルチプロセッサシステムは、シ
ステム・バス１１にプロセッサ１およびプロセッサ２が
共有接続されており、各プロセッサの、それぞれのイン
ストラクション・ポート１２およびインストラクション
・ポート１３にマルチポート・メモリ３のポート１６と
ポート１７の２つのポートが独立して接続される。
【００１３】図１のマルチポート・メモリ３は、プロセ
ッサ１およびプロセッサ２のインストラクション・メモ
リとしてなり、それぞれプロセッサ１のメイン・プログ
ラム４とプロセッサ２のメイン・プログラム５は、プロ
セッサ１とプロセッサ２とが専有したメイン・プログラ
ムが割り当てられている、そして共有メモリとしてサブ
・プログラム６〜サブ・プログラム８が割り振られてい
る構成となっている。
ッサ１およびプロセッサ２のインストラクション・メモ
リとしてなり、それぞれプロセッサ１のメイン・プログ
ラム４とプロセッサ２のメイン・プログラム５は、プロ
セッサ１とプロセッサ２とが専有したメイン・プログラ
ムが割り当てられている、そして共有メモリとしてサブ
・プログラム６〜サブ・プログラム８が割り振られてい
る構成となっている。
【００１４】図２は、本発明のマルチプロセッサシステ
ムおける、マルチポート・メモリ３の内部構成を示す。
マルチポート・メモリ３は、内部アドレス領域が０００
０ｈ〜７ＦＦＦｈ番地のアドレスを有している場合、プ
ロセッサ１のメイン・プログラム４として００００ｈ〜
１ＦＦＦｈ番地を割り当てる。またプロセッサ２のメイ
ン・プログラム５に２０００ｈ〜３ＦＦＦｈ番地を割り
当てる。そして各メイン・プログラムから呼び出される
サブ・プログラム６〜サブ・プログラム８のアドレス
は、４０００ｈ〜７ＦＦＦｈ番地の領域に割り当てら
れ、このサブ・プログラム領域は各メイン・プログラム
を実行する時の共有プログラム領域として設定されるこ
とにより２つのプロセッサのインストラクション・メモ
リの共有メモリ領域とする。
ムおける、マルチポート・メモリ３の内部構成を示す。
マルチポート・メモリ３は、内部アドレス領域が０００
０ｈ〜７ＦＦＦｈ番地のアドレスを有している場合、プ
ロセッサ１のメイン・プログラム４として００００ｈ〜
１ＦＦＦｈ番地を割り当てる。またプロセッサ２のメイ
ン・プログラム５に２０００ｈ〜３ＦＦＦｈ番地を割り
当てる。そして各メイン・プログラムから呼び出される
サブ・プログラム６〜サブ・プログラム８のアドレス
は、４０００ｈ〜７ＦＦＦｈ番地の領域に割り当てら
れ、このサブ・プログラム領域は各メイン・プログラム
を実行する時の共有プログラム領域として設定されるこ
とにより２つのプロセッサのインストラクション・メモ
リの共有メモリ領域とする。
【００１５】従来のマルチプロセッサシステムのプロセ
ッサ毎にインストラクション・メモリが装備されている
構成では、インストラクション・メモリの容量はシステ
ム規模の拡大とプログラム量の増加により大きなメモリ
量を確保しなくてはならない。そのため、メモリの物理
的な面積増加によるチップ面積の専有率のアップと消費
電力の増加とメモリ容量の増加により、生産コストの高
騰をまぬがれることができなかった。しかしながら、以
上に示すように、本実施の形態では、マルチプロセッサ
システムのインストラクション・メモリをマルチポート
・メモリ３とすることにより、マルチポート・メモリ３
のポート数分を各プロセッサのインストラクション・ポ
ート１２およびインストラクション・ポート１３に対応
させることができるため、１つのマルチポート・メモリ
３でポート数分のプロセッサを共有することがでる。さ
らに、マルチポート・メモリのポート数をｎポートとす
ると、それを各々のプロセッサに対応させることでイン
ストラクション・メモリの個数が１／ｎとなり、その効
果はポート数分によって大きく向上することがわかり、
メモリの物理的な面積増加によるチップ面積の専有率の
減少と、消費電力の削減と、メモリ容量の削減により、
生産コストを削減することができる。
ッサ毎にインストラクション・メモリが装備されている
構成では、インストラクション・メモリの容量はシステ
ム規模の拡大とプログラム量の増加により大きなメモリ
量を確保しなくてはならない。そのため、メモリの物理
的な面積増加によるチップ面積の専有率のアップと消費
電力の増加とメモリ容量の増加により、生産コストの高
騰をまぬがれることができなかった。しかしながら、以
上に示すように、本実施の形態では、マルチプロセッサ
システムのインストラクション・メモリをマルチポート
・メモリ３とすることにより、マルチポート・メモリ３
のポート数分を各プロセッサのインストラクション・ポ
ート１２およびインストラクション・ポート１３に対応
させることができるため、１つのマルチポート・メモリ
３でポート数分のプロセッサを共有することがでる。さ
らに、マルチポート・メモリのポート数をｎポートとす
ると、それを各々のプロセッサに対応させることでイン
ストラクション・メモリの個数が１／ｎとなり、その効
果はポート数分によって大きく向上することがわかり、
メモリの物理的な面積増加によるチップ面積の専有率の
減少と、消費電力の削減と、メモリ容量の削減により、
生産コストを削減することができる。
【００１６】また、インストラクション・メモリをマル
チポート・メモリ３にしたことでポート数分のメモリ領
域を任意に確保することができ、アプリケーション毎に
インストラクション・メモリの容量が変わることに対
し、容易に対応することができるうえに、アプリケーシ
ョンのバージョンアップおよび変更、修正によるメモリ
の使用量の増加などに対し柔軟に対応することができ
る。 （第２の実施の形態）
チポート・メモリ３にしたことでポート数分のメモリ領
域を任意に確保することができ、アプリケーション毎に
インストラクション・メモリの容量が変わることに対
し、容易に対応することができるうえに、アプリケーシ
ョンのバージョンアップおよび変更、修正によるメモリ
の使用量の増加などに対し柔軟に対応することができ
る。 （第２の実施の形態）
【００１７】さらに、本発明のマルチプロセッサシステ
ムにおけるインストラクション・メモリを１ポート・メ
モリとした他の実施形態について説明する。図３は、プ
ロセッサ１およびプロセッサ２のインストラクション・
ポート１２およびインストラクション・ポート１３を制
御回路９で調停制御を行い、１ポート・メモリ１０のポ
ート１８に接続し、各プロセッサのインストラクション
・ポート１２およびインストラクション・ポート１３が
制御回路９によって、プロセッサ１およびプロセッサ２
からの読みだしプログラムの調停を行っている。そし
て、このメモリの内部構成は図示していないが、ポート
のみが１ポートとした構成である以外は、図２のインス
トラクション・メモリの内部構成と共通である。本実施
の形態のインストラクション・メモリでは、メイン・プ
ログラムの領域とメイン・プログラムから呼び出される
サブ・プログラムの領域とから構成される。そして１つ
のポートに２つのプロセッサのメイン・プログラムを割
り当てることとなり、各プロセッサからの読み出し処理
を１つのポートで行うためには、アクセスの調停を行う
制御回路９によってコントロールされ、各プロセッサ用
に割り当てられたメイン・プログラムから共有化された
サブ・プログラムの読み出しができる。以上により、マ
ルチポート・メモリの複数ポートによるインストラクシ
ョン・メモリの共有化と同様に、１ポート・メモリでも
制御回路を付加することでインストラクション・メモリ
の容量を削減することができる。また、１ポート・メモ
リの回路構成はマルチポート・メモリに比較すると、回
路規模が小さく、より一般的であるため、消費電力の削
減や処理機能の高速なメモリなどがあり、使用する用途
に応じて最適なメモリを選択することができる。
ムにおけるインストラクション・メモリを１ポート・メ
モリとした他の実施形態について説明する。図３は、プ
ロセッサ１およびプロセッサ２のインストラクション・
ポート１２およびインストラクション・ポート１３を制
御回路９で調停制御を行い、１ポート・メモリ１０のポ
ート１８に接続し、各プロセッサのインストラクション
・ポート１２およびインストラクション・ポート１３が
制御回路９によって、プロセッサ１およびプロセッサ２
からの読みだしプログラムの調停を行っている。そし
て、このメモリの内部構成は図示していないが、ポート
のみが１ポートとした構成である以外は、図２のインス
トラクション・メモリの内部構成と共通である。本実施
の形態のインストラクション・メモリでは、メイン・プ
ログラムの領域とメイン・プログラムから呼び出される
サブ・プログラムの領域とから構成される。そして１つ
のポートに２つのプロセッサのメイン・プログラムを割
り当てることとなり、各プロセッサからの読み出し処理
を１つのポートで行うためには、アクセスの調停を行う
制御回路９によってコントロールされ、各プロセッサ用
に割り当てられたメイン・プログラムから共有化された
サブ・プログラムの読み出しができる。以上により、マ
ルチポート・メモリの複数ポートによるインストラクシ
ョン・メモリの共有化と同様に、１ポート・メモリでも
制御回路を付加することでインストラクション・メモリ
の容量を削減することができる。また、１ポート・メモ
リの回路構成はマルチポート・メモリに比較すると、回
路規模が小さく、より一般的であるため、消費電力の削
減や処理機能の高速なメモリなどがあり、使用する用途
に応じて最適なメモリを選択することができる。
【００１８】以上に説明したように、複数個のプロセッ
サを有するマルチプロセッサシステムの、インストラク
ション・メモリをプロセッサ毎に装備する構成におい
て、インストラクション・メモリを共有化できるメモリ
またはメモリ構成とすることで、インストラクション・
メモリの容量を削減でき、それにともないメモリに要す
るチップ面積の削減および消費電力の削減が可能であ
る。また、インストラクション・メモリの共有化はアプ
リケーション毎のメモリ割当て量がメモリ容量内におい
て任意に設定できるため、アプリケーションのインスト
ラクション・メモリ使用量に対して柔軟に対応すること
ができる。
サを有するマルチプロセッサシステムの、インストラク
ション・メモリをプロセッサ毎に装備する構成におい
て、インストラクション・メモリを共有化できるメモリ
またはメモリ構成とすることで、インストラクション・
メモリの容量を削減でき、それにともないメモリに要す
るチップ面積の削減および消費電力の削減が可能であ
る。また、インストラクション・メモリの共有化はアプ
リケーション毎のメモリ割当て量がメモリ容量内におい
て任意に設定できるため、アプリケーションのインスト
ラクション・メモリ使用量に対して柔軟に対応すること
ができる。
【図１】本発明のマルチプロセッサシステムの一実施例
であるマルチプロセッサシステムとマルチポート・メモ
リをインストラクション・メモリとしたブロック図であ
る。
であるマルチプロセッサシステムとマルチポート・メモ
リをインストラクション・メモリとしたブロック図であ
る。
【図２】本実施形態のインストラクション・メモリのプ
ログラム割り付け図である。
ログラム割り付け図である。
【図３】本発明のマルチプロセッサシステムのインスト
ラクション・メモリを１ポート・メモリにした時のブロ
ック図である。
ラクション・メモリを１ポート・メモリにした時のブロ
ック図である。
１、２ プロセッサ ３ マルチポート・メモリ ４、５ メイン・プログラム ６、７、８ サブ・プログラム ９ 制御回路 １０ １ポート・メモリ １１ システム・バス １２、１３ インストラクション・ポート １４、１５ バス １６、１７、１８ ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 晃央 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 (72)発明者 宇野 浩介 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5B045 BB12 BB38 DD01 5B060 KA02 KA04 MB05 5B098 AA03 AA10 GD03
Claims (6)
- 【請求項１】 複数個のプロセッサを有してなるマルチ
プロセッサシステムのインストラクション・メモリを共
有化することを特徴とするマルチプロセッサシステム。 - 【請求項２】 プロセッサのデータバスおよび命令バス
を分離型とする複数個のプロセッサを有してなるマルチ
プロセッサシステムのインストラクション・メモリを共
有化することを特徴とするマルチプロセッサシステム。 - 【請求項３】 前記インストラクション・メモリはマル
チポート・メモリとすることを特徴とする請求項１また
は請求項２記載のマルチプロセッサシステム。 - 【請求項４】 インストラクション・メモリを共有化し
た各プロセッサのメイン・プログラムはマルチポート・
メモリのポートごとに割り振られることを特徴とする請
求項３記載のマルチプロセッサシステム。 - 【請求項５】 前記、各プロセッサのメイン・プログラ
ムから呼び出されるサブ・プログラムを共有プログラム
領域としたことを特徴とする請求項３および請求項４記
載のマルチプロセッサシステム。 - 【請求項６】 インストラクション・メモリは１ポート
・メモリとして構成され、そのインストラクション・メ
モリを複数個のプロセッサで共有できるように制御回路
を設けたことを特徴とする請求項１および請求項２記載
のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234109A JP2000067020A (ja) | 1998-08-20 | 1998-08-20 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234109A JP2000067020A (ja) | 1998-08-20 | 1998-08-20 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000067020A true JP2000067020A (ja) | 2000-03-03 |
Family
ID=16965780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234109A Pending JP2000067020A (ja) | 1998-08-20 | 1998-08-20 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000067020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1239374A1 (en) | 2000-11-08 | 2002-09-11 | Texas Instruments Incorporated | Shared program memory for use in multicore DSP devices |
| WO2006121046A1 (ja) * | 2005-05-12 | 2006-11-16 | Nec Corporation | プロセッサアレイ、プロセッサエレメント複合体、マイクロ命令制御装置およびマイクロ命令制御方法 |
| JP2008097502A (ja) * | 2006-10-16 | 2008-04-24 | Hitachi Ltd | 容量監視方法及び計算機システム |
-
1998
- 1998-08-20 JP JP10234109A patent/JP2000067020A/ja active Pending
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| JP4530042B2 (ja) * | 2005-05-12 | 2010-08-25 | 日本電気株式会社 | プロセッサアレイ、プロセッサエレメント複合体、マイクロ命令制御装置およびマイクロ命令制御方法 |
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| US8234480B2 (en) | 2006-10-16 | 2012-07-31 | Hitachi, Ltd. | Storage capacity management system in dynamic area provisioning storage |
| US8296544B2 (en) | 2006-10-16 | 2012-10-23 | Hitachi, Ltd. | Storage capacity management system in dynamic area provisioning storage |
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