JPS6324348A

JPS6324348A - メモリ共有方式

Info

Publication number: JPS6324348A
Application number: JP6831586A
Authority: JP
Inventors: Tetsuo Goto; 哲雄後藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1988-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の対象本発明は複数個のプロセッサにて構成されるデータ処理
システムでのメモリ共有方式に関するものである。

従来技術第１図は従来のメモリ共有方式の一例を示したものであ
る。図中、斜線部の５１〜５ｎは親プロセンサーとｎ個
の子プロセッサ２１〜２ｎとの共有メモリであり、各々
親プロセンサーと子プロセッサ２１〜２ｎとの間に、親
プロセッサ専用メモリー１や子プロセッサ専用メモリ３
１〜３ｎとは別に独立して存在する。なお、１２は親プ
ロセッサのバス線、４１〜４ｎは子プロセッサのバス線
である。さて、このような従来の方式では、子プロセッ
サ２１〜２ｎに接続されるメモリが２種類必要であり、
ハード量増加の大きな要因であった。また共有エリアが
物理的に独立しているため、共有エリアの容量は一義的
に固定であり、データ量の多い子プロセッサも少ない子
プロセッサも、各々の共有メモリの容量は同じであり、
親プロセツすから見て無駄なメモリエリアや、逆にデー
タ量だ（らべ容量の小さいメモリエリアが存在し。

メモリ空間を効率良（使うことは困難であった。

このように従来方式では種々の欠点があった。

発明の目的そこで本発明の目的は、従来方式の如上の欠点を解消す
べくなされたものであって、メモリの種類を減らすとと
もに、共有エリアの容量を可変なものとしたマルチプロ
セッサによるデータ処理システムを提供することにある
。

発明の詳細な説明本発明は、子プロセッサ対応に設けられた各専用メモリ
内の一部を親プロセッサとの共有エリアとすることによ
り、子プロセッサに接続されるメモリを１種類のみとし
てハード量を減らすとともに、共有エリアの容量を各子
プロセッサのデータ量に応じて、あらかじめ任意に設定
できるようにしたものである。

発明の実施例とその効果第２図は本発明の一実施例であり１回線にて接続された
各種の端末を制御する端末制御装置のブロック図を示し
たものである。回線制御用の３個の子プロセッサ２１〜
２３が本発明によるメモリ共有方式で業務管理用の親プ
ロセッサ１に結合されている。つまり共有エリアを有す
る３個の子プロセッサ専用メモリ３１〜３３が各々子プ
ロセッサのバス４１〜４３と親プロセッサのバス１２と
に時分割に接続されている。図中、斜線部は共有エリア
を示す。子プロセッサ専用メモリ３１〜３３は各々６４
ＫＢであり、そのうちメモリ３１゜３２は１６ＫＢを、
またメモリ３３は３２ＫＢを、各々親プロセッサ１との
共有エリアとして使用している。また、３個の子プロセ
ッサ２１〜２３には各々バス４１〜４３を通して回線制
御機構６１〜６３が接続され、親プロセッサ１にはバス
１２を通して親プロセッサ専用メモリ１１とディスク装
置１３が接続されている。

各共有エリアは端末制御装置と端末との間の送受信デー
タを一時格納してお（ためのもので端末制御装置より端
末へデータ送信を行う３合親プロセッサ１は送信データ
を該当する端末との回線制御を行っている子プロセッサ
との共有エリアに格納する。子プロセッサは共有エリア
内のデータを指定された端末へ送信する。受信時には、
各子プロセッサは受信データを各々の共有エリアへ格納
し、親プロセッサ１は各共有エリアの内容をチェックし
、受信データが有れば処理をする。

第２図より明らかなように、本実施例では従来方式にく
らべ３＠のメモリ（第１図の共有メモリ５１〜５２）を
減らすことができる。

第３図は子プロセッサ専用メモリ３１〜３３に対する親
プロセッサ１からの共有エリアアクセスのアドレッシン
グのブロック図であり、この部分は各子プロセッサ専用
メモリ毎３１〜３３に設げられている。本実施例での親
プロセッサ１はＩＭＢのメモリ空間を持っており、アド
レス線はＡ１９〜ＡＯまで計２０本有るとする。共有メ
モリは１６ＫＢ単位で可変とするため、Ａ１９〜Ａ１４
のアドレス線でアドレッシングを行う。すなわち、アド
レス選択回路１０１内のＡ１９〜Ａ１４の各線対応に設
けられたスイッチ５Ｗ１９〜５Ｗ１４とイクスクルーシ
プオアゲート１１４〜１１９と丸より行う。例えばスイ
ッチＳ　Ｗ　１９をＯＮにすると、アドレス線のＡ１９
が１”の時、ゲー）　１０２への入力信号は１″になる
。共有エリアが１６ＫＢの場合には、スイッチＳＷＩ　
、ＳＷ２ともにＯＮにし、スイッチ５Ｗ１９〜５Ｗ１４
をすべて有効とする。共有エリアが６４ＫＢの場合には
、スイッチＳＷＩ　、ＳＷ２ともにＯＦＦにし、スイッ
チ５Ｗ１９〜５Ｗ１６を有効にする。この時、スイッチ
５Ｗ１５．３Ｗ１４はアドレスセレクト信号（ゲート１
０３の出力）に影響を与えない。

第３図ではスイッチＳＷ　１９〜５ＷＬ４．ＳＷ２が共
にＯＦＦ、ＳＷＩのみＯＮであるため、親プロセッサ１
のＩＭＢのメモリ空間（０００００）１６〜（ＦＦＦＦ
Ｆ）　１６のうち、　　（０００００）　　〜（０７Ｆ
ＦＦ）　１ｓまでの３２ＫＢが共有エリアとしてアクセ
ス可能であり、この時アドレスセレクト信号は１”とな
る。第３図ではスイッチ５Ｗ１４はアドレスセレクト信
号に影響を与えない。このようにアンドゲート１０２の
出力は６４ＫＢ単位でのアドレッシングの結果であり、
スイッチＳＷＩ　、ＳＷ２は第４図に示すように、共有
エリアの容量を指定している。したがってアンドゲート
１０３の出力は第２図に斜線で示した共有エリアのアド
レスセレクト信号である。子プロセッサのメモリ空間は
６４ｋＢであり、子プロセッサ専用メモリはフル実装さ
れているため、子プロセッサよりメモリをアクセスする
場合には、第３図のようなアドレッシングは不要である
。

このように子プロセッサは専用メモリの全エリアをアク
セスでき、親プロセッサはＳＷＩ、ＳＷ２に指定された
共有エリアのみをアクセスできる。したがってＳＷＩ　
、ＳＷ２をあらかじめ設定しておくことにより、データ
量の多い（または回線数の多い）子プロセッサの共有エ
リアは大きく、そうでない子プロセッサの共有エリアは
小さくすることができ、親プロセッサのメモリ空間を有
効に使うことが可能となる。

発明の効果本発明によれば、子プロセッサの専用メモリ内に親プロ
セッサとの共有エリアを設けるので。

メモリの穏類を減らすことができ、かつ子プロセッサ毎
に共有エリアの容量を変え、親プロセッサのメモリ空間
を有効に使える効果がある。

【図面の簡単な説明】

第１図は従来方式による共有メモリを使用したマルチプ
ロセッサシステムのブロック図、第２図は本発明のメモ
リ共有方式を採用した端末制御装置のブロック図、第３
図は親プロセッサからの共有エリアアドレッシングのブ
ロック図。第４図は第３図で示したＳＷＩ　、ＳＷ２と共有エリア
容量との関係を示した表刃である。１・・・親プロセッサ。１１・・・親プロセッサ専用メモリ。１２・・・親プロセッサのバス線。１３・・・ディスク装置、２１〜２ｎ・・・子プロセッ
サ。３１〜３ｎ・・・子プロセッサ専用メモリ。４１〜４ｎ・・・子プロセッサのパス線。５１〜５ｎ・・・共有メモリ、６１〜６３・・・回線制御機構、１０１・・・アドレス選択回路。１０２・・・アントゲ−）、１０３・・・ナントゲート
。１１４〜１１９・・・イクスクルーシブオアゲート。ＳＷＩ　、ＳＷ２，５Ｗ１４〜５Ｗ１９・・・スイッチ
。

Claims

【特許請求の範囲】１、１個の親プロセッサと複数個の子プロセッサとをメ
モリを介して結合するデータ処理システムにおいて、前
記子プロセッサの各々に対応して当該子プロセッサ専用
のメモリを設け、当該子プロセッサ専用メモリ内の内部
に前記親プロセッサと共有するエリアを設けたことを特
徴とするメモリ共有方式。２、前記共有エリアの容量を前記各子プロセッサ専用メ
モリ毎に任意に設定することを特徴とする特許請求の範
囲第１項記載のメモリ共有方式。