JPH0417466B2 - - Google Patents
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- Publication number
- JPH0417466B2 JPH0417466B2 JP2112082A JP2112082A JPH0417466B2 JP H0417466 B2 JPH0417466 B2 JP H0417466B2 JP 2112082 A JP2112082 A JP 2112082A JP 2112082 A JP2112082 A JP 2112082A JP H0417466 B2 JPH0417466 B2 JP H0417466B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- memory
- child
- shared
- shared area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は複数個のプロセツサにて構成されるデ
ータ処理システムに関するものである。
ータ処理システムに関するものである。
従来技術
第１図は従来のデータ処理システムの一例を示
したものである。図中、斜線部の５１〜５ｎは親
プロセツサ１とｎ個の子プロセツサ２１〜２ｎと
の共有メモリであり、各々親プロセツサ１と子プ
ロセツサ２１〜２ｎとの間に、親プロセツサ専用
メモリ１１や子プロセツサ専用メモリ３１〜３ｎ
とは別に独立して存在する。なお、１２は親プロ
セツサのバス線、４１〜４ｎは子プロセツサのバ
ス線である。さて、このような従来の方式では、
子プロセツサ２１〜２ｎに接続されるメモリが２
種類必要であり、ハード量増加の大きな要因であ
つた。また共有エリアが物理的に独立しているた
め、共有エリアの容量は一義的に固定であり、デ
ータ量の多い子プロセツサも少ない子プロセツサ
も、各々の共有メモリの容量は同じであり、親プ
ロセツサから見て無駄なメモリエリアや、逆にデ
ータ量にくらべ容量の小さいメモリエリアが存在
し、メモリ空間を効率良く使うことは困難であつ
た。このように従来方式では種々の欠点があつ
た。
したものである。図中、斜線部の５１〜５ｎは親
プロセツサ１とｎ個の子プロセツサ２１〜２ｎと
の共有メモリであり、各々親プロセツサ１と子プ
ロセツサ２１〜２ｎとの間に、親プロセツサ専用
メモリ１１や子プロセツサ専用メモリ３１〜３ｎ
とは別に独立して存在する。なお、１２は親プロ
セツサのバス線、４１〜４ｎは子プロセツサのバ
ス線である。さて、このような従来の方式では、
子プロセツサ２１〜２ｎに接続されるメモリが２
種類必要であり、ハード量増加の大きな要因であ
つた。また共有エリアが物理的に独立しているた
め、共有エリアの容量は一義的に固定であり、デ
ータ量の多い子プロセツサも少ない子プロセツサ
も、各々の共有メモリの容量は同じであり、親プ
ロセツサから見て無駄なメモリエリアや、逆にデ
ータ量にくらべ容量の小さいメモリエリアが存在
し、メモリ空間を効率良く使うことは困難であつ
た。このように従来方式では種々の欠点があつ
た。
発明の目的
そこで本発明の目的は、従来方式の如上の欠点
を解消すべくなされたものであつて、メモリの種
類を減らすとともに、共有エリアの容量を可変な
ものとしたマルチプロセツサによるデータ処理シ
ステムを提供することにある。
を解消すべくなされたものであつて、メモリの種
類を減らすとともに、共有エリアの容量を可変な
ものとしたマルチプロセツサによるデータ処理シ
ステムを提供することにある。
発明の総括的説明
本発明は、子プロセツサ対応に設けられた各専
用メモリ内の一部を親プロセツサとの共有エリア
とすることにより、子プロセツサに接続されるメ
モリを１種類のみとしてハード量を減らすととも
に、共有エリアの容量を各子プロセツサのデータ
量に応じて、あらかじめ任意に設定できるように
したものである。
用メモリ内の一部を親プロセツサとの共有エリア
とすることにより、子プロセツサに接続されるメ
モリを１種類のみとしてハード量を減らすととも
に、共有エリアの容量を各子プロセツサのデータ
量に応じて、あらかじめ任意に設定できるように
したものである。
発明の実施例とその効果
第２図は本発明の一実施例であり、回線にて接
続された各種の端末を制御する端末制御装置のブ
ロツク図を示したものである。回線制御用の３個
の子プロセツサ２１〜２３が本発明によるメモリ
共有方式で業務管理用の親プロセツサ１に結合さ
れている。つまり共有エリアを有する３個の子プ
ロセツサ専用メモリ３１〜３３が各々子プロセツ
サのバス４１〜４３と親プロセツサのバス１２と
に時分割に接続されている。図中、斜線部は共有
エリアを示す。子プロセツサ専用メモリ３１〜３
３は各々64KBであり、そのうちメモリ３１，３
２は16KBを、またメモリ３３は32KBを、各々
親プロセツサ１との共有エリアとして使用してい
る。また、３個の子プロセツサ２１〜２３には
各々バス４１〜４３を通して回線制御機構６１〜
６３が接続され、親プロセツサ１にはバス１２を
通して親プロセツサ専用メモリ１１とデイスク装
置１３が接続されている。
続された各種の端末を制御する端末制御装置のブ
ロツク図を示したものである。回線制御用の３個
の子プロセツサ２１〜２３が本発明によるメモリ
共有方式で業務管理用の親プロセツサ１に結合さ
れている。つまり共有エリアを有する３個の子プ
ロセツサ専用メモリ３１〜３３が各々子プロセツ
サのバス４１〜４３と親プロセツサのバス１２と
に時分割に接続されている。図中、斜線部は共有
エリアを示す。子プロセツサ専用メモリ３１〜３
３は各々64KBであり、そのうちメモリ３１，３
２は16KBを、またメモリ３３は32KBを、各々
親プロセツサ１との共有エリアとして使用してい
る。また、３個の子プロセツサ２１〜２３には
各々バス４１〜４３を通して回線制御機構６１〜
６３が接続され、親プロセツサ１にはバス１２を
通して親プロセツサ専用メモリ１１とデイスク装
置１３が接続されている。
各共有エリアは端末制御装置と端末との間の送
受信データを一時格納しておくためのもので、端
末制御装置より端末へデータ送信を行なう場合、
親プロセツサ１は送信データを該当する端末との
回線制御を行なつている子プロセツサとの共有エ
リアに格納する。子プロセツサは共有エリア内の
データを指定された端末へ送信する。受信時に
は、各子プロセツサは受信データを各々の共有エ
リアへ格納し、親プロセツサ１は各共有エリアの
内容をチエツクし、受信データが有れば処理をす
る。
受信データを一時格納しておくためのもので、端
末制御装置より端末へデータ送信を行なう場合、
親プロセツサ１は送信データを該当する端末との
回線制御を行なつている子プロセツサとの共有エ
リアに格納する。子プロセツサは共有エリア内の
データを指定された端末へ送信する。受信時に
は、各子プロセツサは受信データを各々の共有エ
リアへ格納し、親プロセツサ１は各共有エリアの
内容をチエツクし、受信データが有れば処理をす
る。
第２図より明らかなように、本実施例では従来
方式にくらべ３個のメモリ（第１図の共有メモリ
５１〜５３）を減らすことができる。
方式にくらべ３個のメモリ（第１図の共有メモリ
５１〜５３）を減らすことができる。
第３図は子プロセツサ専用メモリ３１〜３３に
対する親プロセツサ１からの共有エリアアクセス
のアドレツシングのブロツク図であり、この部分
は各子プロセツサ専用メモリ毎３１〜３３に設け
られている。本実施例での親プロセツサ１は
1MBのメモリ空間を持つており、アドレス線は
Ａ１９〜Ａ０まで計20本有るとする。共有メモリ
は16KB単位で可変とするため、Ａ１９〜Ａ１４
のアドレス線でアドレツシングを行なう。すなわ
ち、アドレス選択回路１０１内のＡ１９〜Ａ１４
の各線対応に設けられたスイツチSW１９〜SW
１４とイクスクルーシブオアゲート１１４〜１１
９とにより行なう。例えばスイツチSW１９を
ONにすると、アドレス線のＡ１９が“１”の
時、ゲート１０２への入力信号は“１”になる。
共有エリアが16KBの場合には、スイツチSW１，
SW２ともにONにし、スイツチSW１９〜SW１
４をすべて有効とする。共有エリアが64KBの場
合には、スイツチSW１，SW２ともにOFFにし、
スイツチSW１９〜SW１６を有効にする。この
時、スイツチSW１５，SW１４はアドレスセレ
クト信号（ゲート１０３の出力）に影響を与えな
い。
対する親プロセツサ１からの共有エリアアクセス
のアドレツシングのブロツク図であり、この部分
は各子プロセツサ専用メモリ毎３１〜３３に設け
られている。本実施例での親プロセツサ１は
1MBのメモリ空間を持つており、アドレス線は
Ａ１９〜Ａ０まで計20本有るとする。共有メモリ
は16KB単位で可変とするため、Ａ１９〜Ａ１４
のアドレス線でアドレツシングを行なう。すなわ
ち、アドレス選択回路１０１内のＡ１９〜Ａ１４
の各線対応に設けられたスイツチSW１９〜SW
１４とイクスクルーシブオアゲート１１４〜１１
９とにより行なう。例えばスイツチSW１９を
ONにすると、アドレス線のＡ１９が“１”の
時、ゲート１０２への入力信号は“１”になる。
共有エリアが16KBの場合には、スイツチSW１，
SW２ともにONにし、スイツチSW１９〜SW１
４をすべて有効とする。共有エリアが64KBの場
合には、スイツチSW１，SW２ともにOFFにし、
スイツチSW１９〜SW１６を有効にする。この
時、スイツチSW１５，SW１４はアドレスセレ
クト信号（ゲート１０３の出力）に影響を与えな
い。
第３図ではスイツチSW１９〜SW１４，SW２
が共にOFF、SW１のみONであるため、親プロ
セツサ１の1MBのメモリ空間（00000）16〜
（FFFFF）16のうち、（00000）16〜（07FFF）16まで
の32KBが共有エリアとしてアクセス可能であ
り、この時アドレスセレクト信号は“１”とな
る。第３図ではスイツチSW１４はアドレスセレ
クト信号に影響を与えない。このようにアンドゲ
ート１０２の出力は64KB単位でのアドレツシン
グの結果であり、スイツチSW１，SW２は第４
図に示すように、共有エリアの容量を指定してい
る。したがつてアンドゲート１０３の出力は第２
図に斜線で示した共有エリアのアドレスセレクト
信号である。子プロセツサのメモリ空間は64KB
であり、子プロセツサ専用メモリはフル実装され
ているため、子プロセツサよりメモリをアクセス
する場合には、第３図のようなアドレツシングは
不要である。
が共にOFF、SW１のみONであるため、親プロ
セツサ１の1MBのメモリ空間（00000）16〜
（FFFFF）16のうち、（00000）16〜（07FFF）16まで
の32KBが共有エリアとしてアクセス可能であ
り、この時アドレスセレクト信号は“１”とな
る。第３図ではスイツチSW１４はアドレスセレ
クト信号に影響を与えない。このようにアンドゲ
ート１０２の出力は64KB単位でのアドレツシン
グの結果であり、スイツチSW１，SW２は第４
図に示すように、共有エリアの容量を指定してい
る。したがつてアンドゲート１０３の出力は第２
図に斜線で示した共有エリアのアドレスセレクト
信号である。子プロセツサのメモリ空間は64KB
であり、子プロセツサ専用メモリはフル実装され
ているため、子プロセツサよりメモリをアクセス
する場合には、第３図のようなアドレツシングは
不要である。
このように子プロセツサは専用メモリの全エリ
アをアクセスでき、親プロセツサはSW１，SW
２に指定された共有エリアのみをアクセスでき
る。したがつてSW１，SW２をあらかじめ設定
しておくことにより、データ量の多い（または回
線数の多い）子プロセツサの共有エリアは大き
く、そうでない子プロセツサの共有エリアは小さ
くすることができ、親プロセツサのメモリ空間を
有効に使うことが可能となる。
アをアクセスでき、親プロセツサはSW１，SW
２に指定された共有エリアのみをアクセスでき
る。したがつてSW１，SW２をあらかじめ設定
しておくことにより、データ量の多い（または回
線数の多い）子プロセツサの共有エリアは大き
く、そうでない子プロセツサの共有エリアは小さ
くすることができ、親プロセツサのメモリ空間を
有効に使うことが可能となる。
発明の効果
本発明によれば、子プロセツサの専用メモリ内
に親プロセツサとの共有エリアを設けるので、メ
モリの種類を減らすことができ、かつ子プロセツ
サ毎に共有エリアの容量を変え、親プロセツサの
メモリ空間を有効に使える効果がある。
に親プロセツサとの共有エリアを設けるので、メ
モリの種類を減らすことができ、かつ子プロセツ
サ毎に共有エリアの容量を変え、親プロセツサの
メモリ空間を有効に使える効果がある。
第１図は従来方式による共有メモリを使用した
マルチプロセツサシステムのブロツク図、第２図
は本発明のメモリ共有方式を採用した端末制御装
置のブロツク図、第３図は親プロセツサからの共
有エリアアドレツシングのブロツク図、第４図は
第３図で示したSW１，SW２と共有エリア容量
との関係を示した表図である。 １…親プロセツサ、１１…親プロセツサ専用メ
モリ、１２…親プロセツサのバス線、１３…デイ
スク装置、２１〜２ｎ…子プロセツサ、３１〜３
ｎ…子プロセツサ専用メモリ、４１〜４ｎ…子プ
ロセツサのバス線、５１〜５ｎ…共有メモリ、６
１〜６３…回線制御機構、１０１…アドレス選択
回路、１０２…アンドゲート、１０３…ナンドゲ
ート、１１４〜１１９…イクスクルーシブオアゲ
ート、SW１，SW２，SW１４〜SW１９…スイ
ツチ。
マルチプロセツサシステムのブロツク図、第２図
は本発明のメモリ共有方式を採用した端末制御装
置のブロツク図、第３図は親プロセツサからの共
有エリアアドレツシングのブロツク図、第４図は
第３図で示したSW１，SW２と共有エリア容量
との関係を示した表図である。 １…親プロセツサ、１１…親プロセツサ専用メ
モリ、１２…親プロセツサのバス線、１３…デイ
スク装置、２１〜２ｎ…子プロセツサ、３１〜３
ｎ…子プロセツサ専用メモリ、４１〜４ｎ…子プ
ロセツサのバス線、５１〜５ｎ…共有メモリ、６
１〜６３…回線制御機構、１０１…アドレス選択
回路、１０２…アンドゲート、１０３…ナンドゲ
ート、１１４〜１１９…イクスクルーシブオアゲ
ート、SW１，SW２，SW１４〜SW１９…スイ
ツチ。
Claims (1)
- １ 専用の第１のメモリに接続された第１のプロ
セツサと、当該第１のプロセツサとはそれぞれ独
立な複数の第２のプロセツサと、前記第１メモリ
とは独立して、当該第２プロセツサの各々に対応
して設けられた第２のメモリであつて前記第１プ
ロセツサ及び対応する前記第２プロセツサからの
アクセスを受け付けるようになつているものとを
備え、当該第２メモリの各々は、対応する第２プ
ロセツサに対してはその全エリアをアクセス対象
とし、また前記第１プロセツサに対しては、対応
する第２プロセツサのデータ量に応じて任意に設
定可能な一部のエリアをアクセス対象とすること
を特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112082A JPS58139261A (ja) | 1982-02-15 | 1982-02-15 | メモリ共有方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112082A JPS58139261A (ja) | 1982-02-15 | 1982-02-15 | メモリ共有方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6831586A Division JPS6324348A (ja) | 1986-03-28 | 1986-03-28 | メモリ共有方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139261A JPS58139261A (ja) | 1983-08-18 |
| JPH0417466B2 true JPH0417466B2 (ja) | 1992-03-26 |
Family
ID=12046015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112082A Granted JPS58139261A (ja) | 1982-02-15 | 1982-02-15 | メモリ共有方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139261A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216267A (ja) * | 1983-05-24 | 1984-12-06 | Nippon Sheet Glass Co Ltd | デ−タ転送方法 |
| JPS6421665A (en) * | 1987-07-17 | 1989-01-25 | Pfu Ltd | Local memory control system |
-
1982
- 1982-02-15 JP JP2112082A patent/JPS58139261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139261A (ja) | 1983-08-18 |
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