JP2555578B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2555578B2 JP2555578B2 JP62007476A JP747687A JP2555578B2 JP 2555578 B2 JP2555578 B2 JP 2555578B2 JP 62007476 A JP62007476 A JP 62007476A JP 747687 A JP747687 A JP 747687A JP 2555578 B2 JP2555578 B2 JP 2555578B2
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- control device
- line
- bus
- line connection
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理システムにおける通信制御装置
に関し、さらに詳しくいえば、通信制御装置のローカル
メモリの制御に関する。
に関し、さらに詳しくいえば、通信制御装置のローカル
メモリの制御に関する。
従来の技術 従来、通信制御装置のローカルメモリは、独立したア
ダプタとして通信制御装置内の内部バスを介して接続さ
れ、通信制御装置内の共通部内に実装されているプロセ
ッサ及び回線接続部からデータ及び各種制御情報がリー
ド／ライトされるようになっていた。
ダプタとして通信制御装置内の内部バスを介して接続さ
れ、通信制御装置内の共通部内に実装されているプロセ
ッサ及び回線接続部からデータ及び各種制御情報がリー
ド／ライトされるようになっていた。
発明が解決しようとする問題点 しかしながら、上述した従来の通信制御装置内のロー
カルメモリは独立したアダプタとして、通信制御装置内
の内部バスを介して接続されているために、ローカルメ
モリ専用のパッケージとしてケージスロットを専有する
結果、実装容量的に不利となり、ケージサイズの増大に
つながり、装置全体の筐体の小型化が困難となるという
欠点がある。
カルメモリは独立したアダプタとして、通信制御装置内
の内部バスを介して接続されているために、ローカルメ
モリ専用のパッケージとしてケージスロットを専有する
結果、実装容量的に不利となり、ケージサイズの増大に
つながり、装置全体の筐体の小型化が困難となるという
欠点がある。
本発明は従来の技術に内在する上記欠点を解消する為
になされたものであり、従って本発明の目的は、装置全
体の筐体サイズの小型化を容易に実現することを可能と
した新規な通信制御装置を提供することにある。
になされたものであり、従って本発明の目的は、装置全
体の筐体サイズの小型化を容易に実現することを可能と
した新規な通信制御装置を提供することにある。
問題点を解決するための手段 上記目的を達成する為に、本発明に係る通信制御装置
は、プロセッサを有する共通制御部と、回線を制御する
複数の回線接続部と、前記共通制御部と前記複数の回線
接続部とを接続する内部バスと、前記複数の回線接続部
の各々の内部に設けられるとともに前記共通制御部と前
記複数の回線接続部とから前記内部バスを介してアクセ
スされるローカルメモリとを具備して構成される。
は、プロセッサを有する共通制御部と、回線を制御する
複数の回線接続部と、前記共通制御部と前記複数の回線
接続部とを接続する内部バスと、前記複数の回線接続部
の各々の内部に設けられるとともに前記共通制御部と前
記複数の回線接続部とから前記内部バスを介してアクセ
スされるローカルメモリとを具備して構成される。
実施例 次に、本発明をその好ましい一実施例について図面を
参照して具体的に説明する。
参照して具体的に説明する。
第１図は本発明に係る通信制御装置を含むシステムの
ブロック構成図である。
ブロック構成図である。
第１図において、参照番号１はホスト中央処理装置、
２は入出力チャネルコントローラ、３は通信制御装置、
４は共通制御部、５−1...5−ｎは回線接続部、100...
は入出力チャネル、201−１、201−２、...201−ｎは通
信回線をそれぞれ示す。
２は入出力チャネルコントローラ、３は通信制御装置、
４は共通制御部、５−1...5−ｎは回線接続部、100...
は入出力チャネル、201−１、201−２、...201−ｎは通
信回線をそれぞれ示す。
第２図は第１図に示された通信制御装置３のブロック
構成図である。
構成図である。
第２図において、４は共通制御部、５−１、５−2...
5−ｎは回線接続部、、200は内部バスである。
5−ｎは回線接続部、、200は内部バスである。
第３図は第２図の構成をさらに詳細に示す詳細ブロッ
ク構成図である。第３図を参照するに、６はプロセッ
サ、７はバスコントローラ、８−１、８−２、...8−ｎ
はローカルメモリ１〜ｎ、９−１、９−２、...9−ｎは
回線制御回路、300はローカルメモリアドレスバス線
（アドレス）、400はデータバス線（データ）、500−
１、...500−ｎ、500−（ｎ＋１）はバス使用要求線１
〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）、600−１、...600
−ｎ、600−（ｎ＋１）はバス使用許可線１〜ｎ、ｎ＋
１（ACK1〜ｎ、ｎ＋１）をそれぞれ示している。
ク構成図である。第３図を参照するに、６はプロセッ
サ、７はバスコントローラ、８−１、８−２、...8−ｎ
はローカルメモリ１〜ｎ、９−１、９−２、...9−ｎは
回線制御回路、300はローカルメモリアドレスバス線
（アドレス）、400はデータバス線（データ）、500−
１、...500−ｎ、500−（ｎ＋１）はバス使用要求線１
〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）、600−１、...600
−ｎ、600−（ｎ＋１）はバス使用許可線１〜ｎ、ｎ＋
１（ACK1〜ｎ、ｎ＋１）をそれぞれ示している。
以下図面を参照して動作を説明する。回線接続部５−
１〜５−ｎは各々同じものであるが、優先順位の高いも
の程番号が若くなっている。
１〜５−ｎは各々同じものであるが、優先順位の高いも
の程番号が若くなっている。
各々の回線接続部５−１〜５−ｎは、通信回線201−
１〜201−ｎを各々４回線ずつ収容する。４本の通信回
路は回線制御回路９−１〜９−ｎと接続される。ローカ
ルメモリ１〜ｎは、各々256Kバイトの容量を有し、制御
テーブル、制御情報、送受信バッファとして使用され
る。ローカルメモリ１〜ｎは256Kバイト単位で連続して
アドレスされる。すなわち256Kバイトのバンク構造とな
っている。従って、ローカルメモリ１〜ｎは、任意の回
線接続部５−１〜５−ｎ又はプロセッサ６から自由にア
クセスすることができる。内部バス200の詳細は、第３
図に示す通りであり、ローカルメモリアドレスバス線
（アドレス）300、データバス線（データ）400、バス使
用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）500−１
〜500−ｎ、500−（ｎ＋１）、バス使用許可線１〜ｎ、
ｎ＋１（ACK1〜ｎ、ｎ＋１）600−１〜600−ｎ、600−
（ｎ＋１）からなる。プロセッサ６、回線接続部５−１
〜５−ｎは、ローカルメモリ１〜ｎ内の制御テーブル、
制御情報、送受信データバッファをアクセスする場合、
バス使用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）50
0−１〜500−ｎ、500−（ｎ＋１）を論理“1"にしてバ
スコントローラ７に入力する。バスコントローラ７は、
バス使用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）50
0−１〜500−ｎ、500−（ｎ＋１）が同時に論理“1"の
場合には、優先順位をつけて受付け処理をする。優先順
位が一番高いものはプロセッサ６からのバス使用要求線
ｎ＋１であり、次に高いものは回線接続部５−１、一番
低いものは回線接続部５−ｎである。すなわち、優先順
位はプロセッサ６が最優先であり、回線接続部のダッシ
ュ番号が大きくなるほど低くなる。バス使用要求がバス
コントローラ７により優先処理により受付けられると、
各々に対応したバス使用許可線１〜ｎ、ｎ＋１（ACK1〜
ｎ、ｎ＋１）600−１〜600−ｎ、600−（ｎ＋１）の
み、理論“1"とし、バス使用要求元へ知らされる。例え
ば、通信回路201−１、201−２、201−３、201−４から
受信された受信データは、回線制御回路９−１を経由し
てデータバス線（データ）400を介し、ローカルメモリ
アドレスバス線（アドレス）300により指定されたロー
カルメモリ１〜ｎの任意のアドレス内に書込まれる。受
信データあるいは送信データは入出力チャネル100を通
してホスト中央処理装置１とやりとりされるが、複数さ
をさけるためにここではその説明を省略する。
１〜201−ｎを各々４回線ずつ収容する。４本の通信回
路は回線制御回路９−１〜９−ｎと接続される。ローカ
ルメモリ１〜ｎは、各々256Kバイトの容量を有し、制御
テーブル、制御情報、送受信バッファとして使用され
る。ローカルメモリ１〜ｎは256Kバイト単位で連続して
アドレスされる。すなわち256Kバイトのバンク構造とな
っている。従って、ローカルメモリ１〜ｎは、任意の回
線接続部５−１〜５−ｎ又はプロセッサ６から自由にア
クセスすることができる。内部バス200の詳細は、第３
図に示す通りであり、ローカルメモリアドレスバス線
（アドレス）300、データバス線（データ）400、バス使
用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）500−１
〜500−ｎ、500−（ｎ＋１）、バス使用許可線１〜ｎ、
ｎ＋１（ACK1〜ｎ、ｎ＋１）600−１〜600−ｎ、600−
（ｎ＋１）からなる。プロセッサ６、回線接続部５−１
〜５−ｎは、ローカルメモリ１〜ｎ内の制御テーブル、
制御情報、送受信データバッファをアクセスする場合、
バス使用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）50
0−１〜500−ｎ、500−（ｎ＋１）を論理“1"にしてバ
スコントローラ７に入力する。バスコントローラ７は、
バス使用要求線１〜ｎ、ｎ＋１（BRQ1〜ｎ、ｎ＋１）50
0−１〜500−ｎ、500−（ｎ＋１）が同時に論理“1"の
場合には、優先順位をつけて受付け処理をする。優先順
位が一番高いものはプロセッサ６からのバス使用要求線
ｎ＋１であり、次に高いものは回線接続部５−１、一番
低いものは回線接続部５−ｎである。すなわち、優先順
位はプロセッサ６が最優先であり、回線接続部のダッシ
ュ番号が大きくなるほど低くなる。バス使用要求がバス
コントローラ７により優先処理により受付けられると、
各々に対応したバス使用許可線１〜ｎ、ｎ＋１（ACK1〜
ｎ、ｎ＋１）600−１〜600−ｎ、600−（ｎ＋１）の
み、理論“1"とし、バス使用要求元へ知らされる。例え
ば、通信回路201−１、201−２、201−３、201−４から
受信された受信データは、回線制御回路９−１を経由し
てデータバス線（データ）400を介し、ローカルメモリ
アドレスバス線（アドレス）300により指定されたロー
カルメモリ１〜ｎの任意のアドレス内に書込まれる。受
信データあるいは送信データは入出力チャネル100を通
してホスト中央処理装置１とやりとりされるが、複数さ
をさけるためにここではその説明を省略する。
以上、記述したように、ローカルメモリを256Kバイト
単位で分割して回線接続部に分散させ、プロセッサ及び
各々の回線接続部から自由に任意のローカルメモリアド
レスをアクセスできるようにしている。
単位で分割して回線接続部に分散させ、プロセッサ及び
各々の回線接続部から自由に任意のローカルメモリアド
レスをアクセスできるようにしている。
発明の効果 以上説明したように、本発明によれば、通信制御装置
内の複数の回線接続部内にローカルメモリを設け、通信
制御装置内にプロセッサを有する共通制御部及び複数の
回線接続部から複数の回線接続部内のローカルメモリを
内部バスを介してアクセス可能なように構成することに
より、回線数増大時に対応するための増設ローカルメモ
リを含めたローカルメモリ専用のパッケージを不要と
し、ケージスロットの削減ができるために装置全体の筐
体サイズの小型化サイズの小型化につながる効果が得ら
れる。
内の複数の回線接続部内にローカルメモリを設け、通信
制御装置内にプロセッサを有する共通制御部及び複数の
回線接続部から複数の回線接続部内のローカルメモリを
内部バスを介してアクセス可能なように構成することに
より、回線数増大時に対応するための増設ローカルメモ
リを含めたローカルメモリ専用のパッケージを不要と
し、ケージスロットの削減ができるために装置全体の筐
体サイズの小型化サイズの小型化につながる効果が得ら
れる。
第１図は本発明を含むシステム構成図、第２図は本発明
に係る通信制御装置のブロック構成図、第３図は第２図
の更に詳細なブロック構成図である。 １……ホスト中央処理装置、２……入出力チャネルコン
トローラ、３……通信制御装置、４……共通制御部、５
−1...5−ｎ……回線接続部、６……プロセッサ、７…
…バスコントローラ、８−１、８−２、...8−ｎ……ロ
ーカルメモリ１〜ｎ、９−１、９−２、...9−ｎ……回
線制御回路、100……入出力チャネル、201−１、201−
２、...201−ｎ……通信回線、200……内部バス、300…
…ローカルメモリアドレスバス線（アドレス）、400…
…データバス線（データ）、500−１、...500−ｎ、500
−（ｎ＋１）……バス使用要求線１〜ｎ、ｎ＋１（BRQ1
〜ｎ、ｎ＋１）、600−１、...600−ｎ、600−（ｎ＋
１）……バス使用許可線１〜ｎ、ｎ＋１（ACK1〜ｎ、ｎ
＋１）
に係る通信制御装置のブロック構成図、第３図は第２図
の更に詳細なブロック構成図である。 １……ホスト中央処理装置、２……入出力チャネルコン
トローラ、３……通信制御装置、４……共通制御部、５
−1...5−ｎ……回線接続部、６……プロセッサ、７…
…バスコントローラ、８−１、８−２、...8−ｎ……ロ
ーカルメモリ１〜ｎ、９−１、９−２、...9−ｎ……回
線制御回路、100……入出力チャネル、201−１、201−
２、...201−ｎ……通信回線、200……内部バス、300…
…ローカルメモリアドレスバス線（アドレス）、400…
…データバス線（データ）、500−１、...500−ｎ、500
−（ｎ＋１）……バス使用要求線１〜ｎ、ｎ＋１（BRQ1
〜ｎ、ｎ＋１）、600−１、...600−ｎ、600−（ｎ＋
１）……バス使用許可線１〜ｎ、ｎ＋１（ACK1〜ｎ、ｎ
＋１）
Claims (1)
- 【請求項１】プロセッサを有する共通制御部と、 回線を制御する複数の回線接続部と、 前記共通制御部と前記複数の回線接続部とを接続する内
部バスと、 前記複数の回線接続部の各々の内部に設けられるととも
に前記共通制御部と前記複数の回線接続部とから前記内
部バスを介してアクセスされるローカルメモリと、 を含むことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007476A JP2555578B2 (ja) | 1987-01-16 | 1987-01-16 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007476A JP2555578B2 (ja) | 1987-01-16 | 1987-01-16 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176048A JPS63176048A (ja) | 1988-07-20 |
| JP2555578B2 true JP2555578B2 (ja) | 1996-11-20 |
Family
ID=11666827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007476A Expired - Fee Related JP2555578B2 (ja) | 1987-01-16 | 1987-01-16 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555578B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229945A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 通信制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114142A (en) * | 1978-02-27 | 1979-09-06 | Oki Electric Ind Co Ltd | Address control system |
| JPS5750152A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Communication control processor |
| JPS6163141A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
-
1987
- 1987-01-16 JP JP62007476A patent/JP2555578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63176048A (ja) | 1988-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |