JPS60144857A - Ｃｐｕ周辺回路 - Google Patents
Ｃｐｕ周辺回路Info
- Publication number
- JPS60144857A JPS60144857A JP62184A JP62184A JPS60144857A JP S60144857 A JPS60144857 A JP S60144857A JP 62184 A JP62184 A JP 62184A JP 62184 A JP62184 A JP 62184A JP S60144857 A JPS60144857 A JP S60144857A
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- JP
- Japan
- Prior art keywords
- bus
- buffer
- memory
- data bus
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＰＵ周辺回路に関する。
ＯＰＵとメモリが接続されるパスラインにおいて周辺素
子でノイズが発生した場合、ＯＰＵとメモリ間での動作
中であってもパスラインは周辺素子に対して開放されて
いるので、周辺素子が数多く接続されていたり、周辺素
子への配線が長く引き回されていたシして、パスライン
のインピーダンスが高くなっている場合、パスラインに
ノイズが発生しゃすくなシ、その結果、メモリに間違っ
たデータが書きこまれたり、メモリから間違ったデータ
が読み出されるばかシでなく、間違った実行番地へプロ
グラムの処理が進んでしまうという欠点があった。
子でノイズが発生した場合、ＯＰＵとメモリ間での動作
中であってもパスラインは周辺素子に対して開放されて
いるので、周辺素子が数多く接続されていたり、周辺素
子への配線が長く引き回されていたシして、パスライン
のインピーダンスが高くなっている場合、パスラインに
ノイズが発生しゃすくなシ、その結果、メモリに間違っ
たデータが書きこまれたり、メモリから間違ったデータ
が読み出されるばかシでなく、間違った実行番地へプロ
グラムの処理が進んでしまうという欠点があった。
この発明の目的は上述のような従来の欠点を解消し、メ
モリ動作を保護できるＣＰＵ周辺回路を提供することに
ある。
モリ動作を保護できるＣＰＵ周辺回路を提供することに
ある。
本発明のＯＰＵ周辺回路は、ＯＰＵにそれぞれ接続され
たアドレスバス、第一のデータバスト、前記アドレスバ
ス、前記第一のデータバスを介して前記ＣＰＵによシ制
御されデータを記憶するメモリと、前記アドレスバスに
接続され前記メモリを選択する手段と、前記第一のデー
タバスと第二のデータバスとに接続されるバスバッファ
と、前記第二のデータバスに接続される周辺素子と、前
記メモリが選択され前記周辺素子がアクセスされないと
きは前記パスバッファが前記第一のデータバスと前記第
二のデータバスとを分離し、前記周辺素子がアクセスさ
れているときは前記バスバ。
たアドレスバス、第一のデータバスト、前記アドレスバ
ス、前記第一のデータバスを介して前記ＣＰＵによシ制
御されデータを記憶するメモリと、前記アドレスバスに
接続され前記メモリを選択する手段と、前記第一のデー
タバスと第二のデータバスとに接続されるバスバッファ
と、前記第二のデータバスに接続される周辺素子と、前
記メモリが選択され前記周辺素子がアクセスされないと
きは前記パスバッファが前記第一のデータバスと前記第
二のデータバスとを分離し、前記周辺素子がアクセスさ
れているときは前記バスバ。
ファが前記第一のデータバスと前記第二のデータバスと
を接続するように制御する手段とを有することを特徴と
する。
を接続するように制御する手段とを有することを特徴と
する。
次に図面を参照して説明する。第１図は従来例を示す。
バスバッファ１は０ＰＵ２とデータバス５で接続され、
周辺素子８とメモＩＪ （ＲＡＭ）３ 。
周辺素子８とメモＩＪ （ＲＡＭ）３ 。
メモ！ｊ（ＲＯＭ）４とは共通のデータバス６で接続さ
れている。バスバ、７７制御信号１３はロジ。
れている。バスバ、７７制御信号１３はロジ。
フレベル１１“に固定され、バスバッファ１は双方向性
バッファとしての機能のみ有する。メモリ（ＲＡＭ）３
とメモリ（ＲＯＭ）４の選択はバイナリ−デシマルデコ
ーダ９からのメモリセレクト信号１０と１１でされる。
バッファとしての機能のみ有する。メモリ（ＲＡＭ）３
とメモリ（ＲＯＭ）４の選択はバイナリ−デシマルデコ
ーダ９からのメモリセレクト信号１０と１１でされる。
ここではアドレスバス７のうちのＡ１１〜ＡＩと、トの
デコードによシ、メモリ（ＲＡＭ）３はθ〜ＦＦＦＨ番
地を占有し、メモリ（ＲＯＭ）４は１００ＯＨ〜ＩＦＦ
ＦＨ番地を占有している場合を示す。
デコードによシ、メモリ（ＲＡＭ）３はθ〜ＦＦＦＨ番
地を占有し、メモリ（ＲＯＭ）４は１００ＯＨ〜ＩＦＦ
ＦＨ番地を占有している場合を示す。
第１図において０ＰＵ２とメモリ（ＲＡＭ）３又はメモ
リ（ＲＯＭ）４との間で動作が行なわれているときでも
、データバス６は周辺素子８に対して開放されている丸
め、周辺素子アクセス信号１２によってアクセスされた
場合や、他の原因により周辺素子８で発生したノイズが
データバス６を通じて０ＰＵ２とメモリ３，４間にはい
ルこんでしまい誤動作をひきおこしてしまうことがある
。
リ（ＲＯＭ）４との間で動作が行なわれているときでも
、データバス６は周辺素子８に対して開放されている丸
め、周辺素子アクセス信号１２によってアクセスされた
場合や、他の原因により周辺素子８で発生したノイズが
データバス６を通じて０ＰＵ２とメモリ３，４間にはい
ルこんでしまい誤動作をひきおこしてしまうことがある
。
第２図はこの発明の実施例を示すプロ、り図であ、９，
０ＰＵ２とメモリ３，４とはデータバス５で接続されて
いるが、周辺素子８にはデータバス６が接続され、バス
５とはバスバッファ１により分離されている。
０ＰＵ２とメモリ３，４とはデータバス５で接続されて
いるが、周辺素子８にはデータバス６が接続され、バス
５とはバスバッファ１により分離されている。
次に、バスバッフ１制御回路１４の動作について説明す
る。メモリセレクト信号１０と１１はメモリがセレクト
されるときそれぞれロジックレベル１１１で入力し、周
辺素子アクセス信号は周辺素子がアクセスされるときロ
ジックレベル１１１１＋で入力し、バスバッファは制御
人力Ｇにロジックレベルｌ１１″が入力したときにアク
ティブとなるとする。メモリ３又は４とＯＰＵ２間で動
作する場合、つまシメモリセレクト信号１０又は１１が
ロジックレベル”１１′で周辺素子アクセス信号１２が
ロジックレベル１０″のときのみバスバッファ制御信号
１３はロジックレベル１０＠となり、バスバッファ１の
入出力はハイインピーダンスとなシ、データバス５と６
とを分離することができる０・他の場合、すなわち、周
辺素子アクセス信号がロジックレベルｉ′１１のときは
バスパ、７ア１は常にアクティブなので周辺素子８とＣ
ＰＵ２又はメモリ３又は４との間での動作に支障は起き
ない。
る。メモリセレクト信号１０と１１はメモリがセレクト
されるときそれぞれロジックレベル１１１で入力し、周
辺素子アクセス信号は周辺素子がアクセスされるときロ
ジックレベル１１１１＋で入力し、バスバッファは制御
人力Ｇにロジックレベルｌ１１″が入力したときにアク
ティブとなるとする。メモリ３又は４とＯＰＵ２間で動
作する場合、つまシメモリセレクト信号１０又は１１が
ロジックレベル”１１′で周辺素子アクセス信号１２が
ロジックレベル１０″のときのみバスバッファ制御信号
１３はロジックレベル１０＠となり、バスバッファ１の
入出力はハイインピーダンスとなシ、データバス５と６
とを分離することができる０・他の場合、すなわち、周
辺素子アクセス信号がロジックレベルｉ′１１のときは
バスパ、７ア１は常にアクティブなので周辺素子８とＣ
ＰＵ２又はメモリ３又は４との間での動作に支障は起き
ない。
このように、この発明によれば、メモリ動作を周辺素子
のノイズから保護することができ、かつ、バスバッファ
の能力を高めることができる。すなわち、ＣＰＵとメモ
リとはＮＭＯ８同士でインターフェースが一致するため
バッファを必要とせず、メモリをも負荷とする従来の場
合よりもメモリが負荷からはずれる分だけ周辺素子用の
ファンアウトを増やせる。
のノイズから保護することができ、かつ、バスバッファ
の能力を高めることができる。すなわち、ＣＰＵとメモ
リとはＮＭＯ８同士でインターフェースが一致するため
バッファを必要とせず、メモリをも負荷とする従来の場
合よりもメモリが負荷からはずれる分だけ周辺素子用の
ファンアウトを増やせる。
８ｇ１図は従来例を示すプロ、り図、第２図はこの発明
の一実施例を示すプロ、り図である。 １・・・・・・バスバッファ、２・・・・・・ＯＰＵ、
３・・・・・・メモリ（ＲＡＭ）、４・・・・・・メモ
リ（ＲＯＭ）、５・・・・・・データバス、６・・・・
・・データバス、７・・・・・・アドレスバス、８・・
・・・・周辺素子、９・・・・・・パイナリーデシマル
グコーダ、１０・・・・・・メモリセレクト信号、１１
・・・・・・メモリセレクト信号、１２・・・・・・周
辺素子アクセス信号、１３・・・・・・バスバッファ制
御信号、１４・・・・・・ハスハ、７７ 制御ＤＯ１６
゜ め
の一実施例を示すプロ、り図である。 １・・・・・・バスバッファ、２・・・・・・ＯＰＵ、
３・・・・・・メモリ（ＲＡＭ）、４・・・・・・メモ
リ（ＲＯＭ）、５・・・・・・データバス、６・・・・
・・データバス、７・・・・・・アドレスバス、８・・
・・・・周辺素子、９・・・・・・パイナリーデシマル
グコーダ、１０・・・・・・メモリセレクト信号、１１
・・・・・・メモリセレクト信号、１２・・・・・・周
辺素子アクセス信号、１３・・・・・・バスバッファ制
御信号、１４・・・・・・ハスハ、７７ 制御ＤＯ１６
゜ め
Claims (1)
- ＯＰＵにそれぞれ接続されたアドレスバス、第一のデー
タバスと、前記アドレスバス、前記第一のデータバスを
介して前記ＯＰＵにより制御されデータを記憶するメモ
リと、前記アドレスバスに接続され前記メモリを選択す
る手段と、前記第一のデータバスと第二のデータバスと
に接続されるパスバッファと、前記第二のデータバスに
接続される周辺素子と、前記メモリが選択され前記周辺
素子がアクセスされないときは前記パスバッファが前記
第一のデータバスと前記第二のデータバスとを分離し、
前記周辺素子がアクセスされているときは前記パスバッ
ファが前記第一のデータバスと前記第二のデータバスと
を接続するように制御する手段とを有することを特徴と
するＣＰＵ周辺回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184A JPS60144857A (ja) | 1984-01-06 | 1984-01-06 | Ｃｐｕ周辺回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184A JPS60144857A (ja) | 1984-01-06 | 1984-01-06 | Ｃｐｕ周辺回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144857A true JPS60144857A (ja) | 1985-07-31 |
Family
ID=11478796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184A Pending JPS60144857A (ja) | 1984-01-06 | 1984-01-06 | Ｃｐｕ周辺回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144857A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424855A (ja) * | 1990-05-21 | 1992-01-28 | Yatsurugi Denshi:Kk | マイクロコンピュータのデータバス回路 |
| WO2001006767A2 (en) * | 1999-07-15 | 2001-01-25 | Thomson Licensing S.A. | Method and appratus for isolating iic bus noise from a tuner in a television receiver |
| WO2003021944A1 (en) * | 2001-08-28 | 2003-03-13 | Thomson Licensing S.A. | Method and apparatus for isolating noise from a tuner in a television signal receiver |
| US7164449B1 (en) | 1999-07-15 | 2007-01-16 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| US7847866B2 (en) | 2002-01-11 | 2010-12-07 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736331A (ja) * | 1980-08-14 | 1982-02-27 | Toshiba Corp | Basurainsochi |
-
1984
- 1984-01-06 JP JP62184A patent/JPS60144857A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736331A (ja) * | 1980-08-14 | 1982-02-27 | Toshiba Corp | Basurainsochi |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424855A (ja) * | 1990-05-21 | 1992-01-28 | Yatsurugi Denshi:Kk | マイクロコンピュータのデータバス回路 |
| WO2001006767A2 (en) * | 1999-07-15 | 2001-01-25 | Thomson Licensing S.A. | Method and appratus for isolating iic bus noise from a tuner in a television receiver |
| WO2001006767A3 (en) * | 1999-07-15 | 2002-05-23 | Thomson Licensing Sa | Method and appratus for isolating iic bus noise from a tuner in a television receiver |
| JP2003505943A (ja) * | 1999-07-15 | 2003-02-12 | トムソン ライセンシング ソシエテ アノニム | テレビジョン受像機においてバス（母線）ノイズをチューナから分離する方法および装置 |
| US7164449B1 (en) | 1999-07-15 | 2007-01-16 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| US7268831B2 (en) | 1999-07-15 | 2007-09-11 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| JP4695800B2 (ja) * | 1999-07-15 | 2011-06-08 | トムソン ライセンシング | テレビジョン受像機においてバス（母線）ノイズをチューナから分離する方法および装置 |
| WO2003021944A1 (en) * | 2001-08-28 | 2003-03-13 | Thomson Licensing S.A. | Method and apparatus for isolating noise from a tuner in a television signal receiver |
| US6816203B2 (en) | 2001-08-28 | 2004-11-09 | Thomson Licensing S.A. | Method and apparatus for isolating noise from a tuner in a television signal receiver |
| US7847866B2 (en) | 2002-01-11 | 2010-12-07 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
| US8525931B2 (en) | 2002-01-11 | 2013-09-03 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
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