JPS605369A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS605369A JPS605369A JP58113041A JP11304183A JPS605369A JP S605369 A JPS605369 A JP S605369A JP 58113041 A JP58113041 A JP 58113041A JP 11304183 A JP11304183 A JP 11304183A JP S605369 A JPS605369 A JP S605369A
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- Japan
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- memory
- channel
- bus
- cpu
- program
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は機能分散処理システムにおけるメモリ制御方式
に関する。
に関する。
近年、ＬＳＩ、マイコンの発展により、演算制御、入出
力制御等各機能毎にマイコンを割尚て有機的に結合し、
１式の情報処理システムを構築する手法が頻繁に用いら
れる様になって米た。従来、ＣＰＵが一括して行なって
い六処理を各入出力制御製餅″（以下、チャンネルと称
する）に分散して処理させることから、一般的には機能
分散処理と称ざｈる。このことによりＣＰ Ｈの負荷分
散かけかわると共に処理の高速化が実覗できる。
力制御等各機能毎にマイコンを割尚て有機的に結合し、
１式の情報処理システムを構築する手法が頻繁に用いら
れる様になって米た。従来、ＣＰＵが一括して行なって
い六処理を各入出力制御製餅″（以下、チャンネルと称
する）に分散して処理させることから、一般的には機能
分散処理と称ざｈる。このことによりＣＰ Ｈの負荷分
散かけかわると共に処理の高速化が実覗できる。
ところで、各チャネル毎に存在するマイコンを動作づせ
るためにはプログラムが必要となり、そのプログラムを
格納するためのメモリが必要となる。このメモリを実坊
するｌζめの手段としてＣＰＵと共有の主メモリを用い
る方法があるが、ＣＰＵと各マイコンの処理速度の違い
によるメモリ制Ｖの抜頼、化、あるいけ多重使用による
ＣＰＵの処理能力の低下から、多くは用いられていない
。他に、各マイコン毎にゆ用のメモリを用倉する方法が
ある。この方法は、ＣＰＵの処理能力の向−Ｆけはかれ
るが、専用のメモリを用いるため、コスト的な問題があ
る。
るためにはプログラムが必要となり、そのプログラムを
格納するためのメモリが必要となる。このメモリを実坊
するｌζめの手段としてＣＰＵと共有の主メモリを用い
る方法があるが、ＣＰＵと各マイコンの処理速度の違い
によるメモリ制Ｖの抜頼、化、あるいけ多重使用による
ＣＰＵの処理能力の低下から、多くは用いられていない
。他に、各マイコン毎にゆ用のメモリを用倉する方法が
ある。この方法は、ＣＰＵの処理能力の向−Ｆけはかれ
るが、専用のメモリを用いるため、コスト的な問題があ
る。
一方で、最近の半導体技術の進歩により、充分安価で高
集積度のメモリ素子が現われ、コストは昔はど大きな問
題ではなくなってへている。
集積度のメモリ素子が現われ、コストは昔はど大きな問
題ではなくなってへている。
しかしながら専用メモリを用いるため、メモリ内にプロ
グラムを収納する方決が計１等となる。
グラムを収納する方決が計１等となる。
プログラムをメモリに収納″する方法の１つとして、リ
ードオンリイメモリ （ＲＯＭ）を用い、予め、メモリ
内にプログラムを固定的に入れておき、そわを利用する
ことが考えられる。これは電源を泗断してもＲ，ＯＭ内
のプログラムが消滅しないという利点はを、るが、−担
碧込みを行なうと再■込みができない矛・、あるいに特
別な手Ｐをオにじなけｈばｔ替えができなかった。これ
では、プログラムの柔軟性がなく、夕、別途作業用のＲ
ＥＡＤ ／ ＷＲ，ｒＴＥ 可能なメモリ （ＲＡＭ）
を用意する必要があった。又、別の手段として、メモリ
を全てＲＡ Ｄ、’！で構成するラフ法がある。この方
法によｈば、上記の欠点を′８′−消できるが、驚＃辿
断と共にプログラム内容が消滅するため、伺等力・の方
法によりプログラムをロードする必要があった。
ードオンリイメモリ （ＲＯＭ）を用い、予め、メモリ
内にプログラムを固定的に入れておき、そわを利用する
ことが考えられる。これは電源を泗断してもＲ，ＯＭ内
のプログラムが消滅しないという利点はを、るが、−担
碧込みを行なうと再■込みができない矛・、あるいに特
別な手Ｐをオにじなけｈばｔ替えができなかった。これ
では、プログラムの柔軟性がなく、夕、別途作業用のＲ
ＥＡＤ ／ ＷＲ，ｒＴＥ 可能なメモリ （ＲＡＭ）
を用意する必要があった。又、別の手段として、メモリ
を全てＲＡ Ｄ、’！で構成するラフ法がある。この方
法によｈば、上記の欠点を′８′−消できるが、驚＃辿
断と共にプログラム内容が消滅するため、伺等力・の方
法によりプログラムをロードする必要があった。
彷米、上記プログラノ、ロードのジ〃として、小？′ｔ
１のＲＯ）、Ｔを片ｆＬ、プログラムロードの心壁があ
るとき、マイコンはＲＯＭ １７Ｆのプログラムで動作
Ｌ−１ＣＰ Ｕと通信を行なつ′τ実際の処Ｑ Ｑ作に
おいて必要なプログラムを内蔵ＲＡＭにロードし７、そ
のｆ＆、ＲＡＭプログラムに制御を移すことにより正常
な処理を行なう様にしていｋｏｐに、重１１作中、ＲＡ
Ｍにパリティエラー等の六常状態が発見された揚台に１
その時点でＲ，ＯＭに制御を利し、ＣＰＵＫ異常を知ら
せ、その後ＣＰＵと通信を行なってＲＡＭの内容をダン
プし、ていた○しかしながら、この方法では各チャネル
毎にＲＯＭが必要となり、コストの上昇を招くと共に、
繁雑なプロトコル（規約）を設けａ信を行なう必要があ
り、又、ＲＯＭで異穴が検出された場合け、ＲＯＭ ／
ＲＡ Ｍの情報を・得ることが出来ないといった致命
的な欠点を持っていた。
１のＲＯ）、Ｔを片ｆＬ、プログラムロードの心壁があ
るとき、マイコンはＲＯＭ １７Ｆのプログラムで動作
Ｌ−１ＣＰ Ｕと通信を行なつ′τ実際の処Ｑ Ｑ作に
おいて必要なプログラムを内蔵ＲＡＭにロードし７、そ
のｆ＆、ＲＡＭプログラムに制御を移すことにより正常
な処理を行なう様にしていｋｏｐに、重１１作中、ＲＡ
Ｍにパリティエラー等の六常状態が発見された揚台に１
その時点でＲ，ＯＭに制御を利し、ＣＰＵＫ異常を知ら
せ、その後ＣＰＵと通信を行なってＲＡＭの内容をダン
プし、ていた○しかしながら、この方法では各チャネル
毎にＲＯＭが必要となり、コストの上昇を招くと共に、
繁雑なプロトコル（規約）を設けａ信を行なう必要があ
り、又、ＲＯＭで異穴が検出された場合け、ＲＯＭ ／
ＲＡ Ｍの情報を・得ることが出来ないといった致命
的な欠点を持っていた。
本発明は上Ｗｅ欠虚に悠みてなさ力たものであり、上記
機能分散処理システム・に丸・いて、接続さシるチャネ
ル毎、制御フリップ７０ツブを備工、討フリップ７０ツ
ブをセットすることで内蔵の処ツユニットを切離する構
成とすることにより、洛チー１７ネルにおけるプログラ
ムのロード／ダンプをＣＰＵから行なえる＃にしたメモ
リ制御方式を提供中ることを目的とする。
機能分散処理システム・に丸・いて、接続さシるチャネ
ル毎、制御フリップ７０ツブを備工、討フリップ７０ツ
ブをセットすることで内蔵の処ツユニットを切離する構
成とすることにより、洛チー１７ネルにおけるプログラ
ムのロード／ダンプをＣＰＵから行なえる＃にしたメモ
リ制御方式を提供中ることを目的とする。
本発明け、ＣＰＵ、主メモリ、マイコン内蔵の複数のチ
ャネルがシステムバスを介して共通接続されて成る情報
処叩システムにおいて、各チャオルは、マイコンが持つ
内部バスにＲＡＭを接続すると共に、ＣＰＵによりセッ
ト／リセットされる制御フリップ７０ツブが内蔵され、
ＣＰＵが入出力装置内蔵のＲＡＭをアクセスするとき、
この制御フリップ７０ツブをセットすることで内部バス
からマイコンを切離し、内蔵ＲＡ Ｍｆ：・アクセスす
る構成としたものである。
ャネルがシステムバスを介して共通接続されて成る情報
処叩システムにおいて、各チャオルは、マイコンが持つ
内部バスにＲＡＭを接続すると共に、ＣＰＵによりセッ
ト／リセットされる制御フリップ７０ツブが内蔵され、
ＣＰＵが入出力装置内蔵のＲＡＭをアクセスするとき、
この制御フリップ７０ツブをセットすることで内部バス
からマイコンを切離し、内蔵ＲＡ Ｍｆ：・アクセスす
る構成としたものである。
このことにより、各チャネルにおｔｊるプログラムのロ
ード／ダンプを専用のＲ，ＯＭを用いずにＣＰＵから簡
単に行なうことができる。
ード／ダンプを専用のＲ，ＯＭを用いずにＣＰＵから簡
単に行なうことができる。
９下、図面を使甲して本発明に関し詳述する。
第１図は本発明が実現される情報処理システムの構成例
を示すブロック図である。
を示すブロック図である。
図において、１１ｉｄ：制御中枢となるＣＰＵ。
１２けプログラム乃至データが収納ｇｈる主メモリ、１
：Ｉ＠１４け入出力処理を司どるチャネルであり、各装
＃１１・１２− Ｊ ＠ ７４はシステムバス１５に共
通に接続される。システムバス１５はアドレス・データ
１コントロールのためのラインが槍数本から成り、又、
チャネル１３・１４は、それぞれマイコン及びＲＡＭを
内蔵しているものとする。
：Ｉ＠１４け入出力処理を司どるチャネルであり、各装
＃１１・１２− Ｊ ＠ ７４はシステムバス１５に共
通に接続される。システムバス１５はアドレス・データ
１コントロールのためのラインが槍数本から成り、又、
チャネル１３・１４は、それぞれマイコン及びＲＡＭを
内蔵しているものとする。
第２図は第１図における入出力制御装動’１３の内部抄
成を示すブロック図である。
成を示すブロック図である。
図において、７．９１は入出カドライバインターフエー
スである。１３２ｄ処理ユニツト （マイコン）であり
、内部バス１．９３ｉ−介してチャネルメモ’）（ＲＡ
Ｍ１．？ ４） ｙｌ！び仙の処理モジュール１３５と
共通に接続される。マイコン１．９２はバスゲート１３
６を介し内部バス１３３に接続これる。又、上記入出カ
ドライバインターフエースｌ ３１けシステムバス１５
と内部バス１３３との間にあってＣＰＵ７ Ｊとチャネ
ルＬ」との間のバスインターフェースを司どる０１．９
７は制御フリップフロップである。制御７リツプフロツ
プ１３７けＣＰＵＷ７によりセット／リセットされ、チ
ャネルメモリ１３４のアクセス切替え（ＣＰＵアクセス
／マイコンアクセス）のために用いられろ。
スである。１３２ｄ処理ユニツト （マイコン）であり
、内部バス１．９３ｉ−介してチャネルメモ’）（ＲＡ
Ｍ１．？ ４） ｙｌ！び仙の処理モジュール１３５と
共通に接続される。マイコン１．９２はバスゲート１３
６を介し内部バス１３３に接続これる。又、上記入出カ
ドライバインターフエースｌ ３１けシステムバス１５
と内部バス１３３との間にあってＣＰＵ７ Ｊとチャネ
ルＬ」との間のバスインターフェースを司どる０１．９
７は制御フリップフロップである。制御７リツプフロツ
プ１３７けＣＰＵＷ７によりセット／リセットされ、チ
ャネルメモリ１３４のアクセス切替え（ＣＰＵアクセス
／マイコンアクセス）のために用いられろ。
第３図はＣＰＵからみた本情報処庁システムのメモリマ
ツプを示す図である。
ツプを示す図である。
図中１．？（７けメモリ空間、３０１は主メモリ１２の
実装領域３０２，３０３は各チャネルメモリ （第２図
の実施例における１３４）がＣＰＨによるアクセスモー
ドとなったときのメモリ展開位置を示す。
実装領域３０２，３０３は各チャネルメモリ （第２図
の実施例における１３４）がＣＰＨによるアクセスモー
ドとなったときのメモリ展開位置を示す。
以下、本発明の動作につき詳述する。
本発明（ｄ第１図に示す様な権威の情報処理システムに
適用される。即ち、システムの中枢となるＣＰＵ７７と
主メモリ１２．そして各チャネル）、”ｆ、１４がシス
テムバス１５を介して共通接続づわ、ＣＰ ＴＪ Ｉ
Ｊから主メモリ１２をアクセスするのとｅ９ぼ同様な手
段にて各チャネル１、”ｌ、）４’（−システムバス１
５を介してアクセス出来るものに適用される。
適用される。即ち、システムの中枢となるＣＰＵ７７と
主メモリ１２．そして各チャネル）、”ｆ、１４がシス
テムバス１５を介して共通接続づわ、ＣＰ ＴＪ Ｉ
Ｊから主メモリ１２をアクセスするのとｅ９ぼ同様な手
段にて各チャネル１、”ｌ、）４’（−システムバス１
５を介してアクセス出来るものに適用される。
今ＣＰＵ１）がチャネル月にプログラムをロードする必
要が生じたとき、システムバス１５を通じ、ｐ・るいは
別のラインを介して制御フリップフロップｌ 、？ ７
をセットする。制御フリップフロップ１．９７がセット
さｈでいないと、ＣＰＵ７７けチャネルメモリ１３４を
直接アクセス出才ないものとする。制御フリップフロッ
プ１３７がセットされたことにより、マイコン１３２は
動作を停止する。これば、プログラムのロード中、側管
マイコンｌ 、？ ２が動作する必要はなく、逆に動作
を行なわせるために特別の制御回路が必要となることに
起因する。
要が生じたとき、システムバス１５を通じ、ｐ・るいは
別のラインを介して制御フリップフロップｌ 、？ ７
をセットする。制御フリップフロップ１．９７がセット
さｈでいないと、ＣＰＵ７７けチャネルメモリ１３４を
直接アクセス出才ないものとする。制御フリップフロッ
プ１３７がセットされたことにより、マイコン１３２は
動作を停止する。これば、プログラムのロード中、側管
マイコンｌ 、？ ２が動作する必要はなく、逆に動作
を行なわせるために特別の制御回路が必要となることに
起因する。
更に、バスゲート７３６より、マイコン１３２け内部バ
ス１３３から切離される。同材に仙の処理モジュール）
３５も内部バス１３３から切部され、チャネルメモリ１
３４が内部バス１３３、ドライバ１３１を通してシステ
ムバス１５と接続プれる。
ス１３３から切離される。同材に仙の処理モジュール）
３５も内部バス１３３から切部され、チャネルメモリ１
３４が内部バス１３３、ドライバ１３１を通してシステ
ムバス１５と接続プれる。
この状態で、チャネルメモＩＪ ｌ 、？ ４けＣＰＵ
１１からみた場合、第３図に示したメモリマツプの、９
０２の位置に相焔し、ＣＰＵＩ １からはメモリ空間３
０中のある特定のアドレスを持ったメモリとしてみえる
。このことにより、プログラムのロードは実際の主メモ
ＩＪ Ｊ ２領域、？ ０１への書込みと同様に行なえ
る様になり、主メモリ１ノからチャネルメモリ１３４へ
のデータの移動というかたちで簡単に行なえる株になる
。
１１からみた場合、第３図に示したメモリマツプの、９
０２の位置に相焔し、ＣＰＵＩ １からはメモリ空間３
０中のある特定のアドレスを持ったメモリとしてみえる
。このことにより、プログラムのロードは実際の主メモ
ＩＪ Ｊ ２領域、？ ０１への書込みと同様に行なえ
る様になり、主メモリ１ノからチャネルメモリ１３４へ
のデータの移動というかたちで簡単に行なえる株になる
。
あるいは、通常動作をしている他のチャネル１４ （例
えばディ７り装置）からプログラムを府、接ロート出来
る様にもなる。
えばディ７り装置）からプログラムを府、接ロート出来
る様にもなる。
更に、チャネルＬｌが動作中、ノ常が検出されたＷｆｉ
でも、ＣＰＴＪ７７から制御７！１ツブフロップｌ、７
７をセットすることにより同様にして欝°接チャネルメ
モリ１３４を続出しダンプ情報が得られる枠になり、異
常に対する処（社）が充分行なえる杵になる。
でも、ＣＰＴＪ７７から制御７！１ツブフロップｌ、７
７をセットすることにより同様にして欝°接チャネルメ
モリ１３４を続出しダンプ情報が得られる枠になり、異
常に対する処（社）が充分行なえる杵になる。
崗、プログラムのロード／ダンプ後、制御７リツプフロ
ツプ１３７をリセットすることにより、マイコン１３２
けある特定のアト１／スから邪１作を開始し２通常ｔ１
１作となる。
ツプ１３７をリセットすることにより、マイコン１３２
けある特定のアト１／スから邪１作を開始し２通常ｔ１
１作となる。
以上（ケチャネルを制御する素子としてマイコンを例示
（７て述べてきたがプログラム制御により動作する処理
ユニットであわば全てに応用できる。
（７て述べてきたがプログラム制御により動作する処理
ユニットであわば全てに応用できる。
以上説明の如く本発明によりば、プログラムのロード／
ダンプ専用にＲＯＭを用意する必要がなく、又、ＣＰＵ
が行なうプログラムのロード／ダンプが簡檗に実現でき
る。
ダンプ専用にＲＯＭを用意する必要がなく、又、ＣＰＵ
が行なうプログラムのロード／ダンプが簡檗に実現でき
る。
第１図は本発明が実現される情報処理システムの構成例
を示すブロック図、第２図は第１図におけろチャネルの
内部構成を示すブロック図、第３図は本発明により実現
でれるメモリマツプを示す図である。 １１・・・ＣＰＵ、Ｊ２・・・主メモリ、Ｌユ、１４・
・・入出力制御装置（チャネル）、１５・・・システム
バス、１３２・・・マイコン、１３３・・・内部バス、
１３４・・・チャネルメモリ、１３６・・・バスゲート
、１３７・・・％ｔｌｌ ｍフリップ７０ツブ。 出願人代理人 弁理士 鈴 江 武 彦１１− 第２図
を示すブロック図、第２図は第１図におけろチャネルの
内部構成を示すブロック図、第３図は本発明により実現
でれるメモリマツプを示す図である。 １１・・・ＣＰＵ、Ｊ２・・・主メモリ、Ｌユ、１４・
・・入出力制御装置（チャネル）、１５・・・システム
バス、１３２・・・マイコン、１３３・・・内部バス、
１３４・・・チャネルメモリ、１３６・・・バスゲート
、１３７・・・％ｔｌｌ ｍフリップ７０ツブ。 出願人代理人 弁理士 鈴 江 武 彦１１− 第２図
Claims (1)
- ＣＰＵ、主メモリ及び少くとも１個のチャネルがシステ
ムバスを介して共通接続されて成る情報処理システムに
おいて、上記チャネルは、プログラムによって制御ばれ
る処理ユニットと、該処理ユニットが持つ内部バスに上
Ｐプログラムが取組されるＲｅａｒｌ ／ Ｗｒｉ ｔ
ｅ 可能なチャネルメモリが接続ざｈると共に、土耐Ｃ
ＰＵによりセット／リセットされる制徒；フリップフロ
ップを有し、上記ＣＰＴＪけ上記チャネルメモリをアク
セスする際、内蔵の制御７リツプ７０ツブをセットする
ことにより、内部バスから処理ユニットを切離し、ある
特定アト１７スにより千ヤネルメモリのＲｅａｄ ／
Ｗｒ ｉ ｔｅ を行なうことを特徴とするメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113041A JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113041A JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605369A true JPS605369A (ja) | 1985-01-11 |
Family
ID=14601982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113041A Pending JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605369A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073420A3 (en) * | 2001-03-13 | 2004-02-05 | Adc Telecomm Israel Ltd | Bus interface for i/o device with memory |
| JP2009153496A (ja) * | 2007-12-27 | 2009-07-16 | Daiwa Seiko Inc | 魚釣用スピニングリール |
| JP2011099650A (ja) * | 2009-11-09 | 2011-05-19 | Mitsubishi Electric Corp | 冷蔵庫 |
-
1983
- 1983-06-23 JP JP58113041A patent/JPS605369A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073420A3 (en) * | 2001-03-13 | 2004-02-05 | Adc Telecomm Israel Ltd | Bus interface for i/o device with memory |
| US6710620B2 (en) | 2001-03-13 | 2004-03-23 | Adc Telecommunications Israel, Ltd. | Bus interface for I/O device with memory |
| JP2009153496A (ja) * | 2007-12-27 | 2009-07-16 | Daiwa Seiko Inc | 魚釣用スピニングリール |
| JP2011099650A (ja) * | 2009-11-09 | 2011-05-19 | Mitsubishi Electric Corp | 冷蔵庫 |
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