JPS605369A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS605369A JPS605369A JP58113041A JP11304183A JPS605369A JP S605369 A JPS605369 A JP S605369A JP 58113041 A JP58113041 A JP 58113041A JP 11304183 A JP11304183 A JP 11304183A JP S605369 A JPS605369 A JP S605369A
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- JP
- Japan
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- memory
- channel
- bus
- cpu
- program
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は機能分散処理システムにおけるメモリ制御方式
に関する。
に関する。
近年、LSI、マイコンの発展により、演算制御、入出
力制御等各機能毎にマイコンを割尚て有機的に結合し、
1式の情報処理システムを構築する手法が頻繁に用いら
れる様になって米た。従来、CPUが一括して行なって
い六処理を各入出力制御製餅″(以下、チャンネルと称
する)に分散して処理させることから、一般的には機能
分散処理と称ざhる。このことによりCP Hの負荷分
散かけかわると共に処理の高速化が実覗できる。
力制御等各機能毎にマイコンを割尚て有機的に結合し、
1式の情報処理システムを構築する手法が頻繁に用いら
れる様になって米た。従来、CPUが一括して行なって
い六処理を各入出力制御製餅″(以下、チャンネルと称
する)に分散して処理させることから、一般的には機能
分散処理と称ざhる。このことによりCP Hの負荷分
散かけかわると共に処理の高速化が実覗できる。
ところで、各チャネル毎に存在するマイコンを動作づせ
るためにはプログラムが必要となり、そのプログラムを
格納するためのメモリが必要となる。このメモリを実坊
するlζめの手段としてCPUと共有の主メモリを用い
る方法があるが、CPUと各マイコンの処理速度の違い
によるメモリ制Vの抜頼、化、あるいけ多重使用による
CPUの処理能力の低下から、多くは用いられていない
。他に、各マイコン毎にゆ用のメモリを用倉する方法が
ある。この方法は、CPUの処理能力の向−Fけはかれ
るが、専用のメモリを用いるため、コスト的な問題があ
る。
るためにはプログラムが必要となり、そのプログラムを
格納するためのメモリが必要となる。このメモリを実坊
するlζめの手段としてCPUと共有の主メモリを用い
る方法があるが、CPUと各マイコンの処理速度の違い
によるメモリ制Vの抜頼、化、あるいけ多重使用による
CPUの処理能力の低下から、多くは用いられていない
。他に、各マイコン毎にゆ用のメモリを用倉する方法が
ある。この方法は、CPUの処理能力の向−Fけはかれ
るが、専用のメモリを用いるため、コスト的な問題があ
る。
一方で、最近の半導体技術の進歩により、充分安価で高
集積度のメモリ素子が現われ、コストは昔はど大きな問
題ではなくなってへている。
集積度のメモリ素子が現われ、コストは昔はど大きな問
題ではなくなってへている。
しかしながら専用メモリを用いるため、メモリ内にプロ
グラムを収納する方決が計1等となる。
グラムを収納する方決が計1等となる。
プログラムをメモリに収納″する方法の1つとして、リ
ードオンリイメモリ (ROM)を用い、予め、メモリ
内にプログラムを固定的に入れておき、そわを利用する
ことが考えられる。これは電源を泗断してもR,OM内
のプログラムが消滅しないという利点はを、るが、−担
碧込みを行なうと再■込みができない矛・、あるいに特
別な手Pをオにじなけhばt替えができなかった。これ
では、プログラムの柔軟性がなく、夕、別途作業用のR
EAD / WR,rTE 可能なメモリ (RAM)
を用意する必要があった。又、別の手段として、メモリ
を全てRA D、’!で構成するラフ法がある。この方
法によhば、上記の欠点を′8′−消できるが、驚#辿
断と共にプログラム内容が消滅するため、伺等力・の方
法によりプログラムをロードする必要があった。
ードオンリイメモリ (ROM)を用い、予め、メモリ
内にプログラムを固定的に入れておき、そわを利用する
ことが考えられる。これは電源を泗断してもR,OM内
のプログラムが消滅しないという利点はを、るが、−担
碧込みを行なうと再■込みができない矛・、あるいに特
別な手Pをオにじなけhばt替えができなかった。これ
では、プログラムの柔軟性がなく、夕、別途作業用のR
EAD / WR,rTE 可能なメモリ (RAM)
を用意する必要があった。又、別の手段として、メモリ
を全てRA D、’!で構成するラフ法がある。この方
法によhば、上記の欠点を′8′−消できるが、驚#辿
断と共にプログラム内容が消滅するため、伺等力・の方
法によりプログラムをロードする必要があった。
彷米、上記プログラノ、ロードのジ〃として、小?′t
1のRO)、Tを片fL、プログラムロードの心壁があ
るとき、マイコンはROM 17Fのプログラムで動作
L−1CP Uと通信を行なつ′τ実際の処Q Q作に
おいて必要なプログラムを内蔵RAMにロードし7、そ
のf&、RAMプログラムに制御を移すことにより正常
な処理を行なう様にしていkopに、重11作中、RA
Mにパリティエラー等の六常状態が発見された揚台に1
その時点でR,OMに制御を利し、CPUK異常を知ら
せ、その後CPUと通信を行なってRAMの内容をダン
プし、ていた○しかしながら、この方法では各チャネル
毎にROMが必要となり、コストの上昇を招くと共に、
繁雑なプロトコル(規約)を設けa信を行なう必要があ
り、又、ROMで異穴が検出された場合け、ROM /
RA Mの情報を・得ることが出来ないといった致命
的な欠点を持っていた。
1のRO)、Tを片fL、プログラムロードの心壁があ
るとき、マイコンはROM 17Fのプログラムで動作
L−1CP Uと通信を行なつ′τ実際の処Q Q作に
おいて必要なプログラムを内蔵RAMにロードし7、そ
のf&、RAMプログラムに制御を移すことにより正常
な処理を行なう様にしていkopに、重11作中、RA
Mにパリティエラー等の六常状態が発見された揚台に1
その時点でR,OMに制御を利し、CPUK異常を知ら
せ、その後CPUと通信を行なってRAMの内容をダン
プし、ていた○しかしながら、この方法では各チャネル
毎にROMが必要となり、コストの上昇を招くと共に、
繁雑なプロトコル(規約)を設けa信を行なう必要があ
り、又、ROMで異穴が検出された場合け、ROM /
RA Mの情報を・得ることが出来ないといった致命
的な欠点を持っていた。
本発明は上We欠虚に悠みてなさ力たものであり、上記
機能分散処理システム・に丸・いて、接続さシるチャネ
ル毎、制御フリップ70ツブを備工、討フリップ70ツ
ブをセットすることで内蔵の処ツユニットを切離する構
成とすることにより、洛チー17ネルにおけるプログラ
ムのロード/ダンプをCPUから行なえる#にしたメモ
リ制御方式を提供中ることを目的とする。
機能分散処理システム・に丸・いて、接続さシるチャネ
ル毎、制御フリップ70ツブを備工、討フリップ70ツ
ブをセットすることで内蔵の処ツユニットを切離する構
成とすることにより、洛チー17ネルにおけるプログラ
ムのロード/ダンプをCPUから行なえる#にしたメモ
リ制御方式を提供中ることを目的とする。
本発明け、CPU、主メモリ、マイコン内蔵の複数のチ
ャネルがシステムバスを介して共通接続されて成る情報
処叩システムにおいて、各チャオルは、マイコンが持つ
内部バスにRAMを接続すると共に、CPUによりセッ
ト/リセットされる制御フリップ70ツブが内蔵され、
CPUが入出力装置内蔵のRAMをアクセスするとき、
この制御フリップ70ツブをセットすることで内部バス
からマイコンを切離し、内蔵RA Mf:・アクセスす
る構成としたものである。
ャネルがシステムバスを介して共通接続されて成る情報
処叩システムにおいて、各チャオルは、マイコンが持つ
内部バスにRAMを接続すると共に、CPUによりセッ
ト/リセットされる制御フリップ70ツブが内蔵され、
CPUが入出力装置内蔵のRAMをアクセスするとき、
この制御フリップ70ツブをセットすることで内部バス
からマイコンを切離し、内蔵RA Mf:・アクセスす
る構成としたものである。
このことにより、各チャネルにおtjるプログラムのロ
ード/ダンプを専用のR,OMを用いずにCPUから簡
単に行なうことができる。
ード/ダンプを専用のR,OMを用いずにCPUから簡
単に行なうことができる。
9下、図面を使甲して本発明に関し詳述する。
第1図は本発明が実現される情報処理システムの構成例
を示すブロック図である。
を示すブロック図である。
図において、11id:制御中枢となるCPU。
12けプログラム乃至データが収納ghる主メモリ、1
:I@14け入出力処理を司どるチャネルであり、各装
#11・12− J @ 74はシステムバス15に共
通に接続される。システムバス15はアドレス・データ
1コントロールのためのラインが槍数本から成り、又、
チャネル13・14は、それぞれマイコン及びRAMを
内蔵しているものとする。
:I@14け入出力処理を司どるチャネルであり、各装
#11・12− J @ 74はシステムバス15に共
通に接続される。システムバス15はアドレス・データ
1コントロールのためのラインが槍数本から成り、又、
チャネル13・14は、それぞれマイコン及びRAMを
内蔵しているものとする。
第2図は第1図における入出力制御装動’13の内部抄
成を示すブロック図である。
成を示すブロック図である。
図において、7.91は入出カドライバインターフエー
スである。132d処理ユニツト (マイコン)であり
、内部バス1.93i−介してチャネルメモ’)(RA
M1.? 4) yl!び仙の処理モジュール135と
共通に接続される。マイコン1.92はバスゲート13
6を介し内部バス133に接続これる。又、上記入出カ
ドライバインターフエースl 31けシステムバス15
と内部バス133との間にあってCPU7 Jとチャネ
ルL」との間のバスインターフェースを司どる01.9
7は制御フリップフロップである。制御7リツプフロツ
プ137けCPUW7によりセット/リセットされ、チ
ャネルメモリ134のアクセス切替え(CPUアクセス
/マイコンアクセス)のために用いられろ。
スである。132d処理ユニツト (マイコン)であり
、内部バス1.93i−介してチャネルメモ’)(RA
M1.? 4) yl!び仙の処理モジュール135と
共通に接続される。マイコン1.92はバスゲート13
6を介し内部バス133に接続これる。又、上記入出カ
ドライバインターフエースl 31けシステムバス15
と内部バス133との間にあってCPU7 Jとチャネ
ルL」との間のバスインターフェースを司どる01.9
7は制御フリップフロップである。制御7リツプフロツ
プ137けCPUW7によりセット/リセットされ、チ
ャネルメモリ134のアクセス切替え(CPUアクセス
/マイコンアクセス)のために用いられろ。
第3図はCPUからみた本情報処庁システムのメモリマ
ツプを示す図である。
ツプを示す図である。
図中1.?(7けメモリ空間、301は主メモリ12の
実装領域302,303は各チャネルメモリ (第2図
の実施例における134)がCPHによるアクセスモー
ドとなったときのメモリ展開位置を示す。
実装領域302,303は各チャネルメモリ (第2図
の実施例における134)がCPHによるアクセスモー
ドとなったときのメモリ展開位置を示す。
以下、本発明の動作につき詳述する。
本発明(d第1図に示す様な権威の情報処理システムに
適用される。即ち、システムの中枢となるCPU77と
主メモリ12.そして各チャネル)、”f、14がシス
テムバス15を介して共通接続づわ、CP TJ I
Jから主メモリ12をアクセスするのとe9ぼ同様な手
段にて各チャネル1、”l、)4’(−システムバス1
5を介してアクセス出来るものに適用される。
適用される。即ち、システムの中枢となるCPU77と
主メモリ12.そして各チャネル)、”f、14がシス
テムバス15を介して共通接続づわ、CP TJ I
Jから主メモリ12をアクセスするのとe9ぼ同様な手
段にて各チャネル1、”l、)4’(−システムバス1
5を介してアクセス出来るものに適用される。
今CPU1)がチャネル月にプログラムをロードする必
要が生じたとき、システムバス15を通じ、p・るいは
別のラインを介して制御フリップフロップl 、? 7
をセットする。制御フリップフロップ1.97がセット
さhでいないと、CPU77けチャネルメモリ134を
直接アクセス出才ないものとする。制御フリップフロッ
プ137がセットされたことにより、マイコン132は
動作を停止する。これば、プログラムのロード中、側管
マイコンl 、? 2が動作する必要はなく、逆に動作
を行なわせるために特別の制御回路が必要となることに
起因する。
要が生じたとき、システムバス15を通じ、p・るいは
別のラインを介して制御フリップフロップl 、? 7
をセットする。制御フリップフロップ1.97がセット
さhでいないと、CPU77けチャネルメモリ134を
直接アクセス出才ないものとする。制御フリップフロッ
プ137がセットされたことにより、マイコン132は
動作を停止する。これば、プログラムのロード中、側管
マイコンl 、? 2が動作する必要はなく、逆に動作
を行なわせるために特別の制御回路が必要となることに
起因する。
更に、バスゲート736より、マイコン132け内部バ
ス133から切離される。同材に仙の処理モジュール)
35も内部バス133から切部され、チャネルメモリ1
34が内部バス133、ドライバ131を通してシステ
ムバス15と接続プれる。
ス133から切離される。同材に仙の処理モジュール)
35も内部バス133から切部され、チャネルメモリ1
34が内部バス133、ドライバ131を通してシステ
ムバス15と接続プれる。
この状態で、チャネルメモIJ l 、? 4けCPU
11からみた場合、第3図に示したメモリマツプの、9
02の位置に相焔し、CPUI 1からはメモリ空間3
0中のある特定のアドレスを持ったメモリとしてみえる
。このことにより、プログラムのロードは実際の主メモ
IJ J 2領域、? 01への書込みと同様に行なえ
る様になり、主メモリ1ノからチャネルメモリ134へ
のデータの移動というかたちで簡単に行なえる株になる
。
11からみた場合、第3図に示したメモリマツプの、9
02の位置に相焔し、CPUI 1からはメモリ空間3
0中のある特定のアドレスを持ったメモリとしてみえる
。このことにより、プログラムのロードは実際の主メモ
IJ J 2領域、? 01への書込みと同様に行なえ
る様になり、主メモリ1ノからチャネルメモリ134へ
のデータの移動というかたちで簡単に行なえる株になる
。
あるいは、通常動作をしている他のチャネル14 (例
えばディ7り装置)からプログラムを府、接ロート出来
る様にもなる。
えばディ7り装置)からプログラムを府、接ロート出来
る様にもなる。
更に、チャネルLlが動作中、ノ常が検出されたWfi
でも、CPTJ77から制御7!1ツブフロップl、7
7をセットすることにより同様にして欝°接チャネルメ
モリ134を続出しダンプ情報が得られる枠になり、異
常に対する処(社)が充分行なえる杵になる。
でも、CPTJ77から制御7!1ツブフロップl、7
7をセットすることにより同様にして欝°接チャネルメ
モリ134を続出しダンプ情報が得られる枠になり、異
常に対する処(社)が充分行なえる杵になる。
崗、プログラムのロード/ダンプ後、制御7リツプフロ
ツプ137をリセットすることにより、マイコン132
けある特定のアト1/スから邪1作を開始し2通常t1
1作となる。
ツプ137をリセットすることにより、マイコン132
けある特定のアト1/スから邪1作を開始し2通常t1
1作となる。
以上(ケチャネルを制御する素子としてマイコンを例示
(7て述べてきたがプログラム制御により動作する処理
ユニットであわば全てに応用できる。
(7て述べてきたがプログラム制御により動作する処理
ユニットであわば全てに応用できる。
以上説明の如く本発明によりば、プログラムのロード/
ダンプ専用にROMを用意する必要がなく、又、CPU
が行なうプログラムのロード/ダンプが簡檗に実現でき
る。
ダンプ専用にROMを用意する必要がなく、又、CPU
が行なうプログラムのロード/ダンプが簡檗に実現でき
る。
第1図は本発明が実現される情報処理システムの構成例
を示すブロック図、第2図は第1図におけろチャネルの
内部構成を示すブロック図、第3図は本発明により実現
でれるメモリマツプを示す図である。 11・・・CPU、J2・・・主メモリ、Lユ、14・
・・入出力制御装置(チャネル)、15・・・システム
バス、132・・・マイコン、133・・・内部バス、
134・・・チャネルメモリ、136・・・バスゲート
、137・・・%tll mフリップ70ツブ。 出願人代理人 弁理士 鈴 江 武 彦11− 第2図
を示すブロック図、第2図は第1図におけろチャネルの
内部構成を示すブロック図、第3図は本発明により実現
でれるメモリマツプを示す図である。 11・・・CPU、J2・・・主メモリ、Lユ、14・
・・入出力制御装置(チャネル)、15・・・システム
バス、132・・・マイコン、133・・・内部バス、
134・・・チャネルメモリ、136・・・バスゲート
、137・・・%tll mフリップ70ツブ。 出願人代理人 弁理士 鈴 江 武 彦11− 第2図
Claims (1)
- CPU、主メモリ及び少くとも1個のチャネルがシステ
ムバスを介して共通接続されて成る情報処理システムに
おいて、上記チャネルは、プログラムによって制御ばれ
る処理ユニットと、該処理ユニットが持つ内部バスに上
Pプログラムが取組されるRearl / Wri t
e 可能なチャネルメモリが接続ざhると共に、土耐C
PUによりセット/リセットされる制徒;フリップフロ
ップを有し、上記CPTJけ上記チャネルメモリをアク
セスする際、内蔵の制御7リツプ70ツブをセットする
ことにより、内部バスから処理ユニットを切離し、ある
特定アト17スにより千ヤネルメモリのRead /
Wr i te を行なうことを特徴とするメモリ制御
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58113041A JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58113041A JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS605369A true JPS605369A (ja) | 1985-01-11 |
Family
ID=14601982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58113041A Pending JPS605369A (ja) | 1983-06-23 | 1983-06-23 | メモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS605369A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002073420A3 (en) * | 2001-03-13 | 2004-02-05 | Adc Telecomm Israel Ltd | Bus interface for i/o device with memory |
JP2009153496A (ja) * | 2007-12-27 | 2009-07-16 | Daiwa Seiko Inc | 魚釣用スピニングリール |
JP2011099650A (ja) * | 2009-11-09 | 2011-05-19 | Mitsubishi Electric Corp | 冷蔵庫 |
-
1983
- 1983-06-23 JP JP58113041A patent/JPS605369A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002073420A3 (en) * | 2001-03-13 | 2004-02-05 | Adc Telecomm Israel Ltd | Bus interface for i/o device with memory |
US6710620B2 (en) | 2001-03-13 | 2004-03-23 | Adc Telecommunications Israel, Ltd. | Bus interface for I/O device with memory |
JP2009153496A (ja) * | 2007-12-27 | 2009-07-16 | Daiwa Seiko Inc | 魚釣用スピニングリール |
JP2011099650A (ja) * | 2009-11-09 | 2011-05-19 | Mitsubishi Electric Corp | 冷蔵庫 |
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