JPH04288643A - マルチプロセッサシステムのメモリマッピング方式 - Google Patents
マルチプロセッサシステムのメモリマッピング方式Info
- Publication number
- JPH04288643A JPH04288643A JP7707391A JP7707391A JPH04288643A JP H04288643 A JPH04288643 A JP H04288643A JP 7707391 A JP7707391 A JP 7707391A JP 7707391 A JP7707391 A JP 7707391A JP H04288643 A JPH04288643 A JP H04288643A
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- JP
- Japan
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- area
- processor
- memory
- slave
- master processor
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- Withdrawn
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- 238000013507 mapping Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、共通メモリを有するマ
ルチプロセッサシステムのメモリマッピング方式に関す
る。
ルチプロセッサシステムのメモリマッピング方式に関す
る。
【０００２】
【従来の技術】従来、共通メモリを有するマルチプロセ
ッサシステムにおいては、スレーブプロセッサでは、直
接アクセスできるアドレス空間を、マスタプロセッサと
のデータの授受用に使用する共通メモリ部と、スレーブ
プロセッサ内に存在しスレーブプロセッサ独自の処理に
使用するローカルメモリ部とに分ける必要がある。初期
化時に初めてそのデータ授受用エリアをマスタプロセッ
サから指示されるような場合、指定される可能性のある
エリア全てを共通メモリ部とする必要がある。
ッサシステムにおいては、スレーブプロセッサでは、直
接アクセスできるアドレス空間を、マスタプロセッサと
のデータの授受用に使用する共通メモリ部と、スレーブ
プロセッサ内に存在しスレーブプロセッサ独自の処理に
使用するローカルメモリ部とに分ける必要がある。初期
化時に初めてそのデータ授受用エリアをマスタプロセッ
サから指示されるような場合、指定される可能性のある
エリア全てを共通メモリ部とする必要がある。
【０００３】
【発明が解決しようとする課題】このように、従来のマ
ルチプロセッサシステムでは、共通メモリ部を大きくと
る必要がある場合には、ローカルメモリ部を一定量以上
にすることが簡単にはできない。
ルチプロセッサシステムでは、共通メモリ部を大きくと
る必要がある場合には、ローカルメモリ部を一定量以上
にすることが簡単にはできない。
【０００４】本発明の目的は、共通メモリ部を小さくし
てローカルメモリ部を大きくとることができるマルチプ
ロセッサシステムのメモリマッピング方式を提供するこ
とにある。
てローカルメモリ部を大きくとることができるマルチプ
ロセッサシステムのメモリマッピング方式を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムのメモリマッピング方式は、１つのマスタプ
ロセッサと、複数のスレーブプロセッサと、共通メモリ
と、前記マスタプロセッサと前記複数のスレーブプロセ
ッサと前記共通メモリとを接続するシステムバスとを備
え、前記複数のスレーブプロセッサの各々の使用する前
記共通メモリの領域は、システムの初期化時に前記マス
タプロセッサからそれぞれ指示される特定の領域だけに
限られるマルチプロセッサシステムにおいて、前記複数
のスレーブプロセッサの各々は、当該スレーブプロセッ
サのソフトウェアにより前記マスタプロセッサから指示
された領域の上位ビットが設定されるアドレスレジスタ
と、前記マスタプロセッサから指示された前記共通メモ
リの使用領域のサイズと同じ大きさの固定エリアを当該
スレーブプロセッサのメモリマップ上の任意のアドレス
空間上に設定する手段と、前記固定エリアをアクセスし
たときに、前記アドレスレジスタの出力を前記システム
バス上に出力して前記共通メモリをアクセスする手段と
を有する。
サシステムのメモリマッピング方式は、１つのマスタプ
ロセッサと、複数のスレーブプロセッサと、共通メモリ
と、前記マスタプロセッサと前記複数のスレーブプロセ
ッサと前記共通メモリとを接続するシステムバスとを備
え、前記複数のスレーブプロセッサの各々の使用する前
記共通メモリの領域は、システムの初期化時に前記マス
タプロセッサからそれぞれ指示される特定の領域だけに
限られるマルチプロセッサシステムにおいて、前記複数
のスレーブプロセッサの各々は、当該スレーブプロセッ
サのソフトウェアにより前記マスタプロセッサから指示
された領域の上位ビットが設定されるアドレスレジスタ
と、前記マスタプロセッサから指示された前記共通メモ
リの使用領域のサイズと同じ大きさの固定エリアを当該
スレーブプロセッサのメモリマップ上の任意のアドレス
空間上に設定する手段と、前記固定エリアをアクセスし
たときに、前記アドレスレジスタの出力を前記システム
バス上に出力して前記共通メモリをアクセスする手段と
を有する。
【０００６】
【作用】前記共通メモリに対するアクセスは、前記マス
タプロセッサから指示される領域のアドレスに拘らず、
前記固定エリアを通して行う。
タプロセッサから指示される領域のアドレスに拘らず、
前記固定エリアを通して行う。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１に本発明の一実施例によるメモリマッ
ピング方式が適用されるマルチプロセッサシステムの構
成を示す。本実施例によるマルチプロセッサシステムは
、マスタプロセッサ１と、共通メモリ２と、システムバ
ス３と、複数のスレーブプロセッサ（図中では１つのみ
図示する。）４とを有する。システムバス３にマスタプ
ロセッサ１とスレーブプロセッサ４と共通メモリ２とが
接続されている。スレーブプロセッサ４の各々の使用す
る共通メモリ２の領域は、システムの初期化時にマスタ
プロセッサ１からそれぞれ指示される特定の領域だけに
限られる。本実施例では、スレーブプロセッサ４が７つ
あるとし、第１乃至第７のスレーブプロセッサと名付け
る。
て説明する。図１に本発明の一実施例によるメモリマッ
ピング方式が適用されるマルチプロセッサシステムの構
成を示す。本実施例によるマルチプロセッサシステムは
、マスタプロセッサ１と、共通メモリ２と、システムバ
ス３と、複数のスレーブプロセッサ（図中では１つのみ
図示する。）４とを有する。システムバス３にマスタプ
ロセッサ１とスレーブプロセッサ４と共通メモリ２とが
接続されている。スレーブプロセッサ４の各々の使用す
る共通メモリ２の領域は、システムの初期化時にマスタ
プロセッサ１からそれぞれ指示される特定の領域だけに
限られる。本実施例では、スレーブプロセッサ４が７つ
あるとし、第１乃至第７のスレーブプロセッサと名付け
る。
【０００８】スレーブプロセッサ４は、中央処理装置（
ＣＰＵ）５と、ローカルメモリ６と、共通メモリ２内の
使用するエリアのアドレスの上位ビットを出力するアド
レスレジスタ７と、システムのアドレスバスをドライブ
するバッファ８とを有する。
ＣＰＵ）５と、ローカルメモリ６と、共通メモリ２内の
使用するエリアのアドレスの上位ビットを出力するアド
レスレジスタ７と、システムのアドレスバスをドライブ
するバッファ８とを有する。
【０００９】ここでは、共通メモリ２、スレーブプロセ
ッサ４のＣＰＵ５のメモリ空間を１Ｍバイトとし、各ス
レーブプロセッサ４が使用する共通メモリ２の領域を６
４Ｋバイトとし、初期化時にマスタプロセッサ１から指
示される共通メモリ２のメモリマップが図２に示すよう
な場合について説明する。すなわち、共通メモリ２の１
６進で表されたアドレス０００００（Ｈ）〜７ＦＦＦＦ
（Ｈ）の範囲はマスタプロセッサ１に割り当てられてい
る。そして、第１乃至第７のスレーブプロセッサには、
それぞれ、共通メモリ２のアドレス８００００（Ｈ）〜
８ＦＦＦＦ（Ｈ）、９００００（Ｈ）〜９ＦＦＦＦ（Ｈ
）、Ａ００００（Ｈ）〜ＡＦＦＦＦ（Ｈ）、Ｂ００００
（Ｈ）〜ＢＦＦＦＦ（Ｈ）、Ｃ００００（Ｈ）〜ＣＦＦ
ＦＦ（Ｈ）、Ｄ００００（Ｈ）〜ＤＦＦＦＦ（Ｈ）、及
びＥ００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）の範囲が割り当
てられている。又、スレーブプロセッサ４のＣＰＵ５の
メモリ空間においては、アドレス０００００（Ｈ）〜Ｅ
ＦＦＦＦ（Ｈ）の範囲がローカルメモリ６の使用可能エ
リア（ローカルメモリ部）として割り当てられ、アドレ
スＦ００００（Ｈ）〜ＦＦＦＦＦ（Ｈ）の範囲が共通メ
モリ２のアクセスエリア（共通メモリ部）として割り当
てられている。
ッサ４のＣＰＵ５のメモリ空間を１Ｍバイトとし、各ス
レーブプロセッサ４が使用する共通メモリ２の領域を６
４Ｋバイトとし、初期化時にマスタプロセッサ１から指
示される共通メモリ２のメモリマップが図２に示すよう
な場合について説明する。すなわち、共通メモリ２の１
６進で表されたアドレス０００００（Ｈ）〜７ＦＦＦＦ
（Ｈ）の範囲はマスタプロセッサ１に割り当てられてい
る。そして、第１乃至第７のスレーブプロセッサには、
それぞれ、共通メモリ２のアドレス８００００（Ｈ）〜
８ＦＦＦＦ（Ｈ）、９００００（Ｈ）〜９ＦＦＦＦ（Ｈ
）、Ａ００００（Ｈ）〜ＡＦＦＦＦ（Ｈ）、Ｂ００００
（Ｈ）〜ＢＦＦＦＦ（Ｈ）、Ｃ００００（Ｈ）〜ＣＦＦ
ＦＦ（Ｈ）、Ｄ００００（Ｈ）〜ＤＦＦＦＦ（Ｈ）、及
びＥ００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）の範囲が割り当
てられている。又、スレーブプロセッサ４のＣＰＵ５の
メモリ空間においては、アドレス０００００（Ｈ）〜Ｅ
ＦＦＦＦ（Ｈ）の範囲がローカルメモリ６の使用可能エ
リア（ローカルメモリ部）として割り当てられ、アドレ
スＦ００００（Ｈ）〜ＦＦＦＦＦ（Ｈ）の範囲が共通メ
モリ２のアクセスエリア（共通メモリ部）として割り当
てられている。
【００１０】スレーブプロセッサ４は、初期化時にマス
タプロセッサ１から指示されたメモリの使用領域のアド
レス上位４ビットをアドレスレジスタ７に書き込む。バ
ッファ８には、ＣＰＵ５のアドレスバスＡ０〜Ａ１９の
うちＡ０〜Ａ１５が接続されており、レジスタ７の出力
がＡ１６〜Ａ１９として接続されている。スレーブプロ
セッサ４は、共通メモリ２にアクセスする場合には、所
望のアドレスのＡ１６〜Ａ１９を総て“１”にしたアド
レスに変更してアクセスする。システムのアドレスバス
のＡ１６〜Ａ１９にはアドレスレジスタ７の値が出力さ
れるために、アドレスＦ００００（Ｈ）〜ＦＦＦＦＦ（
Ｈ）のエリアを通して、所望のアドレスの共通メモリ２
にアクセスが可能である。
タプロセッサ１から指示されたメモリの使用領域のアド
レス上位４ビットをアドレスレジスタ７に書き込む。バ
ッファ８には、ＣＰＵ５のアドレスバスＡ０〜Ａ１９の
うちＡ０〜Ａ１５が接続されており、レジスタ７の出力
がＡ１６〜Ａ１９として接続されている。スレーブプロ
セッサ４は、共通メモリ２にアクセスする場合には、所
望のアドレスのＡ１６〜Ａ１９を総て“１”にしたアド
レスに変更してアクセスする。システムのアドレスバス
のＡ１６〜Ａ１９にはアドレスレジスタ７の値が出力さ
れるために、アドレスＦ００００（Ｈ）〜ＦＦＦＦＦ（
Ｈ）のエリアを通して、所望のアドレスの共通メモリ２
にアクセスが可能である。
【００１１】これにより、従来はマスタプロセッサ１の
指示により使用する可能性のあるアドレス８００００（
Ｈ）〜ＥＦＦＦＦ（Ｈ）のエリアを共通メモリ２用に割
り当てなければならなかったが、本実施例ではアドレス
Ｆ００００（Ｈ）〜ＦＦＦＦＦ（Ｈ）までとすることが
できる。したがって、ローカルメモリ６の使用可能エリ
アとしてアドレス０００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）
までの広範囲なエリアを持つことが可能である。
指示により使用する可能性のあるアドレス８００００（
Ｈ）〜ＥＦＦＦＦ（Ｈ）のエリアを共通メモリ２用に割
り当てなければならなかったが、本実施例ではアドレス
Ｆ００００（Ｈ）〜ＦＦＦＦＦ（Ｈ）までとすることが
できる。したがって、ローカルメモリ６の使用可能エリ
アとしてアドレス０００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）
までの広範囲なエリアを持つことが可能である。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
スレーブプロセッサが共通メモリにアクセスするメモリ
マップ上のエリア（共通メモリ部）を小さくすることが
でき、スレーブプロセッサ内のローカルメモリの使用可
能エリア（ローカルメモリ部）を大きくとることができ
るという効果がある。
スレーブプロセッサが共通メモリにアクセスするメモリ
マップ上のエリア（共通メモリ部）を小さくすることが
でき、スレーブプロセッサ内のローカルメモリの使用可
能エリア（ローカルメモリ部）を大きくとることができ
るという効果がある。
【図１】本発明の一実施例によるメモリマッピング方式
が適用されるマルチプロセッサシステムの構成を示すブ
ロック図である。
が適用されるマルチプロセッサシステムの構成を示すブ
ロック図である。
【図２】図１中の共通メモリとスレーブプロセッサのメ
モリマップを示す図である。
モリマップを示す図である。
１ マスタプロセッサ
２ 共通メモリ
３ システムバス
４ スレーブプロセッサ
５ ＣＰＵ
６ ローカルメモリ
７ アドレスレジスタ
８ バッファ
Claims (2)
- 【請求項１】 １つのマスタプロセッサと、複数のス
レーブプロセッサと、共通メモリと、前記マスタプロセ
ッサと前記複数のスレーブプロセッサと前記共通メモリ
とを接続するシステムバスとを備え、前記複数のスレー
ブプロセッサの各々の使用する前記共通メモリの領域は
、システムの初期化時に前記マスタプロセッサからそれ
ぞれ指示される特定の領域だけに限られるマルチプロセ
ッサシステムにおいて、前記複数のスレーブプロセッサ
の各々は、当該スレーブプロセッサのソフトウェアによ
り前記マスタプロセッサから指示された領域の上位ビッ
トが設定されるアドレスレジスタと、前記マスタプロセ
ッサから指示された前記共通メモリの使用領域のサイズ
と同じ大きさの固定エリアを当該スレーブプロセッサの
メモリマップ上の任意のアドレス空間上に設定する手段
と、を有することを特徴とするマルチプロセッサシステ
ムのメモリマッピング方式。 - 【請求項２】 前記複数のスレーブプロセッサの各々
は、前記固定エリアをアクセスしたときに、前記アドレ
スレジスタの出力を前記システムバス上に出力して前記
共通メモリをアクセスする手段を有する請求項１に記載
のマルチプロセッサシステムのメモリマッピング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7707391A JPH04288643A (ja) | 1991-03-18 | 1991-03-18 | マルチプロセッサシステムのメモリマッピング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7707391A JPH04288643A (ja) | 1991-03-18 | 1991-03-18 | マルチプロセッサシステムのメモリマッピング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288643A true JPH04288643A (ja) | 1992-10-13 |
Family
ID=13623621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7707391A Withdrawn JPH04288643A (ja) | 1991-03-18 | 1991-03-18 | マルチプロセッサシステムのメモリマッピング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288643A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077826A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
-
1991
- 1991-03-18 JP JP7707391A patent/JPH04288643A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077826A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |