JPH05324455A - マルチプロセッサとメモリとのバス結合方式 - Google Patents
マルチプロセッサとメモリとのバス結合方式Info
- Publication number
- JPH05324455A JPH05324455A JP8435292A JP8435292A JPH05324455A JP H05324455 A JPH05324455 A JP H05324455A JP 8435292 A JP8435292 A JP 8435292A JP 8435292 A JP8435292 A JP 8435292A JP H05324455 A JPH05324455 A JP H05324455A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- buses
- multiprocessor
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】複数のプロセッサとメモリとのバス結合におけ
る実行処理速度の向上をはかる。 【構成】メモリを分割し、プロセッサ（ＰＵ）１１対応
にメモリＡ（ＭＭＡ）２１，ＰＵ１２に対応にＭＭＢ２
２，〜，ＰＵ１Ｎ対応にＭＭＮ２Ｎをそれぞれバス３
１，３２，〜３Ｎを介して接続し、バス３１と３２との
間，バス３２と３３との間，〜バス３Ｎと３１との間に
それぞれスイッチ（ＳＷ）４１，４２，〜４Ｎを設け
る。メモリ制御部１０は各ＰＵからメモリへの接続要求
に従って、二重接続しない範囲でＳＷ４１，４２，〜４
Ｎを閉成してメモリへの径路を作る。各ＰＵは対応する
メモリに自ＰＵからのアクセスの頻度が高いデータを格
納する。
る実行処理速度の向上をはかる。 【構成】メモリを分割し、プロセッサ（ＰＵ）１１対応
にメモリＡ（ＭＭＡ）２１，ＰＵ１２に対応にＭＭＢ２
２，〜，ＰＵ１Ｎ対応にＭＭＮ２Ｎをそれぞれバス３
１，３２，〜３Ｎを介して接続し、バス３１と３２との
間，バス３２と３３との間，〜バス３Ｎと３１との間に
それぞれスイッチ（ＳＷ）４１，４２，〜４Ｎを設け
る。メモリ制御部１０は各ＰＵからメモリへの接続要求
に従って、二重接続しない範囲でＳＷ４１，４２，〜４
Ｎを閉成してメモリへの径路を作る。各ＰＵは対応する
メモリに自ＰＵからのアクセスの頻度が高いデータを格
納する。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサとメモ
リとのバス結合方式に関する。
リとのバス結合方式に関する。
【０００２】
【従来の技術】従来、この種のバス結合方式は、１本の
共有バスに複数のプロセッサとメモリとが接続され、プ
ロセッサは共有のバスが使用されていないときにメモリ
にアクセスし、メモリからデータおよび命令を取込み処
理を行なうようになっている。
共有バスに複数のプロセッサとメモリとが接続され、プ
ロセッサは共有のバスが使用されていないときにメモリ
にアクセスし、メモリからデータおよび命令を取込み処
理を行なうようになっている。
【０００３】
【発明が解決しようとする課題】上述したマルチプロセ
ッサとメモリのバス結合方式は、１本の共有バスにプロ
セッサとが接続されているため、何れのプロセッサから
もメモリにアクセスできるが、各プロセッサのバス使用
効率を考えると、ある程度を越えてプロセッサを接続す
ると共有バスの空き時間が少なくなり、各プロセッサの
処理能力が極度に低下し、システム全体としての処理能
力も上がらなくなるという問題点を有している。
ッサとメモリのバス結合方式は、１本の共有バスにプロ
セッサとが接続されているため、何れのプロセッサから
もメモリにアクセスできるが、各プロセッサのバス使用
効率を考えると、ある程度を越えてプロセッサを接続す
ると共有バスの空き時間が少なくなり、各プロセッサの
処理能力が極度に低下し、システム全体としての処理能
力も上がらなくなるという問題点を有している。
【０００４】
【課題を解決するための手段】本発明のマルチプロセッ
サとメモリとのバス結合方式は、マルチプロセッサとメ
モリとのバス結合方式において、各プロセッサのそれぞ
れを接続するバスと、これらのバスの互いに隣接するバ
スの間のそれぞれに設けられ常時は接続を開放している
スイッチと、前記バスのそれぞれに接続されたアドレス
の異なったメモリと、前記各プロセッサからメモリへの
接続要求を受けて、二重接続を生じない範囲で前記スイ
ッチを閉成してメモリへの接続路を作成するスイッチ制
御手段とを有することにより構成される。
サとメモリとのバス結合方式は、マルチプロセッサとメ
モリとのバス結合方式において、各プロセッサのそれぞ
れを接続するバスと、これらのバスの互いに隣接するバ
スの間のそれぞれに設けられ常時は接続を開放している
スイッチと、前記バスのそれぞれに接続されたアドレス
の異なったメモリと、前記各プロセッサからメモリへの
接続要求を受けて、二重接続を生じない範囲で前記スイ
ッチを閉成してメモリへの接続路を作成するスイッチ制
御手段とを有することにより構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の構成図である。
図１の実施例はプロセッサ（以下ＰＵという）がＮ台の
場合を示していて、ＰＵ１１，１２，〜１Ｎはそれぞれ
共有バスのバス３１，３２，〜３Ｎに接続され、バス３
１，３２，〜３Ｎのそれぞれには均等に分割されたメモ
リであるＭＭＡ２１，ＭＭＢ２２，ＭＭＣ２３，〜ＭＭ
Ｎ２Ｎが接続されている。またバス３１とバス３２との
間、バス３２とバス３３との間、バス３３とバス３４と
の間、〜バス３Ｎとバス３１との間にはそれぞれ常時は
開放状態になっているスイッチ（以下ＳＷという）４
１，４２，４３，〜４Ｎを有しており、これらのスイッ
チはＰＵ１１，１２，〜１Ｎからのメモリへの接続要求
を受付けるスイッチ制御部の１０の制御によって閉成・
開放される。
図１の実施例はプロセッサ（以下ＰＵという）がＮ台の
場合を示していて、ＰＵ１１，１２，〜１Ｎはそれぞれ
共有バスのバス３１，３２，〜３Ｎに接続され、バス３
１，３２，〜３Ｎのそれぞれには均等に分割されたメモ
リであるＭＭＡ２１，ＭＭＢ２２，ＭＭＣ２３，〜ＭＭ
Ｎ２Ｎが接続されている。またバス３１とバス３２との
間、バス３２とバス３３との間、バス３３とバス３４と
の間、〜バス３Ｎとバス３１との間にはそれぞれ常時は
開放状態になっているスイッチ（以下ＳＷという）４
１，４２，４３，〜４Ｎを有しており、これらのスイッ
チはＰＵ１１，１２，〜１Ｎからのメモリへの接続要求
を受付けるスイッチ制御部の１０の制御によって閉成・
開放される。
【０００７】以上の構成において、スイッチ制御部１０
はＰＵ１１，１２，〜１Ｎからのメモリへ接続要求に従
って、必要に応じてＳＷ４１，４２，〜４Ｎを閉成して
要求されたメモリへのバス径路を作った後に、接続要求
を出力したＰＵへメモリのアクセスを許可する。このと
き後からの接続要求に従ってＳＷを閉成することによ
り、前に作ったバス径路に二重接続となる場合には待合
せるものとする。またＰＵ間で同時にメモリへの接続要
求が発生しメモリへ二重接続が生ずる場合には、ＰＵか
らメモリへの接続の優先順位を予め定めておくことによ
り、優先順位の高い方を先に接続させ、低い方を待合さ
せる。本実施例では各ＰＵはスイッチを閉成しないでア
クセスできるメモリから、スイッチを多く閉成しなけれ
ばアクセスできないメモリへと順に優先順位を低くする
ようにし、同じ優先順位同志であったときはＰＵの番号
の小さい方を優先としている。
はＰＵ１１，１２，〜１Ｎからのメモリへ接続要求に従
って、必要に応じてＳＷ４１，４２，〜４Ｎを閉成して
要求されたメモリへのバス径路を作った後に、接続要求
を出力したＰＵへメモリのアクセスを許可する。このと
き後からの接続要求に従ってＳＷを閉成することによ
り、前に作ったバス径路に二重接続となる場合には待合
せるものとする。またＰＵ間で同時にメモリへの接続要
求が発生しメモリへ二重接続が生ずる場合には、ＰＵか
らメモリへの接続の優先順位を予め定めておくことによ
り、優先順位の高い方を先に接続させ、低い方を待合さ
せる。本実施例では各ＰＵはスイッチを閉成しないでア
クセスできるメモリから、スイッチを多く閉成しなけれ
ばアクセスできないメモリへと順に優先順位を低くする
ようにし、同じ優先順位同志であったときはＰＵの番号
の小さい方を優先としている。
【０００８】図２は上記のルールにより５台のＰＵがア
クセスするメモリへの接続の優先順位の例を示す図であ
る。図２を参照してＰＵからメモリへのアクセスについ
て２〜３の例を示すと、ＰＵ１１，１２，〜１５がそれ
ぞれＭＭＡ２１，ＭＭＢ２２，〜ＭＭＥ２５に接続要求
を出した場合には、スイッチ制御部１０は何れのＳＷも
閉成する必要がなく、二重接続となることがないので、
全てのＰＵにアクセス許可を与える。またＰＵ１１がＭ
ＭＢ２２へ、ＰＵ１２がＭＭＢＣ２３への接続要求を全
く同時に出した場合は、ＰＵ１１からＭＭＢ２２へのア
クセスを優先して、ＳＷ４１を閉成し、ＰＵ１１のみに
アクセスの許可を与える。さらにまた、ＰＵ１１からＭ
ＭＢ２２へ、ＰＵ１３からＭＭＥ２５への接続要求を全
く同時に出した場合は、ＳＷ４１を閉成してＰＵ１１か
らＭＭＢ２２へ、ＳＷ４３，４４を閉成してＰＵ１３か
らＭＭＥ２５への径路を作成しても二重接続となること
がないので、それぞれのアクセスの許可が与えられる。
クセスするメモリへの接続の優先順位の例を示す図であ
る。図２を参照してＰＵからメモリへのアクセスについ
て２〜３の例を示すと、ＰＵ１１，１２，〜１５がそれ
ぞれＭＭＡ２１，ＭＭＢ２２，〜ＭＭＥ２５に接続要求
を出した場合には、スイッチ制御部１０は何れのＳＷも
閉成する必要がなく、二重接続となることがないので、
全てのＰＵにアクセス許可を与える。またＰＵ１１がＭ
ＭＢ２２へ、ＰＵ１２がＭＭＢＣ２３への接続要求を全
く同時に出した場合は、ＰＵ１１からＭＭＢ２２へのア
クセスを優先して、ＳＷ４１を閉成し、ＰＵ１１のみに
アクセスの許可を与える。さらにまた、ＰＵ１１からＭ
ＭＢ２２へ、ＰＵ１３からＭＭＥ２５への接続要求を全
く同時に出した場合は、ＳＷ４１を閉成してＰＵ１１か
らＭＭＢ２２へ、ＳＷ４３，４４を閉成してＰＵ１３か
らＭＭＥ２５への径路を作成しても二重接続となること
がないので、それぞれのアクセスの許可が与えられる。
【０００９】
【発明の効果】以上説明したように本発明は、メモリを
分割し各プロセッサがそれぞれ分割した対応するメモリ
に対して同時にアクセスできるようにし、また分割した
対応しないメモリに対しても二重接続の生じない範囲で
アクセスできるようにしたことにより、効率的にメモリ
を使用できるという効果がある。
分割し各プロセッサがそれぞれ分割した対応するメモリ
に対して同時にアクセスできるようにし、また分割した
対応しないメモリに対しても二重接続の生じない範囲で
アクセスできるようにしたことにより、効率的にメモリ
を使用できるという効果がある。
【００１０】因にプロセッサを４台とし、各プロセッサ
の処理サイクルを２００ｎｓ，各プロセッサのバス使用
要求率を１／２とすると、従来のバス結合方式では、 平均処理時＝（１／２）×２００ｎｓ｛１＋（１／２）
3 ＋３（１／２）3 ×２＋３（１／２）3 ×３＋（１／
２）3 ×４｝＝３５０ｎｓ となり、実行速度は３５０ｎｓ／４＝８７．５ｎｓ、即
ち１プロセッサの２．３倍となる。本発明のバス結合方
式での平均処理時間は、各プロセッサのメモリへのアク
セスの大部分を分割された対応するメモリとし、対応し
ないメモリへのアクセスが少ないものとすると、２００
ｎｓに近づけることができ、１プロセッサの４倍の実行
速度となる。
の処理サイクルを２００ｎｓ，各プロセッサのバス使用
要求率を１／２とすると、従来のバス結合方式では、 平均処理時＝（１／２）×２００ｎｓ｛１＋（１／２）
3 ＋３（１／２）3 ×２＋３（１／２）3 ×３＋（１／
２）3 ×４｝＝３５０ｎｓ となり、実行速度は３５０ｎｓ／４＝８７．５ｎｓ、即
ち１プロセッサの２．３倍となる。本発明のバス結合方
式での平均処理時間は、各プロセッサのメモリへのアク
セスの大部分を分割された対応するメモリとし、対応し
ないメモリへのアクセスが少ないものとすると、２００
ｎｓに近づけることができ、１プロセッサの４倍の実行
速度となる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図であう。
【図２】図１の実施例のスイッチ制御部が有する接続優
先順位の例を示す図である。
先順位の例を示す図である。
１０ スイッチ制御部 １１，１２，〜１Ｎ プロセッサ（ＰＵ） ２１ メモリＡ（ＭＭＡ） ２２ メモリＢ（ＭＭＢ） ２Ｎ メモリＮ（ＭＭＮ） ３１，３２，〜３Ｎ バス ４１，４２，〜４Ｎ スイッチ
Claims (1)
- 【請求項１】 マルチプロセッサとメモリとのバス結合
方式において、各プロセッサのそれぞれを接続するバス
と、これらのバスの互いに隣接するバスの間のそれぞれ
に設けられ常時は接続を開放しているスイッチと、前記
バスのそれぞれに接続されたアドレスの異なったメモリ
と、前記各プロセッサからメモリへの接続要求を受け
て、二重接続を生じない範囲で前記スイッチを閉成して
メモリへの接続路を作成するスイッチ制御手段とを有す
ることを特徴とするマルチプロセッサとメモリとのバス
結合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8435292A JPH05324455A (ja) | 1992-04-07 | 1992-04-07 | マルチプロセッサとメモリとのバス結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8435292A JPH05324455A (ja) | 1992-04-07 | 1992-04-07 | マルチプロセッサとメモリとのバス結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324455A true JPH05324455A (ja) | 1993-12-07 |
Family
ID=13828128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8435292A Withdrawn JPH05324455A (ja) | 1992-04-07 | 1992-04-07 | マルチプロセッサとメモリとのバス結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991242A (ja) * | 1995-09-27 | 1997-04-04 | Nec Off Syst Ltd | マルチプロセッサシステムにおけるメモリアクセス回路 |
| WO2005015386A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | プロセッサ集積回路及びプロセッサ集積回路を用いた製品開発方法 |
-
1992
- 1992-04-07 JP JP8435292A patent/JPH05324455A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991242A (ja) * | 1995-09-27 | 1997-04-04 | Nec Off Syst Ltd | マルチプロセッサシステムにおけるメモリアクセス回路 |
| WO2005015386A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | プロセッサ集積回路及びプロセッサ集積回路を用いた製品開発方法 |
| CN100390728C (zh) * | 2003-08-07 | 2008-05-28 | 松下电器产业株式会社 | 处理器集成电路和安装了处理器集成电路的产品开发方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |