JPH01234963A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブルコントローラ等のデータ処理装
置に関し、特にプログラマブルコントローラの本体とこ
れに接続されたインテリジェントモジュールとがインテ
リジェントモジュール中のメモリを共有する装置に関す
る。

〔従来技術〕

プログラマブルコントローラには、その全体制御を司る
本体と入出力のための一部の制御を司るインテリジェン
トモジュールとをバスで接続して、システムの規模を任
意に構築できるようにしたものがある。インテリジェン
トモジュールはプロセッサ及びメモリを備えるが、この
メモリをインテリジェントモジュールのプロセッサと、
プログラマブルコントローラ本体のプロセッサとで共有
するようにしたものがある。このような構成のものにお
いては両プロセッサからのメモリアクセスの調停を必要
とするがその方式としては特開昭６１−１４７３０３号
のものが公知である。この方式は本体のプロセッサが共
有メモリにアクセスする場合、該プロセッサはインテリ
ジェントモジュールのプロセッサの動作を停止させてそ
のアクセスを禁じ、そのプロセッサとメモリとの間のバ
スを解放し、その上で本体のプロセッサがメモリをアク
セスする。その後、本体のプロセッサがバスを解放し、
インテリジェントモジュールのプロセッサを動作状態に
復帰させる。

〔発明が解決しようとする課題〕

ところがこのような方式ではインテリジェントモジュー
ル内のプロセッサが動作停止されるので、インテリジェ
ントモジュールは一時的にその機能を停止することによ
り、処理速度の低下が不可避である。

また本体のプロセッサにおいても、インテリジェントモ
ジュールのプロセッサの動作停止及びその解除の信号送
出のための処理が必要であり、処理効率の低下要因とな
っていた。

本発明は斯かる問題点を解決するためになされたもので
あり、例えばプログラマブルコントローラを適用した場
合にはインテリジェントモジュールを常に動作状態にし
ておくことが可能であり、また本体の処理効率を向上で
きるようにしたデータ処理装置を提供することを目的と
する。

また複数のインテリジェントモジュールが接続されてい
る場合、全てのメモリが本体と共有される訳ではないが
、共有メモリを有するインテリジェントモジュールに対
してのみ本体側のプロセッサのアドレス空間の割付を行
うこととしてアドレスの割付に無駄がないデータ処理装
置を提供することを目的とする。

更に異常が発生して本体側からのアクセス不能となるこ
とを防止するようにしたデータ処理方法の提供を目的と
する。

〔課題を解決するための手段〕

本発明に係るデータ処理装置は、第１．第２のプロセッ
サがメモリを共有するデータ処理装置において、各プロ
セッサのメモリに対するアクセスを検知するアクセス検
知手段と、該アクセス検知手段が両プロセッサが同時的
にメモリをアクセスしたことを検知した場合に第２プロ
セッサのアクセスを待機させる第１待機手段と、第２プ
ロセッサがメモリをアクセスしている間に前記アクセス
検知手段が第１プロセッサのアクセスを検知した場合に
第１プロセッサのアクセスを待機させる第２待機手段と
を具備することを特徴とする。

更に本発明のデータ処理装置は、第２プロセッサの存在
を検出する手段と、第２プロセッサに併設されたアドレ
スデータと、該アドレスデータラッチ回路にメモリアド
レスを設定する手段とを備えることを特徴とする。

また本発明に係るデータ処理方法は、共存すべきメモリ
に先行ポインタ及び後進ポインタを割付け、第２プロセ
ッサが該メモリにステータス、コマンド、アドレスデー
タの順に処理要求を書き込み、また第１プロセッサがメ
モリをアクセスして両ポインタの差を計算し、差がＯで
ある場合は第２プロセッサからの処理要求なしとし、そ
うでない場合は両ポインタによって指示されるメモリア
ドレスからステータス、コマンドの内容を解読して対象
メモリアドレスとメモリのデータエリアとの間でデータ
の授受を行わしめることを特徴とする。

〔作用〕

１Ｙ゛・ｊ “−第１．第２両プロセッサが同時にメモリをアクセス
した場合には第１プロセッサが優先的にアクセスでき、
この間第２プロセッサはメモリへのアクセスが待機せし
められるだけであり、他の動作は継続される。また第１
プロセッサ自体は第２プロセッサに対しその動作を停止
させる等の制御信号を発する必要がない。

第２プロセッサが先にメモリをアクセスしている場合は
第１プロセッサのアクセスは待機させられるが、この場
合において待機時間が所定時間より長くなった場合には
強制的に第１プロセッサの待機状態を解除して何らかの
異常発生時においてもその優先的アクセスを行わしめる
。

更に、メモリを共有する第２プロセッサに併設されてい
るアドレスランチ回路にのみ、第１プロセッサからアド
レスを設定することができる。

〔実施例〕

以下本発明をプログラマブルコントローラに適用した実
施例につき説明する。

第１図は本発明に係るプログラマブルコントローラの外
観を示す模式的正面図であり、２つのベース３に設けら
れたスロット（図示せず）に各種のモジュールが所要の
仕様に応じて装着されている。スロットはバスによって
接続されており、両ベース３．３のバスはケーブル８に
よって接続されている。図において１は各ベース３，３
のモジュールに電源を供給する電源モジュールである。

２はこのプログラマブルコントローラの全体の制御を司
るプロセッサ（前記第１プロセッサ）を内蔵しているＣ
ＰＵモジュールである。ＣＰＵモジュール２を設けてい
ない方のベース３にはインターフェースモジュール４を
設けている。ＣＰＵモジュール２が出力するデータはデ
ータの保全性を高めるために種々の工夫を施しているの
で各モジュールはこれを解読する必要があるが、インタ
ーフェースモジュール４はこれを行って解読後の信号を
そのベース３に装着されているモジュールに与える。

ベース３．３にはこの外にＣＰＵバス１４（第２図参照
）を使用するインテリジェントモジュール５゜５・・・
及びＩ１０バス１５（第２図参照）を使用するインテリ
ジェントモジュール６．６・・・を備えている。

ＣＰＵモジュール２はこれらのモジュール５，６とデー
タ授受を行いながらシーケンスプログラムを実行する。

その他７．７はケーブル８の接続のためのコネクタ、９
は各ベース３を特定する番号を設定するためのディジタ
ルスイッチである。第２図は第１図に示した装置の要部
のブロック図である。インテリジェントモジュール５．
６はいずれもプロセッサ（前記第２プロセッサ）を有し
、またＣＰＵ　１０内のプロセッサと共有し得るメモリ
を有している。本発明は第２プロセッサ相互間でそのメ
モリを共有する場合にも適用できる。

第３図はＣＰＵモジュール２の構成を示すブロック図で
あり、プロセッサ３ｏはＲＯＭ　３１内のシステムプロ
グラムに従って動作する。このモジュール２は２つのＲ
ＡＭ　３２．３３を有し、ＲＡＭ　３２はプロセッサ３
０のワーク用メモリ、ＲＡＭ　３３は所望シーケンス動
作を行わせるべく使用者が入力するプログラムを格納す
るメモリである。これらプロセッサ３０．　ＲＯＭ３１
、ＲＡＭ　３２．３３はアドレスバス３７、データバス
３８及びメモリの読出し／書込み制御線４４を介して接
続されており、またこれらのバス３７．３８及び制御線
４４はＣＰＵバスバッファ３４を介してＣＰＵバス１４
に連なっている。

ＣＰＵバス１４はアドレスバス３７に乗せられたＣＰｔ
１アドレス信号ＣＡＤのバス、データバス３８に乗せら
れたデータＤＢＩ　、読出し／書込み制御線４４の信号
Ｒ／ＷをＣＰＵバスバッファ３４から出力する外、他モ
ジュールから与えられる待機要求信号ＲＤＹＩをＣＰＵ
バスバッファ３４に入力する。この信号ＲＤＹＩは監視
回路３６を介してプロセッサ３０の待機要求端子へ待機
信号−丁として入力される。プロセッサ３０はこの待機
信号ＷＴが消えるまで信号Ｒ／Ｗの状態を維持して他モ
ジュールのメモリへのアクセスを停止する。

バス３７．３８　、制御線４４はまたＩ１０バスコント
ローラ３５に入力されている。Ｉ１０バスコントローラ
３５は他のベース３上のモジュールとのデータ送受を司
る回路であり、インターフェースハスｌス４０を駆動す
る。インターフェースハス４０はコネクタ及びケーブル
８を介して他のベース３のコネクタ７に連なり更にイン
ターフェースモジュール４に入力される。

一方、ＣＰＵモジュール２を設けた方のベース３に設け
られるモジュールにはインターフェース回路４２が設け
られており、インターフェースバス４０をこれに接続し
、入力信号をここで解読し、Ｉ１０バス１５に乗せる。

インターフェースバス４０はデータＤＢ２　、ステータ
ス信号５ＴＡＩ、５ＴＡ２　、読出し／書込の制御信号
Ｒ／Ｗを出力し、また外部から待機要求信号ＲＤＹ２を
入力させる。

Ｉ１０バス１５はデータＤＢ３　、解読法のステータス
信号Ｓｔ、Ｓ２　、読出し／書込み制御信号Ｒ／−を出
力し、また待機要求信号ＲＤＹ３を入力させる。ステー
タス信号Ｓｌ、Ｓ２はデータＤＢ３のデータの意味づけ
を行う信号である。またインターフェース回路４２はス
テータス信号に基づいてモジュール選択信号むを出力す
る。信号ＲＤＹＩ、　ＲＤＹ２．　ＲＤＹ３はＣＰＵモ
ジュール２のプロセッサ３０が共有するインテリジェン
トモジュール５，６のメモリにアクセスした場合におい
てそのメモリのスピードがプロセ・ノサ３０のアクセス
スピードより遅い場合に、これを整合させるべくインテ
リジェントモジュール５，６側から出力する信号である
と同時に、後述する共有メモリのアクセスが競合した場
合、その調停の作用とする信号であり、これを監視回路
３６を介してプロセッサ３０に与え、その処理スピード
の低下やアクセスの待機を行わしめる。

第４図はＣＰＵバス１４を使用するインテリジェントモ
ジュール５のブロック図である。アドレス信号ＣＡＤ　
、データＤＢＩ　はバッファ６０へ入力される。

このバッファ６０はハス調停器６３が出力する信号ＦＬ
Ｉによって出力状態をフローティング状態にせしめられ
る。６１はインテリジェントモジュール５中の、プロセ
ッサ３０によって共有されるメモリであり、バッファ６
０を介して与えられるアドレス信号ＣＡＤによってアク
セスされ、またデータバス６１ａに読出し内容を出力し
、またデータバス６１ａの状態を書込む。

バッファ６２はこのインテリジェントモジュール５のプ
ロセッサ６４から出力されるアドレス信号及びこれに対
して入出力されるべきデータのバッファである。

バス調停器６３はＣＰＵバス１４から入力される読出し
／書込み制御信号Ｒ／―又はモジュール５のプロセッサ
６４が出力する読出し／書込み制御信号Ｒ／Ｗを入力と
して前記信号ＦＬＩを出力し、またバッファ６２に対し
ても同時に信号ＦＬ２を出力してその出力状態をフロー
ティング状態にする。また前述の待機要求信号ＲＤＹＩ
を出力する。更にプロセッサ６４に対して待機信号訂′
を出力する。ＲＯＭ　６５にはモジュール５の動作を司
るプログラムを格納してあり、ＲＡＭ　６６はそのワー
キングメモリである。

一方Ｉ１０バス１５はアドレスラッチ回路６８、ステー
タスラフチア２、ランチデコーダ７１及び固有値コード
送出回路７０に接続されている。ランチデコーダ７１は
ステータス信号Ｓｔ、Ｓ２　、モジュール選択信号Ｂが
入力され、これを解読する。ステータスラッチ７２はス
テータス信号ＳＬ、Ｓ２がデータＤＢ３の内容がＣＰｕ
モジュール２の処理ステータス番号情報であることを示
すものである場合に、これを解読したランチデコーダ７
１からの信号を受けてデータＤＢ３をラッチすると共に
、そのステータス番号をデコードする回路である。

アドレスランチ回路６８は本発明に係り、データＤＢ３
から与えられたデータをランチするためのものであり、
ここにラッチさせるべきデータはメモリ６１をＣＰＵモ
ジュールのプロセッサ１０と共有する場合において、こ
のメモリ６１に割付けるその上位アドレスである。ラッ
チしたアドレスは一致回路６９へ人力される。ＣＰＵバ
ス１４のアドレス信号ＣＡＤも一致回路６９へ入力され
、ここで両者の一致、不一致が調べられ、一致する場合
にはバス調停器６３へ一致信号が発せられる。固有コー
ド送出図路７０は当該モジュール５の特性を示す固有コ
ードＩＤを送出するための回路である。

次に本発明装置の動作を第５図のフローチャートに従っ
て説明する。

ＣＰＵモジュール２のプロセッサ３０はまずベース３を
特定するカウンタＢの内容及び、スロットを特定するカ
ウンタＳの内容を共に０とし、カウンタＢ、Ｓの内容に
よって示されるモジュールの固有コード送出図路７０が
出力する固有コードＩＤを読込む。これはＩ１０ハスコ
ントローラ３５を作動させてＩ１０バス１５のステータ
ス信号Ｓ１・０．５２・ＯとなしてＤＢａ上の内容がベ
ース番号、スロット番号を表すものであることを報じる
と共に、インターフェース回路４２からはそれに基づい
て該当モジュールの選択信号貼を出力させることによっ
てモジュール選択を行わせる。次に３１＝Ｏ，５２＝１
としてＣＰＵのプロセッサ３０が固有コードＩＤの読取
りを行う処理を実行することを報じるステータスとする
。ステータスラッチ７２はラッチデコーダ７１からの制
御信号でこれをラッチし、ステータスラッチ７２は固有
コード１０の読取りが指令されたことを示す信号を固有
コード送出回路７０へ与える。これにより固有コード１
０はＩ１０バス１５のＤＢ３へ出力されプロセッサ３０
がこれを読取る。

ＣＰｔ１モジユール２はＲＡＭ　３２に第６図に示す如
き各モジュールの特性テーブルを固有コードのインデッ
クスとして有しており、ここにはＣＰＵバス１４の有無
、共有すべきメモリのサイズ、ポインタの位置、キュー
サイズ、リクエストキューアドレス等の情報が書込まれ
ている。

プロセッサ３０はこの特性テーブルと読込んだ固有コー
ドとによって該当モジュールがＣＰＵバス１４を使用で
きるモジュールであるか否かを調べる。

そして使用できる場合はＣＰＵモジュール２中のいずれ
かのメモリに格納しである第７図の如きロケーションテ
ーブルを参照し、該当スロットのロケーションアドレス
の上位ビット部分を示すアドレスデータを読出し、デー
タＤＢ３として送出し、アドレスラッチ６８にこれをラ
ッチさせる。

なおこのロケーションアドレスは外部からＣＰＵモジュ
ール２に与えるようにしてもよい。

このような処理をカウンタＳをインクリメントして７と
なるまで行い、更にカウンタＢをインクリメントして全
モジュールを対象に行う。

このようにして各スロットのインテリジェントモジュー
ルのメモリに対しアドレスを自動的に割りつけることが
可能になる。いまプロセッサ３０がアドレス６００００
ＨをＣＰＵバス３７に送出すると上位アドレスを６０Ｈ
に設定されたスロットのモジュールのメモリからアクセ
スされることになる。これは該当モジュールの一致回路
６９が、入力されたアドレス信号ＣＡＤとアドレスラッ
チ回路６８との一致を調べ、これをバス調停器６３へ出
力することで行われる。

次にバス調停器６３によるメモリ６１へのアクセス制御
について説明する。

第８図はＣＰＵモジュール２のプロセッサ３０からのメ
モリ６１へのアクセスとインテリジェントモジュール５
のプロセッサ６４からのメモリ６１へのアクセスが競合
しない場合（■■）及び競合する場合（■■）の状態を
示すタイムチャートであり、（イ）、（ロ）は夫々プロ
セッサ３０．６４が出力する続出し／書込み制御信号Ｒ
／旧図中では読出し、書込信号ともローアクティブ）を
示している。

プロセッサ３０がアクセスしている場合（■）はこれを
受信したバス調停器６３はプロセッサ６４からのアクセ
スの有無を調べる。この場合にはこれがないのでバス調
停器はバッファ６０をイネーブルとすべき信号を発し、
プロセッサ３ｏがらのメモリ６゜へのアクセスを許可す
る。

プロセッサ６４からのアクセスがあった場合（■）は逆
にバッファ６２をイネーブルとすべき信号を発してプロ
セッサ６４からのアクセスを許可する。

次に■のようにプロセッサ３０がメモリ６１をアクセス
している場合にプロセッサ６４のアクセスが発生したと
きはハス調停器６３はプロセッサ６４からの読出し／書
込み制御信号Ｒ／−を受けると待機信号ＷＴ’をプロセ
ッサ６４へ出力する。プロセッサ６４はこれを受けて信
号Ｒ／Ｗを引き伸ばす。これはプロセッサ３０．６４の
アクセスが同時に発生した場合も同様であり、プロセッ
サ３０からのアクセスを優先させる。一般にプロセッサ
の信号Ｒ／Ｈの幅は数μｓ以下でるあが、待機信号ＷＴ
’はこの幅分程度でよく、従ってプロセッサ６４の処理
効率を低下させることは殆どない。

逆にプロセッサ６４がアクセスしている間にプロセッサ
３０からのアクセスが生じた場合（■）はバス調停器６
３は待機要求信号ＲＤＹＩをＣＰＵモジュール２側へ送
出し、プロセッサ３０によるアクセスを待機させる。

なおバス調停器６３は以上の如くアクセスの優先制御を
行うと共にメモリ６１に対しアドレスの選択信号ＡＳと
、読出し／書込み要求信号Ｒ／Ｗ　ＲＱを出力する。

而して第９図に示すようにＣＰＵのプロセッサ３０がメ
モリ６１をアクセスすべく信号Ｒ／Ｗを発している場合
において、バス調停器６３が待機要求信号ＲＤＹ　。

を出力して、アクセス引伸しサイクルに入っているとき
、監視回路３６は信号Ｒ／−により内部タイマの計時を
開始させ、設定時限Ｔになったところでプロセッサ３０
に対する待機信号訂を強制的に断ち、プロセッサ３０が
待機状態を継続して他の処理の実行が困難となるを防止
する。

第１０図は監視回路の１例を示す。待機要求信号ＲＤＹ
Ｉ　、　ＲＤＹ２がＯＲゲート３６１に入力され、その
出力を計時起動信号としてタイマ３６２へ与える。タイ
マ３６２は設定時限に達するとその出力端子Ｑがローレ
ベルからハイレベルに転するがこの出力をＤフリップフ
ロップ３６３のクロック端子Ｃに与えている。またＯＲ
ゲート３６１の出力はフリップフロップ３６３のデータ
端子りに与えられている。ＯＲゲート３６１の出力及び
フリップフロップ３６３のリセット出力頁はＡＮＤゲー
ト３６５に入力され、その出力を待機信号−Ｔとしてい
る。

またフリップフロップ３６３のセット出力Ｑをバス異常
割込要求信号ｒＮＴとしている。更にプロセッサ３０が
出力するリセット信号Ｒ５はローアクティブ入力のＮＯ
Ｒゲート３６４及びフリップフロップ３６３のリセット
端子に与えられている。ＮＯＲゲート３６４の他人力は
フリップフロップ３６３のリセット出力頁であり、ＮＯ
Ｒゲート３６４の出力はタイマ３６２のリセット端子に
与えられる。

プロセッサ３０へ待機要求信号ＲＤＹ１．ＲＤＹ２が入
力されるとタイマ３６２が計時を開始する。そしてこの
信号ＲＤＹＩ、ＲＤＹ２がハイレベル（イネーブル）で
ある間にタイマ３６２が設定時限Ｔに達するとそのセン
ト出力Ｑがハイレベルに転じ、これによってフリップフ
ロップ３６３のセット出力Ｑがハイレベルになり、信号
ＩＮＴ　Ｔが出力されると共にリセット出力頁がローレ
ベルになることによりＡＮＤゲート３６５が閉じ、待機
信号ＷＴが出力されなくなる。

プロセッサ３０は割込信号ＩＮＴが入力されると待機異
常が発生したことを検知し、必要な処理を行いリセット
信号Ｒ５を出力し、監視回路３６をリセットする。

次にＣＰＵモジュール２のプロセッサ３０とインテリジ
ェントモジュール５のプロセッサ６４のメモリ上におけ
るデータ授受について説明する。

第１１図はメモリ６１のアドレスマツプであり、プロセ
ッサ３０はインテリジェントモジュール５から読込んだ
１０コードにより図示のようにメモリ６１のサイズポイ
ンタ位置等を認識している。リクエストキューには第１
２図に示すデータ形式のキューがリクエストキューのサ
イズ以内で任意個数要求可能である。先頭の１バイトは
要求に対するステータスであり、要求がプロセッサ３０
によって行われたか否か、エラーがないか等を表す。続
く２バイトはコマンドコードであり、リード（ＯＩＨ）
　、ライ１−　（０２Ｈ）の２種とそのサイズコメント
１バイトである。これによってプロセッサ３０に対し、
読出し又は書込みの処理を行わせる。

次の４バイトは読出し又は書込みの処理アドレスを示し
ており第１３図にフォーマットを示している。第１３図
はＣＰＵバスを使用するモジュールの場合のものであり
、４バイト目の最上位ビット３１の０．１によってＩ１
０バスを使用するモジュールか否かが示される。４バイ
ト中の下位３バイトはＣＰＵアドレスを示す。またＩ１
０バスの場合はビン日６〜１９でスロット番号、ビット
２０〜２３でベース番号を示し、更にステータスの６ビ
ツト８〜１３によって処理アドレスを示し、更にビット
Ｏ〜８でそのステータスの任意の２５６バイトのエリア
を特定する。リクエストキューの処理を実行する指令に
よりプロセッサ３０は８亥当スロツトのメモリ６１のア
ドレスを読出し、これに該スロットのポインタ位置を示
すアドレスを加算して物理的なポインタアドレスを求め
る。例えばスロット１１ｈ３に装着されたジュールがＩ
Ｄコード０２のＣＰＵバスを使用できるインテリジェン
トモジュールの場合、ポインタアドレスは６００００Ｈ
＋　ＦＦＣＨ＝　６０ＯＦＦＣＨとなる。プロセッサ３
０はこのポインタアドレスから後進ポインタ及び先行ポ
インタが示すアドレスデータを読出し、両者の間に差が
ある場合は先行ポインタが示すアドレスをキューの先頭
としてその要求に対応する。

続く２バイトは読出し、書込みを行うデータ量を指定し
、コマンド読出しく０１）１）である場合はアドレスが
示すアドレスからここに示すデータ長の量のデータを予
め確保したデータエリアへプロセッサ３０が書込む。コ
マンドが書込み（０２Ｈ）の場合はアドレスで示すアド
レスへここに示すデータ量だけデータエリアにセットし
ておいたデータがプロセッサ３０によって読出され、こ
れが該当アドレスへ書込まれる。プロセッサ３０はメモ
リ６１内のリクエストキューのサービスを終了する都度
、そのアドレスを後進ポインタアドレスするので一連の
キュー処理が完了した時点で先行ポインタ及び後進ポイ
ンタを再び調べ、両者に差がある場合は上述の処理を反
復し、その差がＯである場合はリクエストがないと判断
して他のスロットのインテリジェントモジュールのキュ
ーサービスへ処理を移す。

通常ＣＰＵモジュールのプロセッサ３０は第１４図のフ
ローチャートに示す如き繰り返し処理を行っており、一
連のインテリジェントモジュールに対する処理はキュー
サービスルーチンで定期的に実施される。しかし、第１
５図に示す如くユーザプログラムによってキューサービ
スルーチンではなくユーザプログラムの実行処理中に実
行させることも可能である。。

第１５図は条件ＡがＯＮするとプロセッサ３０がＱＵＥ
（キュー）命令によりレジスタＲＸＸＸの内容が示すベ
ース、スロットのモジュールのキューサービスを実行さ
せることを示している。

〔効果〕

以上の如き本発明による場合はメモリ共有に係るプロセ
ッサの動作を実質的に停止させることがなく、いずれの
プロセッサとも処理効率低下を招来することがない。ま
たメモリ共有、調停の制御の信号送受のために多くの時
間が費やされることがない。

更に共有すべきメモリを有するモジュールに対するアド
レスの割付を自動的に行え、また無駄な割付を回避でき
る等本発明は優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明装置の外観を示す略示正面図、第２図は
要部ブロック図、第３図はＣＰＵモジュールの要部ブロ
ック図、第４図はインテリジェントモジュールの要部ブ
ロック図、第５図はＣＰＵモジュールのプロセッサのフ
ローチャート、第６図は特性テーブルの概念図、第７図
はロケーションテーブルの概念図、第８図、第９図は動
作説明のためのタイムチャート、第１０図は監視回路の
回路図、第１１〜１５図はデータ授受の説明図である。 ２・・・ＣＰＵモジュール　５，６・・・インテリジェ
ントモジュール　３０．６４・・・プロセッサ　３１・
・・メモリ６３・・・バス調停器　６８・・・アドレス
ランチ回路代理人　弁理士　　河　　野　　登　　夫第
１図 第　　２　　図 ４Ｉ！！ 藁　　３　　図 ＷＴ 策　８　　図 策　　９　　図 第　　１０　　図 ↓−ＣＰＩＪバスを特定するビット ＣＰ（Ｊバ１７ｔ’ｕ２６）上（ｉ８ビｖｈＣＰＵパス
アドレスの上位１５ビツト 第　　１３　　図 第　　１４　　図 第１５図

Claims (1)

1. 【特許請求の範囲】 １、第１、第２のプロセッサがメモリを共有するデータ
   処理装置において、各プロセッサのメモリに対するアク
   セスを検知するアクセス検知手段と、該アクセス検知手
   段が両プロセッサが同時的にメモリをアクセスしたこと
   を検知した場合に第２プロセッサのアクセスを待機させ
   る第１待機手段と、第２プロセッサがメモリをアクセス
   している間に前記アクセス検知手段が第１プロセッサの
   アクセスを検知した場合に第１プロセッサのアクセスを
   待機させる第２待機手段とを具備することを特徴とする
   データ処理装置。 ２、前記第２待機手段の動作を監視する手段と、該手段
   が、所定時間に亘って第２待機手段が第１プロセッサの
   アクセスを待機させていることを検知した場合に第１プ
   ロセッサの待機状態を解除する手段とを具備する請求項
   １のデータ処理装置。 ３、前記メモリに先行ポインタ及び後進ポインタを割付
   け、第２プロセッサが該メモリにステータス、コマンド
   、アドレスデータの順に処理要求を書き込み、また第１
   プロセッサがメモリをアクセスして両ポインタの差を計
   算し、差が０である場合は第２プロセッサからの処理要
   求なしとし、そうでない場合は両ポインタによって指示
   されるメモリアドレスからステータス、コマンドの内容
   を解読して対象メモリアドレスとメモリのデータエリア
   との間でデータの授受を行わしめることを特徴とするデ
   ータ処理方法。 ４、第２プロセッサがデータ授受を行う対象メモリアド
   レス中に、第１プロセッサが直接アクセス可能なアドレ
   スと、第１プロセッサが直接的にアクセス可能なアドレ
   スとを識別することを特徴とするデータ処理方法。 ５、第１プロセッサと、該第１プロセッサとバスによっ
   て接続された複数の第２プロセッサとが一又は複数の第
   ２プロセッサに併設されたメモリを共有するデータ処理
   装置において、第２プロセッサの存在を検出する手段と
   、第２プロセッサに併設されたアドレスデータラッチ回
   路と、該アドレスデータラッチ回路にメモリアドレスを
   設定する手段と、各プロセッサのメモリに対するアクセ
   スを検知するアクセス検知手段と、該アクセス検知手段
   が両プロセッサが同時的にメモリをアクセスしたことを
   検知した場合に第２プロセッサのアクセスを待機させる
   第１待機手段と、第２プロセッサがメモリをアクセスし
   ている間に前記アクセス検知手段が第１プロセッサのア
   クセスを検知した場合に第１プロセッサのアクセスを待
   機させる第２待機手段とを具備することを特徴とするデ
   ータ処理装置。