JPS59149550A - マルチプロセツサシステムのアドレス変換ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は一般に多数のメモリを用いたデータ処理システ
ムの分野に係り、特に、全てのプロセッサに対して共通
のメモリを用いていると共に１つのプロセッサに対して
専用メモリを用いているようなマルチプロセッサシステ
ムに係る。共通メモリ及び専用メモリは別個のメモリ空
間を有しており、本発明は、専用メモリにアクセスする
プロセッサが、共通メモリのためのメモリ空間及び専用
７’モ１Ｊ１７）＆メのメモリ空間の両方のメモリ位置
ヲアクセスできるようにするものである。

ここ数年来にわたって電子式データ処理システムに使用
されるプロセッサはコストが安くなると共にサイズが小
さくなって来ているために、データ処理システムに使用
されるプロセッサの個数が急激に増加して来ている。多
数のプロセッサを用いてユーザプログラムを処理するよ
うなデータ処理システムが多数開発されている。幾つか
のこれらシステムにおいては、成る種の命令、例えば固
定小数点又は浮動小数点命令、マトリクス命令。

或いは文字列に対して働く命令を実行するように別々の
プロセッサが特別に設計される。他のシステムにおいて
は、別々のプロセッサが同種類の命令を処理し、このよ
うなシステムでは、複数のプロセッサが多数のユーザプ
ログラムを迅速に処理することにより作動速度が改善さ
れる。更に、データ処理システムの多数の他の要素、例
えばディスク及びテープ記憶／ステムのような多数の周
辺要素を制御する制御ユニットや、入出力制御ユニット
は、１つ以上のプロセッサを用いている。

これらの多数のプロセッサは、全てのプロセッサからア
クセスできる・共通のメモリを１つもつように構成され
る。然し乍ら、システムが高頻度のメモリアクセスを必
要とする場合には、メモリに対する競合により作動速度
が低トすることになる。

プロセッサ間でプログラム及びデータが実質的に゛重複
している場合−例えば多数のプロセッサがユーザプログ
ラムを処理するような幾つかのマルチプロセッサシステ
ムにおいてこのよう、なことが生じるーには、単一の共
通メモリが所望される。又、このようなシステムは、メ
モリの競合による遅延を減少するために多数のインター
リーブされたメモリも備えている。

これとは別に、１つのプロセッサからしがアクセスでき
ないような専用メモリを設けることもしばしげ所望され
る。これは、成るノロセッサが、他のプロセッサの機能
に加えて或いは該機能以外に特殊な機能を有している場
合に行なわれる。例えば、マルチプロセッサシステムが
マスタープロセッサを用いて多数のスレーブプロセッサ
による処理を調整したりそのスケジュールを組んだりす
る場合に、この機能を実行できるようにするプログラム
及びデータをアクセスする必要があるのはマスタープロ
セッサだけである。同様に、周辺制御器においてディス
ク駆動装置やテープ駆動装置を制御するプロセッサの場
合には、これらの動作を実行できるようにするデータや
プログラムが専用メモリに記憶される。多数のプロセッ
サによって使用されるデータ及びプログラムを記憶する
ために共通のメモリも設けられる。この構成では、共通
メモリへのアクセス数が減少され、システムの性能が改
善される。

然し乍ら、多数のプロセッサに対して共通のメモリを１
つ有しそして種々のプロセッサに対して専用メモリを１
つ以上有するようなマルチプロセッサシステムには多く
の問題がある。このようなシステムでは、各々のメモリ
が個別のアドレスＩ空間〃即ち１組のアドレス可能な位
置を有し、従ってシステムは、共通のメモリに対して意
図されたアドレスと、専用メモリに対して意図されたア
ドレスとを区別して正Ｌ７い位置が確実にアクセスでき
るように構成されねばならない。

更に、共通メモリ及び専用メモリにアクセスするプロセ
ッサは、これらプロセッサがそのプログラムを処理する
際に使用できるアドレスが設けられねばならない。通常
これらのアドレスは、共通メモリに記憶されたプログラ
ム又はデータを参照する必要のある！ログラム金処理す
る時でも、それらの専用メモリ空間にあるアドレスでな
ければならない。このようなプロセッサは典型的にそれ
らのプログラムを処理する時に専用メモリ空間のアドレ
スを使用し、共通メモリに記憶された情報を参照できる
ためには、共通メモリ内の実際の位置を参照してこのよ
うなプログラムを処理するのに使用できるアドレスが専
用メモリ空間内に与えられていなければならない。

発明の概要 そこで、本発明の目的は、マルチプロセッサシステムの
ための新規なアドレス構成体を提供することである。

本発明の更に別の目的は、全てのプロセッサに対する共
通のメモリと１つのプロセッサに対する専用メモリとの
両方を備えていて、専用メモリを有するプロセッサが両
メモリ空間のメモリ位置をアクセスできるような新規で
且つ改良されたマルチプロセッサシステムを提供するこ
とである。

簡単に云えば、本発明は、全てのプロセッサに対して共
通のメモリを有していると共に１つ以上のプロセッサが
専用メモリを有しているようなマルチプロセッサシステ
ムを提供するものである。

共通のメモリ及び専用メモリは個別で且つ別々のメモリ
空間を有している。専用メモリを有するプロセッサはア
ドレス変換ユニツ′トを有Ｌ、該ユニットは、プロセッ
サのメモリを間の１部分におけるアドレス−これはプロ
セッサの専用メモリ空間内にあるが専用メモリに対する
アドレス範囲とは異なる−がプロセッサから送られるの
に応答して、共通メモリのアドレスを間内にあるアドレ
スを形成する。

アドレス変換ユニットは、共通メモリアドレス９間内の
アドレスブロックに対するポインタ情報がロードされる
１組のレジスタを備えてｂる。

プロセッサがアドレス変換ユニットに対する範囲内のア
ドレスを送信する時には、アドレス変換ユニットは、プ
ロセッサからのアドレスによル選択されたレジスタの内
容の最上位ビットを共通メモリのアドレスされた位置の
最上位部分として検索する。プロセッサにより送信され
るアドレスの最下位ビットは、レジスタから検索された
ビットの終りに、共通メモリのアドレスされた位置の最
Ｆ位部分として接続される。

（に、アドレス変換ユニットは、共通メモリのアドレス
空間内のアドレスに応答して、プロセッサがそのプログ
ラムの処理中に共通メモリアドレスを参照する時に使用
する専用メモリ空間内のアドレスを形成する。共通メモ
リ内のアドレスはシステムのどのプロセッサによって与
えられてもよい。アドレス変換ユニットは、共通メモリ
のアドレスを受けると、そのアドレスをレジスタに記憶
する。そのプロセッサはレジスタを読み取って共通メモ
リアドレスを決定する。プロセッサがレジスタ′ｊｋｇ
み取る時には、アドレス変換ユニットは、共通メモリア
ドレスが記憶されたレジスタ及びアドレス変換ユニット
の専用メモリ空間識別子を最上位部分として含むと共に
共通メモリアドレスの＃Ｆ位ビットヲ最下位部分として
含むようなアドレスを形成することにより、レジスタに
記憶された共通メモリアドレスをプロセッサの専用メモ
リ空間のアドレスに変換する。

本発明は、多数組のレジスタと、その時作動している特
定の組のレジスタを指すようにプロセッサによってロー
ドされるインデックスレジスタとを設けることにより融
通性が向上される。プロセッサは、インデックスレジス
タの内容を変えるだけで、作動状態の組のウィンＰウア
ドレスレゾスタを切換えることができる。

本発明は特許請求の範囲に特に指摘する。本発明の上記
及び更に別の目的並びに効果は、添付図面を参照した以
Ｆの説明より理解されよう。

解説のための実施例の説明 本発明は、マスタープロセッサが複数個のスレーブプロ
セッサの作動を調整しそのスケジュールを組むようなマ
ルチプロセッサシステムについて説明する。本発明は、
マスター／スレーブ構成を用いてスケジュールを組んだ
り調整したりするものでないようなマルチプロセッサシ
ステムや、上記したようにプロセッサがシステムの周辺
の二二ット又は入出カニニットの制御に使用される特殊
目的のプロセッサであるようなシステムにも餌料に使用
できる。

第１図を説明すれば、本発明によるマルチプロセッサシ
ステムは、マスタープロセッサ】０と、共通パス１８を
経てこれに接続された多数のスレーブプロセッサ１２及
び１４．並びに共通のメモリ１６とを、基本的な要素と
して備えている。マスタープロセッサ１０は、プロセッ
サユニット２０を備えており、このユニットは専用／４
ス２８を経て専用メモリ２２．アドレス変換ユニット２
４、及び共通パスインターフェイス２６に接続されてい
る。プロセッサユニット２０は、専用パス２８を経て専
用メモリ２２及びアドレス変換ユニット２４にアドレス
及びデータを送信すると共ニ、共通パスインターフェイ
ス２６及び共通パス１８を経て共通メモリ１６にアドレ
ス及びデータを送信する。更に、プロセッサ１０．１２
及び１４は互いに割り込みを行ない、共通パス１８を経
て割り込み情報を送信する。これら全ての通信はそれ自
体公知であり、ここではこれ以上説明しない。

スレーブプロセッサ１２又は１４の内部構成は、第１図
に示したマスタープロセッサ１０の構成と同様である。

即ち、スレーブプロセッサ１２及び１４の各々も、スレ
ーブプロセッサのみによって実行される制御プログラム
やデータを記憶する専用メモリを備えている。或いは又
、スレーブプロセッサに対する全ての制御プログラムや
データが共通のメモリ１６に記憶さ゛れてもよい。第１
図に示されたマルチプロセッサシステムを形成スるプロ
セッサ１０．１２及び１４のいずれに本発明を利用して
もよいことが当業者に明らかであろうから、マスタープ
ロセッサ１０についてのみ以下に説明する。

従って、第２図ハ、マスタープロセッサＩＯＫよって内
部処理を行なうのに使用される専用アドレス空間の構成
を示すメモリマツプ３０である。

このアドレス空間は、１つの特定の実施例においては、
８進数で１７７７７７〜ｏｏｏｏｏｏとｂう範囲を有し
ている。特に、専用アドレス空間は専用メモリ２２に指
定されたアドレスを含んでシシ、その記憶位置は第２図
に示された専用メモリアドレス３２の範囲内のアドレス
を用いてプロセッサユニット２０により直接アドレスさ
れる。同様に、プロセッサユニット２０は、その内部処
理に際し、メモリマツプ３０に共通メモリウィンドウア
ドレス３４と示された範囲内のアドレスを使用する。

更ニ、マスタープロセッサ１０に接続される入出カニニ
ットは、メモリマツプ３０に入出力アドレス３６と示さ
れた範囲内のアドレスを用いてアドレスされる。

又、第２図は、複数のアドレス可能な記憶位置を含む共
通メモリ１６のアドレス空間のメモリマツプも示してい
る。このアドレスを間は、１つの特定の実施例にかいて
は、８進数で３７７７７７〜ｏｏｏｏｏｏのアドレス範
囲を有している。共通メモリ１６のアドレス不能な備前
のアドレス空間ト、マスタープロセッサ１０がその内部
処理を行なうのに使用する専用アドレス空間とは別々で
あシ個別のものであることが明らかであろう。従って、
マスタープロセッサ１０が共通メモリ１６と通信できる
ようにするためには、共通メモリに、対するアドレス空
間内のアドレスを形成しなければならない。これはアド
レス変換ユニット２４によって行なわれる。

第２図を参照して簡単に説、明すれば、マスタープロセ
ッサ１０のプロセッサユニット２０が、プロセッサの内
部アドレス空間内の成るアドレス範囲、特に矢印（Ａ）
で示されたようにメモリマツプ３０の入出力範囲３６、
のアドレスを送信する時には、アドレス変換ユニット２
４がこのアドレスを解読し、矢印（Ｂ）で示されたよう
に共通メモリ１６のアドレス空間内のアドレスを形成す
る。第３図を説明すれば、アドレス変換ユニット２４は
ウィンドウインデックスレジスタ５０を備えておシ、こ
のレジスタはプロセッサユニット２０によってローＰさ
れた時に、複数組のウィンドウアドレスレジスタ５２Ａ
〜５２Ｎの１つを指示する。

１つの特定の実施例においては、ウインドウインデツク
スレジスタ５０は１２８（８進で１７７）組までのウィ
ンドアドレスレジスタの１つヲ識別することができる。

ウィンドウインデックスレジスタ５０は以下に述べるよ
うに１絹のウィンドウアドレスレジスタを作動させるこ
とができる。

全ての組のウィンドウアドレスレジスタは同じものであ
るから、組５２Ｃ・・・・・・以下一般に組５２と称す
る・・・・・・に限定して説明する。又、アドレス変換
ユニット２４はウィンドウバスレジスタ５４も備えて訃
や、その目的については以下で明らかとなろう・ ウィンドウアドレスレジスタのａ５２は、ウィンドウア
ドレスレジスタＷＡＤＲＯ６０〜ＷＡＤＲ７６７と示さ
れた８個のレジスタを備えている。アドレス変換ユニッ
ト２４を使用する前に、プロセッサユニット２０或いは
スレーブプロセッサ１２又は１４は共通メモリ１６内の
アドレスを指示又は域別する値をレジスタにロードする
。このような値の一例が第５図のウィンドウアドレスレ
ジスタＷＡＤＲ１，６１に値４１０（８進）と示されて
いる。この値がいかに得られたかについては以下の説明
で明らかにｈろう。

ウィンドアドレスレジスタ５２がロードされた後に、プ
ロセッサユニット１０はアドレス変換ユニット２４を用
いて、共通メモリ１６内の位置を識別するアドレスを形
成する。特に、プロセッサユニット２０は専用メモリ窒
間内のアドレス１ｓ用バス２８に送信する。このアドレ
スは、専用メモリアドレス３２又は入出力アドレス３６
（第２図）として示された範囲内にある場合には、専用
メモリ２２又は入出カニニット（図示せず）のアドレス
可能な位置を識別し、或いは又、このアドレスは共通メ
モリウィンドウ領域３４（第２図）の範囲内にある場合
にはアドレス変換ユニット２４によってさえ切られる０ 説明上、プロセッサ２０からの専用アドレスがアドレス
変換ユニット２４によってさえ切られると仮定すれば、
アドレス変換ユニットはその専用アドレスをデコードし
、そしてウィンドウインデックスレジスタ５０の内容に
よりｍ別された作動状態の組のレジスタ５２の１つを選
択し、アドレス変換７０ロセスを行なうようにする。−
例として、１６ビツトの専用アドレスを用いそして共通
メモリのアドレス空間が特に第３図に示したものである
ような本発明の１つの特定の実施例においては、アドレ
ス７０がプロセッサ２０の専用アドレス窒間内のアドレ
スである。アドレス７００４つの上位ビット（１５：１
２）の値が１６（８進）である場合には、内部アドレス
は、共通メモＩＪ　１６のアドレス空間に変換するため
の共通メモリウィンドウ領域３４（第２図）の範囲内に
あシ、アドレス変換ユニット２４はこの内部アドレスを
さ見切る。アドレス変換ユニット２４は、賀換プロセス
に使用さるべき内容をもったウィンドウアドレスレジス
タを識別するように専用゛アドレスビット（１に９）を
使用する。第５図に示された例でハ、専用アドレスビッ
ト（１に９）はウィンドウアドレスレジスタ１６１を識
別すル（［（Ｄｏｌ）を含んでいる。

第６図に示された例では、値４１０（８通）がウィンド
ウアドレスレジスタＷＡＤＲＩ　　６１に既に記憶され
ている。次いでアドレス変換ユニット２４は共通メモリ
１６内の位置に対するアドレスを形成する。ウィンドウ
アドレスレジスタＷＡＯＲＩの内容の９個の上位ビット
−第３図に６８と一般に示された−は共通メモリ１６に
対するアドレスの９個の上位ビットと形成する６専用ア
ドレス７０のビット（８：１〕は共通メモリ１６に対す
るアト−／スの下位ビットを構成する。専用アドレス７
０のビット（０）は、識別されたワードのどのバイトを
アクセスすべきかを示すのに用いられる。

共通メモリ１６内の位置がアクセスさｎた時には、変換
プロセスに使用されたウィンドウアドレスレジスタの内
容がウィンドウバスレジスタ５４にローＰされる。従っ
てウィンドウバスレジスタ５４は値４１０（８進）を受
は取る。これは、エラーが検出された場合の診断の目的
に使用される。

プロセッサ２０がその内部プログラムを処理する時に共
通メモリ１６内の位置を使用するか又はこれを識別でき
るように共通メモリアドレス空間内のアドレスを専用メ
モリ空間内のアドレスに変換する際のアドレス変換ユニ
ットの作動にっｂて示した別の例によシ本発明を更に詳
細に説明する。

１つのｆｉｌの実ＭＮにおいては、スレーププロセッ？
１２及び１４は、制御の目的でマスタープロセッサ１０
によって使用される情報を共通のメモリ１６にロードす
る。この情報は、例えば、スレーブプロセッサの状態を
指示する状態情報１診断又は保守処理に有用な情報、成
る種の制御情報等々である。スレーブプロセッサは、マ
スタープロセッサに対する情報を、共通メモリ１６の特
定位置−例えば共通メモリ位置（’［］０１０２０．８
進）で始まる−にロードする。

この開始位置（ＯＯ１Ｄ２０）はこの例では１７ビツト
アドレスを用いてアドレスされる。

情報を共通メモリにロードした後、スレーブプロセッサ
はマスタープロセッサＩＯＫその位置を知うさねばなら
なり０この例では、マスタープロセッサは１６ビツトの
データ路を有してかり、従ってスレーブプロセッサはア
ドレス（００１０２０，８進）の上位１６ビツトをマス
タープロセッサＩＯＫ転送し、上位１６ビツトの値は８
進で０００４１０となる。

マスターゾロセッサｌｏはスレーブプロセッサから情報
を受は取ル、このｆＷ報をウィンドゥアドレｙ、　Ｌ／
　シｙ、　夕ｔ７）　１つ、例えばウィンドウアドレス
レジスタＷＡＤＲ１６１１ｔＣロードする。マスタープ
ロセッサの特にアドレス変換ユニット２４は、内部のア
ドレス作動及び処理作動の目的で、その情報に対する専
用１６ビツトアドレスを構成する。

アト９レス変換ユニツトは、第５図に７２と示されたこ
のアドレスを次のように構成する。

（ａ）　　最上位の４つのビット（２進で１１１０１８
進で１６）が定数であり、アドレス変換ユニットを指示
する。

（ｂ）　　次の３つのビット（２進テ００１．８進テ１
）−１５１、情報を含むウィンドウアドレスレジスタこ
こではウィンドウアドレスレジスタＷへ〇８１６１を指
示する。

（Ｃ）　　次の７つのビット（［ｌＯ［］１０００）が
ウィンドウアト０レスレジスタＷＡＤＲ１６１からの７
個の下位ビットである。そして （ｄ）最下位の２つのビット（００）が、アドレス変換
ユニット２４によシ加えられた定数である・従ってアド
レス変換ユニットはプロセッサ２０がウィンドウアドレ
スレジスタＷＡＤＲ１６１をＲみ取る時に８進で１６１
０４０に戻る。これは、スレーブプロセッサによシ共通
メモリ１６忙ロードされた情報をプロセッサ２０が処理
するのに用いる専用アドレスである。

スレーブプロセッサが共通メモリ１６にローＰした情報
をプロセッサ２０が検索しようとする時には、このプロ
セッサが内部アドレス（８進で１６１０４０）を専用パ
ス２８に送信する。このアドレスは共通メモリのウィン
ドウ領域３４（第２図）の範囲内にあシ、従ってアドレ
ス変換ユニット２４はこれを変換のためのアドレス作動
て認識スる。次いでアドレス変換ユニットはこの専用ア
ドレスをさえ切シ、上記したように共通メモリのための
アドレスを形成する。

特に、第５図に示されたように、アドレス変換ユニット
が専用メモリパス２８からアドレス（８進で１６１（＋
４０）を受は俄った「♀には、アドレスが共通メモリウ
ィンドウ領域３４　（ｍ２図）内にあって変換されるべ
きであることを単に指示する最上位の４つのビット（８
進で１６）をアドレス変換ユニットが無視する。次の３
つのビット（２進で００１．８進で１）は、ウィンドウ
アドレスレジスタＷＡＤＲＩ　　６　］の内谷を変漠に
使用すべきであることを指示する。次いで、アドレス変
換ユニットは、ウィンドウアドレスレジスタＷＡＤＲ１
５１の内容を検索してこれらをウィンドウパスレジスタ
５４ＫｃＪ〜ドし、ここでプロセッサ２０はエラーがあ
った櫂、会の診断の目的でこの内容を利用することがで
きる。更に、ウィンドウアドレスレジスタＷＡＤＲ１か
らの最上位９個のビット（１５ニア）６８は、最上位の
ビット、即ちアドレス変換ユニットによシ形成された共
通メモリアドレス７４０ビツト（１ｂ：８）を形成する
。共通メモリアドレス７４０ビツト（７：０）はプロセ
ッサ２０からの内部アドレスのビット（８：１）を形成
する。専用アドレスのビット（０）は、パスを介しての
バイ゛ト転送作動中に共通パス１８を経て送られる信号
を制御するのに使用される。

本発明の更に別の特徴として、アドレス変換ユニット２
４は、ウィンドウアドレスレジスタＷＡＤＲ１６１の内
容に基いて、′４３図に示されたアドレスブロック全体
に共通メモリアドレスを形成することができる。第５図
に示されたように、ウィンドウアドレスレジスタ゛Ａ／
ＡＤＲ１から検索すれたアドレスの最上位９ビツトを用
いて、８進アト９レス（００１０００）〜（ｏｏ１５７
７）を有する２５６の共通メモリ位置より成るブロック
をアドレスすることができる。それ故、スレーブプロセ
ッサはマスタープロセッサ１１ｃ対すル情報を共通メモ
リ１６のブロックにロードして１つのアドレスをマスタ
ープロセッサに伝送するこトカでキ、マスタープロセッ
サは次いでスレーブプロセッサからのそれ以上の通信な
しに共通メモリ１６からの情報を検索することができる
。

本発明の特定の実施例について以上に説明し丸。

然し乍ら、本発明は、柚々の基本構造を有するデータ処
理システムにＳＺても、或いは本明細書に述べた別の内
部回路を用いたシステムにかいても、本発明の前記目的
及び効果の全部或いは幾つかを達成するようにして、実
施できることが明らかであろう。それ故、本発明の真の
精神及び範囲内に含寸れる全ての変更及び修正ｅよ本発
明の特許請求の範囲内に包含されるものとする。

【図面の簡単な説明】

第１図は本発明により構成Ｒ′！′したマルチプロ±ツ
サシスデムのブロック図、 第２図は本発明を理解するのに有用な専用メモリ及び共
通メモリのメモリマツプを示す図、そして 第５図は第１図に示されたアドレス変換ユニットの作動
を理解するのに有用な図である。 １０・・・マスタープロセッサ、ｉ２．１４・・・スレ
ーブプロセッサ、１６−・・共通メモリ、１８・・・共
通パス、２０・・・プロセッサユニット、２２・・・専
用メモリ、２４・・・アドレス変換ユニット、２６・・
・共通パスインターフェイス、２８・・・専用パス、３
０・・・メモリマツプ。 アメリカ合衆国コロラド用８０９１ ８コロラド・スプリングス・イ ーグルス・ネスト・コート６０１５

Claims (1)

1. 【特許請求の範囲】 複数個のプロセッサと、共通のメモリとを備え、これら
   は全てシステム相互接続手段によって接続されており、
   共通のメモリはアドレスを有する複数個のアドレス可能
   な位置をもっており、システム相互接続手段はアドレス
   を転送する手段を含み、少なくとも１つのプロセッサは
   処理手段及び局部メモリを含み、これら両方は局部相互
   接続手段に接続され、専用メモリはこれも又アドレスを
   有する複数個のアドレス可能な記憶位置をもっているよ
   うなデータ処理システムに接続されるアドレス変換ユニ
   ットにおいて、 Ａ、上記共通のメモリ内の１組の連続的にアドレスされ
   る位置を識別する値を各々記憶する複数個のレジスタと
   、 Ｂ、上記レジスタの１つを識別する第１部分と第２部分
   とを有したアドレスをプロセッサユニットから受は取る
   手段と、 Ｃ１受は取ったアドレスの第１部分により識８１」され
   たレジスタの内容を検索する手段と、０、共通のメモリ
   に対するアドレスを形成するように上記アドレスの第２
   部分を上舊己検索されたレジスタの内容に追加する手段
   と、 Ｅ、上記形成されたアドレスを共’ｙ’ｆｆｉのメモリ
   に伝送して該メモリとのトランザクションを開始させる
   ような手段とを備えたことを特徴とするアドレス変換ユ
   ニット。