JPS5835635A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、データ通信システムに用いられるサブシス
テム制御器のメモリ制御回路に関し、それにより複数の
ホストコンピュータが、特定の形式のプロセサ制御器を
用いるデータ通信Ｉ１０サブシステムによってデータ通
信端末機と過信することができるメモリ制御回路に関す
る。

この出願は、多くの特許出願および従来発行された特許
に技術的に関連する。その関連した特許出願は、 １９７９年６月２７日に出願され、発明者Ｒｏｂａｒｔ
　　ＣａｔｉｌｌｅｒおよびＢ　ｒｉａｎ　　Ｆ　ｏｒ
ｂｅｓによる連続−号第０５２．６８７Ｍのｒ　Ｍ　１
ｃｒｏ　−Ｐ　ｒｏｃｅａｓｏｒ　　　３　ｙｓｔｅｍ
　　　　Ｆ　ａｃｌｌｌｔａｔｌｎｇ　　　　Ｒａｐｅ
ｔｌｔｌｏｎｏｆ　　ｌ　ｎ５ｔｒｕｃｔｉｏｎｓ　Ｊ
と題する出願；１９７９年６１２７日に出願され、発明
者Ｒｏｂｅｒｔ　　Ｃａｔｌｌｌｅｒにょる迦統番＠＊
０５２．４７７の［Ｍ　１ｃｒｏｐｒＯｃ１３８８０ｒ
　　Ｓ　ＶＳｔｅ＠　　Ｗ　１ｔｈ　　５ｏｕｒｃｅ　
　Ａ　ｄｄｒｅａａ　　Ｓ　ｅｌｅｃｔｌｏｎＪと■す
る出願：１９７９年６１２７日に出願された発明＠　Ｒ
ｏｂａｒｔ　　ＣａｔｌｌｌｅｒおよびＢ　ｒｌａｎ　
　Ｆ　ｏｒｂｅｓによる連続番号簿０５２．４７８号の
ｒ　ｖ　Ｉｃｒｏｐｒｏｃｅｓｓ。

ｒ　　ＨａｖｉｎｇＷｏｒｄ　　ａｎｄ　　８ｙｔｅ　
　ＨａｎｄｌｉｎＯ」と題する出願； １９７９年６月２７日に出−された発明者Ｒｏｂｅｒｔ
　　Ｃａｔｌｌｌｅｒおよび８　ｒｉａｎ　　Ｆ　ｏｒ
ｂｅｓによる連続番号簿０５２．３３６号のｒ　Ｄ　Ｉ
ｇｉｔａｌ　　Ｓ　Ｖ８ｔｅａ　　ｆｏｒ　　Ｄａｔａ
　　Ｔｒａｎｓｆｅｒ　　Ｕｓｌｎｏ　　Ｕｎｉｖｅｒ
ｓａｌ　　Ｉｎｐｕｔｌｏｕｔｐｕｔ　　Ｍｌｃｒｏｐ
ｒｏｃｅｓｓｏｒＪと題する出願： １９７９年６月２７日に出願された発明者Ｒｏｂｅｒｔ
　　ＣａｔｌｌｌａｒおよびＢ　ｒｌａｎ　　Ｆ　ｏｒ
ｂｅｓにょる連続番号簿０５２．３５０号のｒ　Ｍ　１
ｃｒｏｐｒｏｃｅｓｓ。

ｒ　　　　３　ｙｓｔｅ−Ｗ　ｉｔｈ　　　　３　ｐｅ
ｃｌａｌｌｚｅｄ　　　Ｉ　　ｎ５ｔｒｕｃｔｉｏｎ　
　Ｆｏｒｍａｔ　Ｊと題する出ｌｌＩ：発明者Ｒｏｂｅ
ｒｔ　　Ｃａｔｌｌｌｅｒ　、　Ｇｒａｉｇ　　ｈａｒ
ｒｉｓおよびＲｏｎａｌｄ　　Ｍ　ａｔｈｅｗｓによる
ｒ　Ｓ　ｕｂｓｙｓｔｅｓＣｏｎｔｒｏｌｌａｒ　Ｊと
対する出顧；発明者Ｒｏｂｅｒｔ　　Ｃａｔｌｌｌｅｒ
　、　Ｃｒａｉｏ　　Ｈａｒｒｊ３およびＲｏｎａｌｄ
　　Ｍ　ａｔｈｅｗｓによるｒＤａｔａ　　Ｃｏ５−ｕ
ｎｌｃａｔｌｏｎｓ　　ＮｅｔｗｏｒｋＪと題する出願
；および １９７９年１２月１４日に出願された発明者Ｋｅｎｎｅ
ｔｈ　　Ｂ　ａｕｎおよび［）ｏｎａｌｄ　　Ｍ　１ｌ
ｌａｒｓ厘による連続番号簿１０３．７３９号のｒｌｌ
ｏ　　５ｕｂｓｙｓｔｅＩＵ　ｓｉｎｇ　　［）　ａｔ
ａ　　Ｌ　Ｉｎｋ　　ｐ　ｒｏｃｅｓｓｏｒｓ　Ｊと■
する出願を含む。

メインホストコンピュータと遠隔端末機とを接続する入
力／出力サブシステムの使用を含むこの優の発行された
特許は、ここに参考として含まれる。

発明者Ｄ　ａｒＷｌｎ　　Ｃｏｏｋ　　および［）ｏｎ
ａｌｄ　　Ｍ９− ＋１１ｅｒｓｌによるｒ　Ｉ　ｎｔｅｌｌｉｏｅｎｔ　
　Ｉ　ｎｐｕｔｌｏｕｔｐｕｔ　　　）ｎｔｅｒｆａｃ
ｅ　　Ｃｏｎｔｒｏｌ　　　Ｕｎｌｔ　　　ｆｏｒ　　
　１ｎｐｕｔ１０ｕｔｐｕｔ　　３ｕｂｓｙｓｔｅｓＪ
と題するアメリカ合衆国特許第４．１４２．５２０号。

この件は、任意の周辺端末機とメインホストシステムと
の閣のデータ転送を制御しかつ処理するライン制御プロ
セサとして知られる周辺／ｌｌＪＩｊｍｌを述べる。

発明者Ｑ　ａｒｖｌｎ　　ＣｏｏｋおよびＤｏｎａｌｄ
　　Ｍｌｌｌｅｒりによるｒ　Ｍ　ｏｄｕｌａｒ　　Ｂ
　１ｏｃｋ　　Ｕ　ｎｌｔ　　ｆｏｒｌ　／　ＯＳ　ｕ
ｂｓｙｓｔｅｇｉＪと題するアメリカ合衆国特許第４．
０７４．３５２％、この事件は、８個の周辺−制御器群
を収容しかつ支持しさらにそれらをメインホストコンピ
ュータシステムにインターフェイスするベースモジュー
ル装置を述べる。

発明者［）ｏｎａｌｄ　　Ｍｌｌｌｅｒｓｌによるｒ　
Ｉ、ａｔｅｒｆａｃｅ　　　Ｓ　ｙｓｔｅｓ　　　　Ｐ
　ｒｏｖｌｄｌｎｏ　　　Ｉ　　ｎｔｅｒｆａｃｅｓ　
　　　ｔ。

Ｃｅｎｔｒａｌ　　Ｐ　ｒｏｃｅｓｓｌｎｏ　　Ｕ　ｎ
ｌｔ　　ａｎｄ　　Ｍ　ｏｄｕｌａｒ　　Ｐｒｏｃｅｓ
ｓｏｒ　　Ｃｏｎｔｒｏｌｌｅｒｓ　　ｆｏｒ　　ｌ１
０３　ｕｂｓｙａｔｅ■」と題されたアメリカ合衆国特
許第４゜１０６．０９２号、この特許は、メインホスト
シ１０− ステムと複穀のベースモジュールとそれらの周辺制御器
との閏のデータ転送を制御しかつ調整するＩ１０トラン
スレータすなわち“ＩＯＴ″として示されるメインホス
トシステムの中の装置を述べる。

発明者Ｄ　ａｒｗｌｎ　　ＣｏｏｋおよびＤ　ｏｎａｌ
ｄ　　Ｍ　ｌｌ１ｅｒｓ　ＩによるＩ　ｎｌ）ｕｔ／　
Ｏｕｔｐｕｔ　　Ｓ　ｕｂｓｙｓｔｅｓ　　ｔ。

ｒ　　［）　Ｉｇｌｔａｌ　　Ｑ　ａｔａ　　Ｐ　ｒｏ
ｃｅｓｓｏｒ　Ｓ　ｙｓｔａａと■されたアメリカ合衆
国特許第４．１８９．７６９＠。この事件は、複数の（
ライン制御プロセサと呼ばれる）複数の周辺−制御器が
、メインホストシステムとのデータ通信のためのベース
モジュールで構成されるサブシステムを述べる。この周
辺−制御器およびベースモジュールは、多数の周辺１置
への／からのメインホストコンピュータシステムへのデ
ータ転送を制御するための入力／出カサブシステムを形
成する。

発明者Ｋｅｎｎｅｔｈ　　Ｗ、　Ｂａｕｎ　、　Ｊ　ｌ
５ｓｙ　　Ｇ、　５ａｕｎｄｅｒｓによ８　ｒ　Ｄ　ａ
ｔａ　　Ｌ　Ｉｎｋ　　Ｐ　ｒｏｃｐｓｓｏｒｒｏｒ　
　Ｍａｇｎｅｔｌｃ　　Ｔａｐｅ　　Ｄａｔａ　　Ｔｒ
ａｎｓｆｅｒ３ｙｓｔｅｍ　Ｊと■されたアメリカ合衆
国特許第４゜２８０．１９３号。この特許は、データリ
ンクプロセサと呼ばれ、メインホストコンピュータおよ
び遠隔磁気テープ周辺装置との閣のデータ転送を処ａす
る改良された周辺ｗ４ＩＩＩＩＩＢを述べる。

以上の発行された特許は、この出願の基礎および背景を
形成し、かつこの明細書中に参考として含まれる。これ
らの特許は、メインホストコンピュータが、Ｉ１０記述
子コマンドとデータリンクワードタスク識別子とを与え
、かつ任意のジョブタスクの完了または未完了を示す逆
結果記述子ワードを受ける多くのデータ通信ネットワー
クのエレメントおよびその機能動作を述べかつ議論する
。

−カードとメインテナンスカードと他のスライドインカ
ードＩ［とを形成するスライドインカードを収容するベ
ース接続モジュール装置の使用を述べる。各ベースモジ
ュール装置は、１つまたはそれ以上のプロセサーーー器
を収容し、かつメインホストコンピュータへの接続また
は切断のための分布−１ｊ　（ＤＣ）を与え、かつまた
そのベースモジュールにおけるサーキットリイの診断試
験のためのメインテナンスカードを与える。これらのカ
ード＠胃は、ここに参考として含まれる上述の特許にお
いて既に述べられた。

月謝“通信規格”は、メインホストコンピュータを有す
る中央ステーションへの通信ラインを介するデータ転送
動作における特定の遠隔端末装置により用いられるメツ
セージフォーマットを支配する規則または基準の組を意
味する。多種な過信規格を区別するファクタのいくつか
は、同期動作、同期、非同期動作、メツセージシーケン
スの始まりおよび終り、メツセージセグメントの長さ、
などを含む。

すべての周辺データ通信端末機に共通する標準的な通信
規格がないので、システムは、個別に別々の過信ＩＱＩ
ｌｌ器を備えてそのシステムにより処理される６興なる
規格に適応させることが一般に必要であった。さらに、
興なる規格を有する新しい形式の周辺騎置が、しばしば
開発されるので、こ１３− のことは順次、新しい通信制−一がシステムについて設
計されてこの形式の偵−に適応させることが必要である
。

データ通信ネットワークおよびサブシステムのこれらの
観造者および使用者の目的は、単位時間あたりおよび輪
重の量あたりのデータのスループットを増加させること
であって、また最も効果的な態様で遠隔ステーションへ
およびそこから信韻性の弗いデータ通信を与えながら、
必要とされるエレメントの数を単純化しかつ経済化する
ことでもあった。

多くのデータ通信サブシステムは、多種の形式のｆ−夕
通信周辺端末機の個々の特性を処理するのみならず、メ
インホストコンピュータが遠隔端末装置へおよびそこか
らのデータ転送を含むプロセスの各ステップに連続的に
積極的に関係をもつために、制御器を用いる。

上述した特許において示されるように、データ過信ネッ
トワークのより良い制御可能性を得ることに加えて、そ
の複雑性および価格を減する１つ１４− の方法は、はとんどのモニタリングおよび制御機能から
メインホストプロセサを解放することであり、かつ遠隔
端末装置との通信能力を維持しｖつ所望のときにメイン
ホストシステムへ逆通信してデータを送りまたはそこか
らデータを受ける通信能力な維持する周辺−制御器の手
中にそれらを置くことである。

しばしば、ネットワークの構築的おび機能的東構造が、
遠隔端末機と中央のメインホストコンピュータまたは複
数のそのようなホストコンピュータとの−のデータ通信
のためのコンポーネントの最も効果的な使用を与えるよ
うにどのように構成するかということについて問題が生
ずる。

１つまたはそれ以上のメインホストコンピュータシステ
ムが非常に多くの遠隔端末装置をデータ過信目的のため
に動作させるここに述べられたデータ通信ネットワーク
は、データ転送を制御する手段を与え、それにより遠隔
端末装置からの１６までのデータ通信ラインが、ライン
サポートプロセサの一部である１６１１のラインアダプ
タに接続され、そのラインサポートプロセサは、多種の
興なるライン通信規格が満足されているかということを
検査し、かつそれからネットワークサポートプロセサと
の動作のための共通のライン規格を与える。ネットワー
クサポートプロセサは、１つのメインホストプロセサま
たは複数の４つまでのメインホストプロセサのうちの１
つのいずれかからのデータ転送命令の開始を受け、かつ
データ転送命令を始めたその特定のホストコンピュータ
および遠隔データ端末装置の閣の必要なデータ転送の実
行を肩ぺる。ラインサポートプロセサおよびネットワー
クサポートプロセサの閣の通信は、基準化されかつ遠隔
データ通信端末装置に必要な多種の規格の影響を受けな
い。ネットワークサポートプロセサおよびそのサテライ
トラインサポートプロセサは、分布された処理機部が通
信ネットワークのアーキテクチャにおいて生ずるように
されるフロントエンド制御−を構成する。

ここに用いられたネットワークサポートプロセサは、メ
モリＭｉ１１回路が一体的に設けられて、スライドイン
回路カードにおけるその機能をモジュール化する。ネッ
トワークサポートプロセサのこのメモリ制御回路は、シ
ェアドメモリストレージ手段の使用のためマスタプロセ
サおよびスレイブプロセサへのメモリアクセス可能性を
基本内に与える。

データ通信ネットワークにおいて用いられるネットワー
クサポートプロセサのプロセサー制御器回路の一部を形
成するメモリ制御回路がここに述べられる。メモリ制御
回路は、基本的には、ここに述べられるマスタプロセサ
またはスレイププロサとともに働き、かつマスタ／スレ
イブプロセサにプログラムおよび命令のための余分なロ
ーカルメモリスペースを与える、回路カードであり、か
つさらに、マスタ／スレイブプロセサが大きなシェアド
メモリにアクセスすることを可能にするアクセスアドレ
ス論理を与える。デュアルメモリ回路制御カードが設け
られ、そのカードは、一方が、マスタプロセサのためで
あり、かつ他方がスレイブプロセサのためであり、かつ
したがってマスタ１７− メモリ制御回路およびスレイブメモリ制御回路で示され
る。マスクおよびスレイブメモリ制御回路の両方は、基
本的には、マスタおよびスレイブメモリ１１１１１１１
回路の両方がシェアドメモリの同じエリアへアクセスし
ようとしたとき、そのＩｉ突がマスタメモリ制御カード
におけるモジューｌし選択論理により解決されるように
、マスタメモリ−１１Ｉｌｌ１ｇｌ路がモジュール選択
論理を与えるということを除＆すば、設計においては同
一である。マスクおよびスレイブメモリ制御回路の−の
ような調整が、割込み要求およびフラグを運ぶ相互接続
するラインの組により処理される。

ＮＳＰとしてここに示されるネットワークサポートプロ
セサは、デュアルプロセサであり、フロントエンドデー
タ通信プロセサとしてプログラムされる汎用ミニコンピ
ユータである。上述した弓１用された特許において議論
されるように、ある種のメインホストコンピュータは、
メツセージレベルインターフェイス（ＭＬＳ）能力とし
て知られるものを与えるシステムのために設計されてき
た。

１８− ネットワークサポートプロセサの使用およびそのデータ
通信能力と適合するものは、これらのタイプのメインホ
ストコンピュータシステムである。

このように、上述したメツセージレベルインターフェイ
ス能力を用いかつ一連のデータ通信プロセサを含むデー
タ通信サブシステムがここに含まれる。これらのデータ
通信プロセサは、時々、データ過信フレーム認識プロセ
サと呼ばれ、かつ各々が、通信端末装置またはモデムに
接続する一連のデータ通信ラインにデータ通信および制
御能力を与えるという概念に基づいて、ラインサポート
プロセサ（ＬＳＰ）の公式名称でここに用いられる。

任意のデータ通信サブシステムは、ネットワークサポー
トプロセサにより制御される。メツセージレベルインタ
ーフェイスの動作およびその使用は、この開示の中に援
用された上述の特許において述べられている。

このデータ通信サブシステムにおいて、ホストコンピュ
ータは、４つほどのネットワークサポートプロセサ（Ｎ
ＳＰ）をサポートする。ざらに、ネットワークサポート
プロセサの各々は、４つほどのラインサポートプロセサ
（ＬＳＰ）をサポートすることができ、一方各ラインサ
ポートプロセサは、１６個までのラインアダプタをサポ
ートする。このように、１つのホストコンピュータは、
２５６はどのデータ通信ラインを制御する能力を有する
ことがわかる。第１Ａ図に示されるように、１つのネッ
トワークサポートプロセサは、４つの別々のホストコン
ピュータとインターフェイスすることができるというこ
ともわかる。

第１Ａ図を参照すると、データ通信ネットワークの全体
図が見られる。ネットワークサポートプロセサ８０は、
一方側のデータリンクインターフェイスとして示される
接続１００Ｉを有しており、それに対し他方側の接続１
００霞は、メツセージレベルインターフェイスとして示
される。１００ａ　、１００ｂ　、１０００および１０
０ｄとてして示される一連のホストコンピュータは、Ｍ
ＬＩラインとして示される接続ライン１５（１５ａ、ｂ
。

０．６）を有し、それらの各々は、ここに援用された上
述した特許において述べられる分布カードへ接続される
。接続モジュール１０６ａは、２０ａ　、２０ｂ　、２
０Ｃおよび２０ｄで示される４つの分布カードをサポー
トして示される。これらの分布制御カード（ＤＣ）は、
任意のホストコンピュータシステムの特定のネットワー
クサポートプロセサへの接続−切断機能を規定し、かつ
これらの分布制御カードは、上述した特許において述べ
られる。

第１Ａ図のネットワークの他方側において、典型的な分
布カードＤＣ２０として示される分布カードをサポート
する接続モジュール１０６ｂが示される。この分布カー
ド２０は、３００ａ　、３００ｂ　、３０００および３
００ｄで示される少なくとも４つのラインサポートプロ
セサへの制御された接続および切断を規定する。ライン
サポートプロセサの各々は、１６個までのラインアダプ
タからなってもよい“電気インターフェイス”で示され
たブロックに接続する。電気インターフェイス装置は、
４００ａ　、４００ｂ　、４００ｃおよび４２ｌ− ００ｄで示される。

第１Ａ図に示されるように、各ホストコンピュータは、
’１０６ａと同様な４つまでの接続モジュールと接続さ
れ得、このようにさらにネットワークの接続可能性を拡
げる。

上述した特許において述べたように、メインホストコン
ピュータは、ルーチンに基づいて動作し、それによりＩ
１０コマンドは、フロントエンドプロセサが″結果記述
子”ワードを、タスクの完了または任意の例外条件を示
すためにメインコンピユー邊に送り戻した後、実行のた
めフロントエンドプロセサに送られる。ネットワークサ
ポートプロセサは、“メツセージレベル”でホストコン
ピュータシステムと通信する。この転送プロセスは、デ
ータ通信ネットワークをサポートするのに必要な多くの
オーバヘッドからホストコンピュータを解放する。ＮＳ
Ｐは、ホストシステムからメツセージを受け、かつそれ
らを必要ならば■訳し、かつ適当なデータ通信プロトコ
ルを用いて、ホストコンピュータに結果記述子が戻され
た慢所望のデ２２− −夕通信装置にメツセージが送られるということを確実
にする。

もし、メツセージが送られることができないということ
が起これば、ネットワークサポートプロセサは、そのメ
ツセージがなくなっていないということを確実にするこ
とによって完全さを維持する。このことは、メツセージ
を一時的に記憶することによりかつメインホストコンピ
ュータに過当な結果記述子ワードを戻すことによってな
される。

データ通信ネットワーク端末装置から入来するメツセー
ジは、必要ならば編集されかつ翻訳され、かつそれから
その編集されたメツセージはキューに置かれその後、メ
ツセージの送信が、ホストコンピュータがメツセージの
送信の要求を示したとき開始される。

＃１１Ｂ図を参照すると、ネットワークサポートプロセ
サのハードウェアオリエンテーションが、９ないし１２
枚のカードからなるように示されている。ベースモジュ
ール装置１０６は、スライドインコネクタカードのため
のハウジング設備である。−万端に、分布カードＤＣ２
０が見られ、かつ他方端に、上述した特許において説明
された機能を有するメインテナンスカード２ｏ−が見ら
れる。ネットワークサポートプロセサ８０は、デュアル
１０セサ煽様で、ＭＬＩステートマシンとして示される
プロセサ５０ａとＮＤＬ　（ネットワーク定義言Ｒ）ス
テートマシンとして示される第２の１ｑセサ５０ｂとか
らなることがわかるであろう。これらのプロセサの各々
は、６６ａおよび６６ｂとして示されるメモリ制御カー
ドを有する。

ＭＬＩステートマシンプロセサ５０ａは、インター７エ
イスカード１０５１に接続し、そのカードは、メツセー
ジレベルインターフェイスをラインサポートプロセサ３
００に接続するフォアプレーンケーブル１０５ｐを有し
ている。小ストシステムへのおよびそこからの接続は、
ベースモジュール１０伊のバックプレーンを介してかつ
分布カード２０を介して処理される。一連のＲＡＭ回路
回路−カート“シェアドメモリ”設−を与え、かつエレ
メント９０として示される。

このよ−うに、ハードウェア構成におけるネットワーク
サポートプロセサは、２枚のプロセサカードを含み、そ
れらは各々、ユニバーサル入力／出力ステートマシン（
ＬＩＩＯ８Ｍ）として述べられる。これらのプロセサの
各々は、６６ａおよび６６ｂとして示される別々のメモ
リ制御カード（ＭＥＭＣＴＬ）を有する。それから、イ
ンター７エイスカード１０５１　　（第１Ｂ図）は、外
部データリンクインターフェイスおよびメツセージレベ
ルインターフェイス（ＤＬＩ／ＭＬＩ）を与える。

さらに、シェアドメモリを与える４ないし７枚のＲＡＭ
カード９０がある。

第２図は、ネットワークサポートプロセサのブロック図
を示す。ステートマシンカード５０ａおよび５０ｂは、
同じカードであるが、しかしＭＬＩステートマシン（マ
スタプロセサ）およびＮＯＬステートマシン（スレイプ
プロセサ）として示される。その２枚のプロセサカード
の閣の唯一の差は、含まれるジャンパおよびＦＲＯＭで
ある。

プロセサカードの各々は、多種な制御レジスタに２５− 加えて３２にバイトはどのＦＲＯＭを有する１６−ピッ
ドプロセサエレメントを備える。

マスタプロセサまたはＭＬＩステートマシン５０ａｄ、
その関連したマイクロコードとともに、インターフェイ
スカード１０５ｉを介してホストコンピュータとの通信
に対し責任がある。マスタプロセサ５０ａは、シェアド
メモリ９０および制御ライン６６１を介してスレイププ
ロセサ５０ｂ（ＮＤＬステートマシン）と通信する。

スレイププロセサ５０ｂ　（ＮＤＬステートマシン）お
よびそのマイクロコードは、ホストコンピュータ１００
で交換されたすべてのＮＳＰメツセージのソースである
。また、ラインサポートプロセサ３００へのインターフ
Ｉイスのために必要な一般的なプログラムは、ＮＤＬス
テートマシンにより実行される。各メモリ制御（ＭＥＭ
ＣＴＬ）カード６６ａおよび６６ｂは、“ローカル″Ｒ
ＡＭメモリの１６にバイトを含む。しかしながら、特定
のメモリカードと一遍するプロセサだけが、そのローカ
ルメモリに対するアクセスを有する。

２６− メモリ制御カード（６６ａまたは６６ｂのいずれか）も
また、関連するプロセサが第１Ｂ図のＲＡＭカード上の
シェアドメモリ９０へのアクセスを得ることが可能にな
る論理回路を有す企。ＭＬＩメモリ制−力−ドロ６ａ上
に設けられた論理は、右のプロセサメモリアクセス−の
衝突を解決するように作用する。このカードはまた、プ
ログラム可能な速度発生器およびインターバルタイマを
有する。

第２図のシェアドメモリ９０は、各々が３２にバイトを
有するＲＡＭカードから構成される。このメモリは、ス
テートマシンカード５０Ｍおよび５０ｂ上の２つの（マ
スタおよびスレイプ）プロセサにより分割される。“シ
ェアドメモリ″９０へのアクセスは、メモリ制御カード
６６ａおよび６６ｂにより制御される。

（第８図を参照して快速する）インターフェイスカード
１０５１は、ホストコンピュータ１００およびラインサ
ポートプロセサ（ＬＳＰ）３００の閣でインターフェイ
スするために用いられる論理を有する。インターフェイ
スカード１０５１は、Ｄｌｌと呼ばれる部分、または分
布カード２０およびホストコンピュータ１００の−の相
互交換のためのデータリンクインターフェイスを有する
。

インターフェイスカード１０５Ｉはまた、メツセージレ
ベルインターフェイスで示されるフォアプレーン接続を
有しており、それを介して、たとえば２０のような分布
カードかつまたラインサポートプロセサ３００へ接続す
る。これらの外部インターフェイスに加えて、インター
フェイスカード１０５１は、装胃のクリアのため、割込
み要求の処理のため、かつ全ネットワークサポートプロ
セサに対するマスタクロック制御（８メガヘルツ）のた
めの論ｍ回路を含む。

第３図に示されるように、ＮＳＰのデュアルプロセサの
各プロセサは、３本のパスを介して通信する。Ｉ１０バ
ス１０とメモリアドレスバス１６（ＭＡＤＤＲ）とメモ
リデータバス１２　（ＭＥＭＯＬＩＴ）とがある。

１１０バス１０は、ホストコンピュータのメインメモリ
へ書込まれまたはステートマシンプロセサ（５０ａ　、
５０ｂ　）のレジスタの間０しくはメモリ制御カード６
６ａ　、６６ｂおよびインターフェイスカード１０５Ｉ
上のレジスタの間で転送されるべきデータを゛運ぶ。Ｍ
ＥＭＯＵＴバス１２は、メモリ（シェアドメモリ９０）
から読出される情報を転送する。この情報は、実行可能
な命令またはメモリオペランドまたはデータであ〕でも
よい。

メモリアドレスバスＩＩ、１ＤＤＲ１６は、書込まれま
たは読出されるべき現在のメモリワードを指示する。

第２図に示されたように、ＮＳＰのデュアルマスタース
レイププロセサシステムは、ＭＬＩプロセシング部分お
よびＭＤＬプロセシング部分の２つの部分からなる。

ＭＬｒプロセシング部分：第２図を参照すると、Ｎ５Ｐ
８０のＭＬＩプロセシング部分は、７スタブロセサ５０
ａ　　（ＭＬＩステートマシン）とＭＬ■メモリ制−カ
ード６６ａとさらにインターフェイスカード１０５１と
からなる。

２９− そのプロセサは、メモリ制ｗａｅａおよびシェアドメモ
リ９０のカード上に位置したＲＡＭに加えてＦＲＯＭに
より駆動される。ＭＬＩステート′マシンマスタ５０ａ
は、達成されるべきホストデータ転送の形式を決定し、
かつまたインターフェイスカード１０５１のＭＬＩポー
ト１０５ｐを介してラインサポートプロセサのデータ転
送を制御する。ＮＳＰのＭＬＩプロセシング部分は、シ
ェアドメモリ９０を介してスレイププロセサ５０ｂ（Ｎ
ＤＬステートマシン）と通信する。インター７エイスカ
ード１０５１は、このカードが、高いレベルのモードで
ホストコンピュータ１００へＭＬＩステートマシンをイ
ンターフェイスすることを可能にするＦＲＯＭを有する
。インターフェイスカード１０５１は、実際のデータ転
送の詳細を処理する。

ＮＤＬプロセシン　　　：第２図に示されるように、Ｎ
ＤＬプロセシング部分は、ＮＤＬメモリ制御カード６６
ｂ上に位置するローカルメモリにより駆動されまたはシ
ＩアトＲＡＭメモリ９０か３０− らのデータにより駆動されるスレイププロセサ５０ｂ　
（ＮＤＬステートマシン）からなる。ステートマシンＦ
ＲＯＭ（プログラムメモリ）は、ネツートワークサポー
トプロセサが初期設定されると、ホストコンピュータか
ら（メモリ制御カードにおける）ローカルメモリへかつ
シェアドＲＡＭへプログラム情報をロードするブートス
トラップを有する。このプログラムはそれから、ＮＤＬ
ステートマシン５０ｂ　（スレイププロセサ）を駆動す
る。

ＮＤＬプロセシング部分は、ラインサポートプロセサ３
００との通信を与える。通信は、ＭＬＩステートマシン
５０ａの制御下にあるインターフェイスカード１０５１
とシェアドメモリ９０とを介してなされる。ラインサポ
ートプロセサ３００へのおよびそこからのデータ転送は
、（第７図およびその説明においても示される）インタ
ーフェイスカード１０５１に位置する直接メモリアクセ
ス（ＤＭＡ）論理回路により制御される。このＤＭＡ論
理回路は、ＭＬＩステートマシン５０ａの制御下におい
て作動する。

ＭＬ１ステートマシン５０ａが、ＬＳＰ３００のための
データのブロックを有しているとき、データは、シェア
ドメモリ９０に習かれる。ＮＤＬステートマシン５０ｂ
は、ＬＡＰが利用できるということを割込み信号によっ
てＭＬＩステートマシン５０ａに知らせる。ＭＬＩ５０
ａステートマシンはそれか°ら、インターフェイスカー
ド１０５１に、メツセージレベルインター７エイスチヤ
ネル１０５ｐを介してシェアドメモリ９０からＬＳＰ３
００ヘデータを転送するように仕向ける。同様に、ライ
ンサポートプロセサ３００が、ＮＤＬステートマシン５
０ｂのためのデータを有していると、そのデータは、Ｍ
ＬＩステートマシン５０ａの制御下にあるシェアドメモ
リ９０に置かれる。

ＭＬＩステートマシン５０ａはそれから、ラインサポー
トプロセサデータが合判用できるということを割込み信
号によってＮＤＬステートマシン５０ｂに合図する。

ネットワークサポートプロセサのためのメモリ：ネット
ワークサポートプロセサ（ＮＳＰ）は、２つの基本形式
のメモリを含む。それらは、プログラマブルリードオン
リメモリ（ＦＲＯＭ）とランダムアクセスメモリ（ＲＡ
Ｍ）である。ネットワークサポートプロセサの好ましい
実施例において、ＭＬＩステートマシンのＦＲＯＭ構成
は、８にバイトをホールドするようにされ、一方ＮＤＬ
ステートマシンは、２にバイトをホールドするようにさ
れる。ＦＲＯＭは、それが位置するプロセサステートマ
シンに対してのみアクセス可能である。

メモリ制御カード６６ａおよび６６ｂの各々は、関連す
るステートマシンプロセサに対してのみアクセス可能で
ある１６にバイトのローカルＲＡＭを有する。他方、シ
ェアドＲＡＭメモリ９０は、２つのプロセサステートマ
シンのいずれかに対して利用できる。

メモリアクセス動作の間、クロック（８メガヘルツ）期
間が、適当なメモリタイミングを生ずるために遅延され
る。すべてのメモリ書込動作は、３つのクロック期間を
必要とする。すべてのＦＲＯＭおよびローカルメモリ読
出動作は、１つのク３３− ロック周期を必要とし、それに対しシェアドメモリ読出
動作は、２つのクロック期間を必要とする。

ユニバーサル入　／　　ステートマシン：第３図に示さ
れるように、ユニバーサル入力／出カスチーＵマシンカ
ードの主な機能エレメントが図示される。マスタプロセ
サステートマシンおよびスレイブプロセサステートマシ
ンカードの両方が、論理的に同一である。各カードは、
ネットワークサポートプロセサのための動作のシーケン
スを制御、Ｖるプロセシング論理回路を有している。プ
ロセシング回路は、メモリアドレシング論理４１とプロ
グラムメモリＦＲＯＭ５０とデータ操作論理３２．３３
．３４と命令実行論１！２３と外部バス論１！６０Ｌと
からなる。プロセシング論理は、ネットワークサポート
プロセサにおける他の回路へそのステートマシンをイン
ターフェイスする。

メモリタイミング　ｌ！ニブＯセサステートマシンメモ
リアドレシング回路が、第４図に示される。アトレジ・
ング論理は、プログラムカウンタ（ＰＣ＞４１と、メモ
リ基準レジスタ（ＭＲＲ）３４− ４０と、スタックメモリ４５と、締返しカウンタ４２と
からなる。ＰＯ４１１１５よびＭＲＲ４０は、メモリア
ドレスポインタとして用いられる。

ＰＯ２１は、現在の命令またはその命令のためのオペラ
ンドを指示する。各命令が実行されると、ＰＯ４１は、
自動的に増分しかつそれから次の命令を指示する。その
命令は、ステートマシンＦＲＯＭ５０．または第７図の
ローカルメモリ６６ｍ＋もしくはシェアドメモリ９０の
いずれかにある。

メモリ基準レジスタ（ＭＲＲ）４０は、オペランドアド
レスがＰＣ＋１　（増分されたプログラムカウンタ４１
）に記憶されることができないとき、次のオペランドの
アドレスを記憶するために用いられる。たとえば、プロ
グラムが、データのワードの内容を検査しなければなら
ないとき、ＭＲＲ４０は、データワードのアドレスでロ
ードされる。

これによりて、多種なステートマシン命令のうちのいず
れかが、このデータワードをオペランドとして用いる閤
実行される。

繰返しカウンタ４２は、動作を２５６回まで繰返すよう
にできるレジスタである。繰返しｈウンタ４２は、０な
いし２５５の値でＯ−ドされ、かつ各繰返された動作で
減分される。繰返しカウンタがアンダー７０−する（す
なわち０よりも小さな値を有する）と、繰返し動作が、
終了し、かつ次の命令が取出される。（ＭＲＲ４０また
はＰＯ４１である）メモリオペランドのアドレスソース
は、繰返された動作の各実行で自動的に増分される。ス
タックメモリ４５は、サブルーチンが呼出されると現在
のプログラムアドレスを保持するために用いられ、かつ
それからサブルーチンが゛リターン”命令で終了すると
、そのアドレスを再び記憶するために用いられる。スタ
ックメモリ４５は、１６個の入れ子形サブルーチンのス
トレージを与える１６はどのアドレスを保持することが
できる。

ＦＲＯＭ：プロセサスデートマシンにおいて用いられる
ＦＲＯＭ５０は、好ましい実施例においては、８にバイ
トストレージエレメントである。

ｆ−１１九」に第５図においては、ＵＩＯステートマシ
ンプロセサのデータ操作論理のブロック図が示される。

このデータ操作論理は、（エレメント３０で示される）
１６１１の汎用アキュムレータと、オペランドレジスタ
３１と、篩術論理装Ｗ　（ＡＬＵ）３２と、バイドース
’７　’／　７回路３４と、シフト論理回−３３とから
なる。アキュムレータ３０のアキュムレータの１６ピツ
トレジスタは、操作のための情報を記憶するために用い
られ、かつ多種な動作の結果を保持するために用いられ
る。

オペランドレジスタ３１は、現在の命令のオペランドを
ホールドする。ＡＬＬＩ３２は、オペランドレジスタ３
１およびアキュムレータ３０からのデータを受信する。

多種な論理および算術動作は、上述した特許において述
べられたように、そのデータに基づいて実行される。Ａ
ＬＵ３２は、バイトスワップ論理回路３４とシフト論理
回路３３へ出力を与える。

バイトスワップ論理出力は、ＡＬＵ３２により与えられ
るバイトシーケンスのシーケンシャル類３７− 序を置き替えるために用いられる。バイトスワツピング
において、ＡＬＵ出力の最上位バイトは、最下位バイト
で置換され、かつ同様に最下位バイトは、シーケンシャ
ル順序で最上位バイトで置換される。

シフト論ｌ！！回路３３は、ＡＬｔＪ出力を左または右
にシフトまたは回転させるために用いられることができ
る。また、シフト論理回路は、ＡＬＵ出力を直接かつ弯
更なく転送することができる。

食！魚Ｊ【ｊヨ論」１」−第６図には、ＵＩＯステート
マシンプロセサの命令実行論理のブロック図が示される
。命令実行論１１回路は、命令レジスタ２２と、ＦＲＯ
Ｍの命令デコーダ組と、エレメント２３のＦＲＯＭの出
力のためのラッチングレジスタとからなる。命令レジス
タ２２は、現在のステートマシン命令をホールドする。

この現在の命令は、そのステートマシンにおけるＦＲＯ
Ｍ５０から、またはローカル６６１もしくはシェアドメ
モリ９０のいずれかから受信される。命令デコーダＲＰ
ＯＭ２３は、命令レジスタ２２によりアドレスされ３８
− る。ＰＲＯＭ２３は、その命令を、（たとえばチップイ
ネーブル、カウンティング制御などのような）ステート
マシンプロセサの動作を制御する４０個の興なる制御信
号ヘデフードする。デコーダＲＰＯＭ２３の出力は、タ
イミングまたは信号の安定性が必要とされるならば、レ
ジスタによりラッチされる。

／＜２９二第７図を参照すると、ステートマシンプロセ
サ２の主な外部バスが、インターフェイスカード１ｏ５
１とメモリ制御カード６６とに接続されて示される。ス
テートマシンカード２に外方向に延びるこれらのバスは
、Ｉ１０バス１０と、メモリアドレスバス（ＭＡＤＤＲ
）１６と、メモリデータアウトバス（ＭＥＭＯＬＩＴ）
１２と、プツト／ゲットイネーブル纏６０ＤＱとである
。

第７図に示されるように、メモリアドレスバス１６およ
びＩ１０バス１ｏも、それ自身のローカルメモリ６６−
を保持するメモリ制御カード６６に接続する。また、メ
モリデータアウトバス１２は、バス延長１２ごに沿って
メモリ制御カード６６からデータを受けることができる
。メモリ制御カード６６は、データバスと、シェアドメ
モリ９０に接続するアドレスバスとを有する。Ｉ１０パ
ス１０および１０′は、ローカルメモリ６６鋤およびシ
ェアドメモリ９０に情報を転送するために用いられる。

Ｉ１０バス１０は、ステートマシンプロセサカード２に
命令およびデータを戻すためにも用いられる。

ＭＡＤＤＲバス１６のためのメモリアドレスは、（ａ　
）ステートマシンプロセサカード２または他の（、ｂ）
インター７エイスカード１０５１のいずれかにおいて発
生する。ステートマシン２は、ローカルメモリ６６−、
シェアドメモリ９０またはＰＲＯＭ５０　（第４図）の
いずれかをアドレスする。インターフェイスカードは、
直接メモリアクセス（ＤＭＡ）のみの閤に、ローカルま
たはシェアドメモリをアドレスする。ユニバーサルＩ１
０ステートマシンプロセサを含み、かつ上述してここに
援用された前記の特許において、これらの出願の第２図
から、２つの制御レジスタ３７．３８が述べられたこと
がわかるであろう。これらは、応用制御レジスタと呼ば
れ、かつステートマシンプロセサ２に対して外部にある
論理のための情報を記憶するために用いられる。これら
の応用制御レジスタは、そのレジスタが、ステートマシ
ンプロセサ２において発生するデータを受けるという点
で独特であるが、制御レジスタのデータは、ステートマ
シン２以外のカードにおいて発生する信号によりクロッ
クされる。

第７図において、インターフェイスカード１０５１は、
ホストコンピュータ１００へのデータリンクインターフ
ェイス（ＤＬＩ）と、ラインサポートプロセサ３００へ
のメツセージレベルインターフェイス（ＭＬＩ）を有し
て示される。さらに、インター７エイスカードは、それ
自身とステートマシンカード２どの間に割込みラインお
よび割込み認識を有する。メモリ制御カード６６はまた
、ＮＤＬプＯセサ５０ｂとの閣の信号の交換のための制
御ライン６６１を有する。

インターフェイスカー゛：インターフェイス力４１− 一ド１０５１の主なエレメントは、第８図のブロック図
に示される。分布カード２０ａは、データリンクインタ
ーフェイス（ＤＬＩ）を介して、データリンクインター
フェイス１１１ｍ！１００１に接続する。

分佑カード２０は、バス１０５ｐを介してＭＬＩ論１！
１００ｍに接続する。ＭＬＩメモリ制御カード６６ａは
、バス１６および１２によって、メツセージレベルイン
ターフェイス１「００−に接続する。メツセージレベル
インターフェイス（ＭＬＩ）ステートマシンプロセサ５
０ａは、フロントプレーンＩ１０バスを介して、ＤＬＩ
論理１００１とＰＲＯＭシーケンサ１ｏｏｐｓとＭＬＩ
論理１００−とに接続する。

インターフェイスカード１０５１は、ホストコンピュー
タシステム１００とネットワークサポートプロセサとの
間にデータリンクインターフェイス（第７ＷＡ）を設け
、かつそれはまた、ネットワークサポートプロセサとそ
れが制御するラインサポートプロセサ（ＬＳＰ）との閤
にメッセージレ４２− ベルインターフェイス（第７図）を設ける。第８図を要
約するど、インター７エイスカードは、Ｍし１部分１０
０負とＤＬ１部分１００１とＰＲＯＭシーケンサ１００
ｐｓとを有している。第１８図において示されたように
、インター７エイスカードは、フォアプレーンコネクタ
を介して他のＮＳＰ回路と過信する。

メツセージレベルインターフェイス論ｊＰ１００−＝ネ
ットワークサポートプロセサ（ＮＳＰ）８０と任意の個
別のラインサポートプロセサ（ＬＳＰ）３００との間の
データ転送は、インターフェイスカード１０５１におけ
る標準のＭＬｌ論Ｗ回路１００Ｉによって実行される。

これは、第７図。

第８１％Ｉｌおよび第９図において示される。実行され
たこのデータ転送は、ＤＭＡモードまたは非ＤＭＡモー
ドのいずれかである。

ＤＭＡモードにおいて、ＤＭＡアドレスカウンタは、転
送されるべきメモリにおける最初のワードに対する“ポ
インタ”としてＭＬＩステートマシン５０ａにより初期
設定される。同時に、転送カウンタが、転送されるべき
ワードの数の補数とともにステートマシンプロセサ５０
ａにより初期設定される。ＤＭＡ論理は、さらにステー
トマシンプロセサ５０ａによる介在なしでデータ転送ケ
処理する。各ワードが転送されるにつれて、ＤＭＡアド
レスカウンタは、増分され、かつＤＭＡ゛転送カウンタ
”は、減分される。ＤＭＡ動作はそれから、ＤＭＡ″転
送カウンタ”がオーバフローしたとき、たとえばその値
が“０″であるとき、通常完了する。ＤＭＡ論理はそれ
から、たとえばＤＭＡタイムアウトまたは予期しないＬ
ＡＳＰステータス信号のような異常な条件が検出される
とＤＭＡモードを終了する。

すべてのダイレクトメモリアクセス動作（ＤＭＡ）は、
ＭＬＩステートマシンプロセサ５０ａにより初期設定さ
れ、かつＤＭＡ制御ＦＲＯＭにより一ノーされる。ＤＭ
Ａ動作の閣、ステートマシンプロセサへのクロックは、
禁止され、かつステートマシンＰＵＴレジスタ、ＧＥＴ
レジスタおよび！１０バスが不能化される。

一゛°非ＤＭＡモードにおいて、デ ータは、ラインサポートプロセサ（ＬＳＰ）３００（特
定的には、選択されたＬＳＰ３００ａ　、３００ｂ　、
３０００または３００ｄ）にワードごとに転送される。

この非ＤＭＡモードにおいて、データ転送は、ＭＬＩス
テートマシンプロセサ５０ａの直接の制御下において実
行される。データは、Ｉ１０バス１０からホールディン
グレジスタ（第９図）に転送され、かつそれからインタ
ーフェイスカード１０５１のＭＬＩサーキット１００自
を介してＬＳＰ３００に転送される。

メツセージレベルインターフェイス論理回路１００霞は
、第９図のブロック図において示される。

ＤＭＡレジスタ１２０は、トランスミッタＴＸへかつそ
れからレシーバＲＸへそしてステートマシンプロセサカ
ード５０ａに運ばれた一フォアプレーンメモリバスに沿
ってデータを受ける。ラインサポートプロセサ３００は
、ＤＬＩを介して接続モジュール１０６ｂに接続しかつ
レシーバＲＸへのＭＬＩ論層ラインを介して電気インタ
ー７エイ４５− スＥｌ（ラインアダプタ）に接続する。ステートマシン
プロセサ５０ａは、■１０バス１０を介してＤＭＡアド
レスレジスタ１６０およびホールディングデータレジス
タ６０に接続する。アドレスレジスタ１６０の出力は、
メモリアドレスバス１６を介してメモリ制御カード６６
およびステートマシン５０ａに運ばれる。

データリンクインターフェイス論１１１ｍ　　（ＤＬｌ
）：第１０図は、回路１００１として第８図に最初に示
されるデータリンクインターフェイス論理回路のブロッ
ク図である。このデータリンクインターフェイス論Ｗ回
路は、第８ｔｇｌのＭＬＩステートマシンプロセサ５０
ａと関連するＤＬ１回路である。第１０図において、先
入れ先出しく１１ＦＯ）スタックレジスタ１００ｉ３が
示される。これは、各ワードが１６ピツトである６４ワ
ードレジスタである。このレジスタは、ホストコンピュ
ータ１００へ転送されるべきデータをホールドする、で
なげ、ればホストコンピュータから受けるデータをホー
ルドする。３状鍾ドライバーレシーバ４６− 回路ｉｏｏ＋ｉは、バックプレーンを介してコンピュー
タ１００へまたはそこからデータを送りかつ受ける。こ
れはまた、内部データバス上のデータをも受ける。デー
タの他のソースは、３状鍾ドライバーレシーバ１００ｉ
５へのフォアプレーン接続を有量るメモリ制御カード６
６ａである。この３状態ドライバーレシーバｉｏｏ＋ｓ
は、内部データバスを介してホールディングレジスタ１
００１２に接続し、そのレジスタは、スタックレジスタ
１００１３へ入力を与える。スタックレジスタ１００１
３の出力は、３状態ドライバーレシーバ１００１５およ
び１００１１の両方に出力を与えるインバータ１００１
４に送られる。

ＰＲＯＭシーケンサ：ＰＲＯＭシーケンサ１００ｐｓは
、第８図のインターフェイスカード１０５１に関連する
ブロックにおいて示される。このＰＲＯＭシーケンサは
、ホストコンピュータシステムに向けられる標準ＤＬＩ
動作を実行するのに必要なオーバヘッド動作からステー
トマシンプロセサ５０ａを解放するように設計される。

ＰＲＯＭシーケンサにおける論理回路は、ホストシステ
ムデータ転送のための標準ＭＬＩプロトコルを与えそれ
に従うように設計されている。ＰＲＯＭシーケンサは、
ステートマシンプロセサにより初期設定される開始アド
レスレジスタからの開始ＦＲＯＭアドレスを受ける。こ
のＰＲＯＭシーケンサはそれから、−遍の制御ステート
を介して進み、必要なデータ転送動作を実行する制御信
号を与える。

シーケシングは、ＰＲＯＭシーケンサが割当てられたタ
スクを完了するまで、または予期されて（Ｘない条件が
検出されるまで続く。ステートマシンプロセサは、割込
み信号およびステータスレジスタ信号によって予期され
ない条件を知らされる。

ステータスレジスタは、割込みの理由を規定する。

メモリ　　カー：　（ＭＥＭＣＴＬ） 第２ａｌｌに、対して上述したように、ネットワークサ
ポートプロセサ８０は、メモリ制御カード６６ａおよび
６６ｂを保持し、かつこれらの制御カードの各々は、ネ
ットワークサポートプロセサ内の２枚のステートマシン
（５０ａ　、５０ｂ　）プロセサカードの特定のものと
関連する。メモリ制御カード６６の基本エレメントのブ
ロック図は、第１１図に示される。

第１１図に示されるように、メモリ制御カート６６は、
８にワードのローカルメモリを与える。

このローカルメモリは、その関連したステートマシンプ
ロセサによる排他的な使用のためのものであり、すなわ
ち言うなれば、メモリ制御カート６６ａは、ＭＬＩプロ
セサ５０ａの排他的な使用のためのものであり、他方メ
モリ制御カード６６ｂは、ＮＤＬプロセサ５０ｂの使用
のための排他的なものである。メモリｔｌＩ３御カード
はまた、特定のステートマシンプロセサが、シェアドメ
モリ９０の１３２Ｋまでのワードをアドレスすることを
可能にする論理回路を含む。ネットワークサポートプロ
セサ８０において与えられる実際のシェアドメモリは、
ＮＳＰソフトウェアの制限によって１１５にワードに限
定される。ネットワークサポートプロセサにおける他の
カードとの通信は、第１Ｂ図において示されるフォアプ
レーンコネクタを４９− 介してなされる。

第１１図に示されるメインテナンスカード信号（ＰＲＩ
Ｆ、ＤＳＩＭ、ＭＡＩＮＴ、５ＥＬ）の使用は、ここに
参考のために含まれた上述の特許において述べられてい
る。

第１１図に示されるように、各場合におけるメモリ制御
カードは、ＭＬＩメモリ制御カード６６ａが、破断線で
囲まれて示される加重されたモジュール選択論理回路を
有するということを除いては同じである。

メモリ制御カード（６６ａ）の点線内のモジュール選択
論理のみが必要である。なぜならばステートマシンカー
ドの一方が、マスタプロセサ（５０ａ）であり、それに
対し他方のステートマシン。

ＮＤＬプロセサ５０ｂが、スレイブプロセサであるから
である。このように、モジュール選択論理は、マスタプ
ロセサカードをスレイブプロセサカードから区別し、か
つ各カードがシェアドメモリ９０を使用することが可能
であるとき選択される。

ステートマシンプロセサからのメモリアドレス５０− バス１６は、論理メモリ６６ｍへの算術篩Ｍ装置６６ｕ
に送られ、アドレス選択レジスタ６６３へも送られ、そ
のレジスタ６６ｓは、データ出りがＡＬＬＩ６６ｕから
送られるベースアドレスレジスタ６６ｒへ運ばれる出力
を有する。ＡＬｂ６６ｕは、アクセスのためシェアドメ
モリ９０に送られるメモリアドレスを与える。メインテ
ナンスｔＪ　−ド２０−からのシミュレートされｊこテ
スト信号はまた、ＡＬＵ６６ｕおよびローカルメモリ６
６１ヘゲートされてもよい。

Ｉ１０バス１０は、ベースアドレスレジスタ６６「内へ
、ローカルメモリ６６１へ、かつデータバス１０ｄｂヘ
データを送る。

ローカルメモリ：メモリ制御カード６６のローカルメモ
リ６６−　（第１１図）は、そのカードに関連した特定
のステートマシンプロセサのためのＲＡＭの８．１９２
　１７ビツトワードな与える。

このＲＡＭメモリは、メモリアドレスバス１６からのア
ドレス情報を受け、かつまたＩ１０バス１０からの入力
データをも受ける。ローカルメモリ６６−からのデータ
出力が、共通のメモリデータアウトバス、ＭＥＭＯすＴ
１２を介する。

シェアドメモリ制　：メモリ制御力一ド６６のシェアド
メモリ“制御”部分は、ステートマシンプロセサの７ド
レシング能力を１３１にワードまで拡げることを可能に
する回路を有する。論Ｉ！回路は１ＭＡＰ発生１１ＦＲ
ＯＭ　（図示せず）と１６ベースアドレスレジスタ（Ｂ
ＡＲ）６６ｒと１７ピツト譚術論理装置（ＡＬＵ）６６
ｕとからなる。

ＭＡＰ発生器は、バス１６上のメモリアドレスの最上位
の４ビツトをデコードする３２Ｘ８ＰＲＯＭである。こ
のデコーディングは、シェアドメモリ９０がアドレスさ
れるべきかどうかを判断する。

ベースアドレスレジスタ（ＢＡＲ）６６は、８ＢＡＲの
２つのグループに等しく分けられる。このように、１６
−のこれらのベースアドレスレジスタがある。これらの
うちの一方のグループ（ＢＡＲＯ−ＢＡＲ７）は、シェ
アドメモリ９０が、ステートマシンプログラムカウンタ
４１によりアドレスされるときに用いられる。ベースア
ドレスレジスタの他方のグループ＜ＢＡＲ８−８ＡＲ１
５）は、シェアドメモリが、ステートマシンプロセサの
メモリ基準レジスタ（ＭＲＲ）４０によりアドレスされ
るときに用いられる。

ベースアドレスレジスタ６６ｒのいずれかが、ソフトウ
ェアによりＩ１０フォアプレーンバス１０を介してロー
ドされ、かつそれらが、シェアドメモリ９０における４
にエリアを取囲むベースアドレスを指示する。ＡｔｊＪ
６６ｕへのベースアドレスレジスタ出力は、ステートマ
シンメモリアドレスバスｗ４１１Ｉｌライン１６をデコ
ードすることにより選択される。このデコーディングは
、８個ベースアドレスレジスタの一方のグループを選択
する。

３つの上位メモリアドレス（１４：０３）をデコードす
ることによって、その特定のグループにおける８ベース
アドレスレジスタの１つが、選択される。

術　１！　　　（ＡＬＵ）：メモリ制御カード６６のＡ
ＬＵ６６１１は、１７ピツトアダーである。

５３− 八人力は、ベースアドレスレジスタから引出され、かつ
８人りは、メモリバス１６から引出される。

データ出力は、シェアドメモリアドレスバス（ＸＭＡＯ
Ｒ）へ与えられる。１６ビツトベースアドレスレジスタ
は、紳術論ＩＩ＋装置Ａ入力のビット位Ｔ１１１６二１
４に１４ビツト（１５：１４）を設ける。ピット位置Ｏ
および１は、接地される。１６ビツトメ〔リアドレスバ
ス（ＭＡＤＤＲ）１６は、韓術論珊装置８入力のビット
位置１１：１２に１２ピツト（１１：１２）を設ける。

ビット位１１１６：０５は接地される。選択されたベー
スアドレスレジスタの最上位の１４ピツトとメモリアド
レスバス１６の最下位の１２ピツトとの総和であるＡＬ
ｔＪｆｆｌ力は、１１５にワードの１つを選択する１７
ビツトシ工アドメモリアドレスＸＭＡＤＲである。

メモリＮ１１１ＷＡＩＩＩＩＩ！：ある条件下において
、メモリ制御カード６６は、メモリＩＩＩＩＩＩカード
と接続された関連したステートマシンクロックを停止す
る。このクロックは、ＷＡ　Ｉ　Ｔ（Ｉ＠が”アクテ５
４− イブ”である限り停止している。メモリ制御カード６６
が、シェアドメモリ９０内へ書込まれまたはそこから読
出されるとき、ＷＡＩＴ条件の１つが生ずる。シェアド
メモリは、遅すぎてステートマシンプロセサおよびメモ
リ制御カードのより早い動作についていけないので、メ
モリ制御カードは、適当なＷＡＩＴ信号を挿入して適当
な遅延を与える。

メモリ制御カード６６ａおよび６６ｂの両方が、同じシ
ェアドメモリカード９０への同時のアクセスを試みると
、別の条件が発生する。優先順位発生１１（ＰＲＩＧＥ
Ｎ）ＦＲＯＭまたはＭＬＩメモリ制−カード６６ａは、
その衝突を解決しかつ過当なＷＡＩＴステートを発生さ
せる。

ステートマシンプロセサがメモリパリティエラーを検出
すると、第３の条件が発生する。メモリパリティエラー
から生ずるＷＡ　Ｉ　Ｔ信号は、°°ゲートされない”
、すなわち、それは通らない。ＷＡＩＴＩ号により、ス
テートマシンクロックが、そのステートマシンがクリア
になるまで停止されたままである。

ＲＡＭカード 第１２図には、第１Ｂ図におけ、る９０で示されるＲＡ
Ｍカードの概略図が示される。

カードの各々は、シェアドメモリ９０への寄与成分とし
て使用するための３２ＫＢ容最を有する。

ＲＡＭ９０の完全なメモリ能力は、２つのステートマシ
ン５０ａ　　（ＭＬＩ）および５０ｂ　（ＮＤＬ）によ
り分割される。第１Ｂ図に示されるようにその能力は、
４ないし７枚のＲＡＭカードのいずれにおいても与えら
れ得る。

シェアドメモリＲＡＭカードの１つの特定な装置は、そ
れが、シェアドメモリアドレスラインのためおよびメモ
リアウト（ＭＥＭＯＵＴ＞バスのための終了レジスタを
有するという点において独特である。この特定のカード
は、ＲＡＭＩＩ了カードと呼ばれ、かつ３２ＫＢ　　Ｒ
ＡＭ　　ＴＥＲとして示される。終了ＲＡＭカードは、
ネットワークサポートプロセサにおけるメモリバスの端
部に位置されなければならない。

ＲＡＭカードは、６８個の４０９６ＸＩＲＡＭチップを
含む。各カードは、ＭＬＩメモリ制御カード６６ａに接
続される１つのデータおよび１つのアドレシングボート
（第２図）を有しており、ＲＡＭカードにおける第２の
データおよびアドレシングボートは、ＮＤＬメモリ制御
カード６６ｂに接続される。これによって、シェアドメ
モリは、ステートマシンプロセサのいずれでもアクセス
される。メモリ制御カードとの通信は、フォアプレーン
コネクタを介してなされる。

第１２図に示されるように、ＭＬＩステートマシンおよ
びＮＤＬステートマシンのメモリ制御カードからのアド
レスは、それぞれ、Ｂポート９０ａｂおよびＡポートｇ
□ａａに入り、かつそれからたとえば９０．のようなＲ
ＡＭカードのアドレス入力に接続される。入来データパ
ルスにおける第１および第２のステートマシン（マスタ
５０ａおよびスレイプ５０ｂ）からのデータは、ボート
３ｄｌおよびＡｄｌへ送られ、そこからそれらはカード
９０、のデータ入力にある。ＲＡＭカード９０；の５７
− データ出力は、ボート１３ｄ２およびＡｄ２内に送られ
、そこからそれらは、それぞれＭＬＩステートマシンメ
モリ制御およびＮＤＬステートマシンメモリ制御べのデ
ータライン上を送られる。

ネットワークサポートプロセサの　　的なネットワーク
サポートプロセサの多種な機能の統合は、第１３図に示
されるように、バスを使用してなされかつ３つのバスリ
ンクからなる。これらのリンクは、ＭＬＩリンク、ＮＤ
Ｌリンク、およびＩＮＴＥＲリンクである。これらのリ
ンクによ匹ネットワークサポートプロセサを構成するカ
ードの組合せが、全体装置として統一された態様で作用
することができる。

ネットワークサポートプロセサ（ＮＳＰ）８０は、本質
的にマルチプロセサコンピュータである。

（ＭＬＩ制御器として示される）１つのプロセサは、第
２図に示されるように、ＭＬＩステートマシンカード５
０ａとＭＬＩメモリ制−力−ドロ６ａとインターフェイ
スカード１０５１とからなる。

（ＮＤＬＩＩＩＩＩＩＩ５０ｂ　としＴ示される）第２
の５８− プロセサは、ＮＤＬステートマシンカード５０ｂおよび
ＮＤＬメモリ制御カード６６ｂからなる。

これらのプロセサー制ｗｉｉの両方は、同一の態様で構
成され、かつ両方は、シェアドメモリ９０にアクセス可
能である。

多種なカード（第１３図）の聞を情報およびアドレスを
運ぶ主な３本のバスは、Ｉｙ′Ｏバス１０とメモリアド
レス（ＭＡＤＤＲ）バス１６とメモリデータアウトバス
（ＭＥＭＯＵＴ）１２とである。さらに、付加的な制御
情報が、フォアプレーンコネクタ（第１Ｂ図に図示）に
よって、各制御器のカードの間を送られる。

第１３ａｌｌに示されるように、ＭＬＩリンクは、ＭＬ
Ｉ制−一の３枚のカード（１０５ｉ　、６５ａ　。

５０ａ）に接続する。それはまたＭＬＩ制御器およびシ
ェアドメモリ９０の図の接続をも与える。

ＮＤＬリンクは、カード６６ｂおよび５０ｂを接続する
。ＩＮＴＥＲリンクは、シェアドメモリ９０を６６ａお
よび６６１）に接続する。

／　　　■１０　バス：Ｉ１０バス１０ａは、ＭＬｌｌ
ｊｌｌｌｌの３枚のカードを接続する共通のデータバス
である。このバス上の情報は、以下のものを含む。

（ａ）　　ＭＬＩステートマシン５０ａからインター７
エイスカード１０５：への制御情報。

（ｂ）　　ステートマシン５０ａからＭＬＩメモリ制御
カード６６ａへの制御情報。

（Ｃ）　　インターフエイ−スカートからステートマシ
ンへのステータス情報。

（ｄ　）　　インターフェイスＦＩＦＯレジスタ（第１
０図）に記憶されかつそれからステートマシンまたはメ
モリ９０のいずれかに送られるＤＬｌ上のホストコンピ
ュータ１００から受信されたデータ。

（ｅ）　　ＤＬ夏を介してホストコンピュータへの慢統
する伝送のためにＦＩＦＯレジスタに記憶するインター
フェイスカード１０５：に送られるステートマシンまた
はメモリのいずれかからのデータ。

（ｆ）　　ＭＬＩ上のＬＳＰ３００から受けかつステー
トマシン、非ＤＭＡモードにおけるメモリ９０またはＤ
ＭＡモードにおけるメモリ９０のいずれかへ送られるデ
ータ。

（！；ｌ）　　ＭＬＩ上のラインサポートプロセサ３０
０への伝送のため非ＤＭＡモードにおけるインター７エ
イスカード１０５１に送られるステートマシン５０ａま
たはメモリ９０のいずれかからのデータ。

（ｈ）　　ローカル６６鵬またはシェアドメモリ９０へ
書込まれるべきステートマシン５０ａからのデータ。

メモリアドレス（ＭＡＤＤＲ）バス：メモリアドレスバ
ス１６ａは、カード５０ａ、６６ａおよび１０５１から
なるＭＬＩＩＩＩ制御器のための３枚のＩＩＩ　１１９
！１カードなＳａする共通のアドレスバスである。以下
の情報は、メモリアドレスバス１６ａ上で送られる。

（ａ　）　　７ドレシングのときのステートマシンのプ
ログラムカウンタ４１出力（またはメモリ基準レジスタ
４０出力）ニステートマシン５０ａ上６１− のＦＲＯＭ回路またはメモリ制御カード６６ａ上のロー
カルメモリ６６−０ （ｂ）　　メモリ制御カード（ＭＥＭＣＴＬ）６６上め
ローカルメモリ６６−をアドレスするために用いられる
インターフェイスカード１０５１上のＤＭＡアドレスレ
ジスタ（第９図）。

（Ｃ）　　シェアドメモリ９０をアドレスするためにメ
モリ制御カード６６ａ上のモジュール選択論ｌｌ（第１
１図）をアドレスしかつベースアドレスレジスタ（ＢＡ
Ｒ６６）をアドレスするＭＬＩインターフェイス（第９
図）上のＤＭＡアドレスレジスタ１６０またはステート
マシンＭＲＲ４０出力またはプログラムカウンタ４１出
力。第１１図のモジュール選択論理は、カード５０ａま
たは５０ｂが、任意の期間でメモリ９０へのアクセスを
得たかどうかを判断するために用いられる。

メモリアドレスバス１６ｂは、ＮＤＬＩ４１１器（ステ
ートマシンカード５０ｂおよびメモリ制御６６ｂ）を接
続する共通のアドレスバスとして用いられる。

＝６２− ここで、以下の情報データが、そのバス上を転送される
。

（ａ　）　　メモリ制御カード６６ｂ上のローカルメモ
リ６６−をアドレスするためまたはＮＤＬＦＲＯＭ　　
５０をアドレスするために用いられるＮＤＬステートマ
シン５０ｂ出力のプログラムカウンタ４１出力（または
ＭＲＲ４０出力）。

（ｂ）　　シェアドメモリ９０をアドレスするためにメ
モリ制御カード６６ｂ上の論理およびベースアドレスレ
ジスタ、ＢＡＲ６６ｒ（第１１図）へ情報を転送するＮ
ＤＬステートマシンのプログラムカウンタ４１出力（ま
たはＭＲＲ４０出力）。

メモリ　力バス（ＭＥＭＯＵＴ）：メモリ出力バス１２
ａは、ＭＬＩＩＩＪＩＩＩ器の３枚のカード（５０ａ　
、６６ａ　、１０５１　）を接続する共通のデータバス
である。このバス上の情報は、以下のもので構成される
。

（ａ）　　メツセージレベルインターフェイスを介する
ラインサポートプロセサ（ＬＳＰ）へのデータの伝送の
ためのインターフェイスカード１０５１上のＤＭＡレジ
スタ１２０（第９図）またはくプログラム情報またはデ
ータのための）ステートマシン５０ａのいずれかへのメ
モリ制御カード６６ａ上のローカルメモリ６６−の出力
。

（ｂ）　　ステートマシン５０ａまたはインター７エイ
スカード１０５１およびＬＳＰ３００へのシェアドメモ
リ９０の出力。

（ｃ）　　ＭＬＩステートマシン５０ａへプログラム情
報またはデータのいずれかを転送するメモリ制御カード
６６ａ上のローカルメモリ６６■の出力。

（ｄ）　　ＮＤＬステートマシン５０ｂへ情報を転送す
るシェアドメモリ９０の出力。

同様に、ＭＥＭＯＵＴバス１２ｂは、ＮＤＬステートマ
シン５０ｂ　（第１３図）に同様の機能を与える。

シェア”メモリインターフＩイス：ＭＬＩメモリＩＩＩ
ＪＩ１１カード６６８μ、メモリ９０におけるシェアド
メモリワードを選択するために用いられるシェアドメモ
リアドレスを発生するために、ベースアドレスレジスタ
（ＢＡＲ）の出力とメモリアドレス（ＭＡＤＤＲ）とを
総和する。このＭＥＭＣＴＬカード６６ａはまた、シェ
アドメモリ９０へ書込データを転送しかつシェアドメモ
リ９０から読出データを戻す双方向性のシェアドメモリ
データバス１０ａを処理する。書込データは、ＭＬＩリ
ンクのＩ１０バス１０ａにより与えられる。読出データ
は、第１３図のＭＬＩリンクのメモリアウトバス１２ａ
へアイソレータを介して転送される。

ＮＤＬメモリ制御カード６６ｂは、メモリ９０からのメ
モリワードを選択するシェアドメモリアドレスを発生す
るためにロードされるベースアドレスレジスタ（ＢＡＲ
＞の出りとメモリアドレスとを総和する。メモリ制御カ
ード６６ｂもまた、シェアドメモリ９０へ書込データを
転送しかつシェアドメモリ９０から読出データを戻す双
方向性のシェアドメモリデータバスを処理する。書込デ
ータは、ＮＤＬリンクのＩ１０バス１０ｂにより与えら
れる。読出データは、ＮＤＬリンクのメモ６５− リアウドバス１２ｂヘフインレータを介して送られる。

ＮＤＬリンク：第１３図に示されるＮＤＬリンクは、１
５０ｂおよび６６ｂからなるＮＤＬ制御器の２枚のカー
ドに接続する。このリンクはまた、ＮＤＬ制御器および
シェアドメモリ９０の閣の接続をも与える。

ＮＳＰインターリンク：　Ｍ　Ｌ　Ｉ　＠−一（カード
５０ａ　、６６ａおよび１０５ｉ　）とＮＤＬＩＩＪＩ
ＩＩＩ吻 くカード５０ｂおよび６６ｂ）との間の唯一の“データ
”通信は、シェアドメモリ９０を介してなされる。

ＭＬＩ制−一は、ＭＬＩリンク内のシェアドメモリイン
ターフェイスを介してシェアドメモリ９０と通信する。

第１３１１に説明されるＭＬＩリンクは、ＭＬＩ制御器
の３枚のカードに接続され、かつまたシェアドメモリ９
０を有する制御器へも接続される。同様に、ＮＤＬ制御
器は、シェアドメモリ９０と通信する。シェアドメモリ
９０における各ＲＡＭカード（第１２図）は、別々のポ
ー６６− トを有しており、２つの（ＭＬＩおよびＮＤＬ＞シェア
ドメモリインターフェイスの各々のためのそれ自身のポ
ート選択論理回路とを有している。

ポート選択論理（第１２図）は、〜ＩＬＩメモリ制御カ
ード６６ａ上で発生された信号により制御される。制御
フラグ（第１３図）は、メモリ９０へのアクセスを制御
するために２枚のメモリ制御カード６６ａおよび６６ｂ
の閣を送られる。これらのフラグにより、ＭＬＩ制御器
がシェアドメモリ９０へのアクセスを必要とするときＭ
ＬＩリンクボートが選択される。そうでない場合は、Ｎ
ＤＬリンクポートが活性化される。

同じＲＡＭカード９０は、ＭＬＩ制御ＩＩＩおよびＮＤ
Ｌ制御器の両方により同時にアクセスされることができ
ない。ＭＬＩメモリ制御カード６６ａ上の論ｌｌｎ路に
よりこの同時のアクセスが妨げられる。しかしながら、
シェアドメモリ９０における２枚の興なるＲＡＭカード
は、同時にアクセスされようとしているものが同じＲＡ
Ｍカードでない限りは、ＭＬＩおよびＮＤＬ制御器によ
り屑峙にアクセスされる。

ステートマシン外　剖ゝみ Ｗ２Ｂ図ないし第６図において述べたように、ステート
マシンプロセサは、“フォアグラウンド”または“バッ
クグラウンド”モードのいずれかで動作する。フォアグ
ラウンドモードは、正常の動作のために用いられ、かつ
インターフェイスカード１０５１からの信号により割込
まれることができる。バックグラウンドモードは、ステ
ートマシンが“外部”割込みを行なうときに用いられる
。

バックグラウンドモードの閣、ステートマシンは、それ
がまずプログラムによりフォアグラウンドモードに戻さ
れるまで再び割込まれることができない。

その２つのモードを処理する論理回路は、８個の７キユ
ムレータが各モードに割当てられる１６個のアキュムレ
ータと、各モードに割当てられるフラッグレジスタと、
ステートマシンをフォアグラウンドからバックグラウン
ドモードに切換えるとＭＲＲ４０の内容を保持する１つ
のＭＲＲセーブレジスタ４７とからなる。第１４図に示
されるように、フォアグラウンドアキュムレータは、３
０ｆで示され、それに対しバックグラウンドアキュムレ
ータは、３０ｂで示される。フォアグラウンドフラグレ
ジスタは、３５で示され、一方バツクグラウンドフラグ
レジスタは、３６で示され、かつＭＲＲセーブレジスタ
は、４７で示される。

“フォアグラウンド”モードにおいて動作しているステ
ートマシンが、割込みを検出すると、ステートマシンの
ステータスが、セーブされる。まず、プログラムカウン
タＰＣ４１の内容が、スタックメモリ４５においてセー
ブされ、第２に、プログラムカウンタ４１が、割込みの
ソース（インターフェイスカード１０５１）により設け
られたアドレスでロードされ、第３に、フォアグラウン
ドアキュムレータ３０ｆが不能化され、かつバックグラ
ウンドアキュムレータ３０ｔ）が能動化され、第４に、
フォアグラウンドフラグレジスタ３５が不能化され、か
つバックグラウンドフラグレジスタ３６が能動化され、
かつ第５に、ＭＲＲ４０ゾロ９− 一タがＭＲＲセーブレジスタ４７（第１４図）において
記憶される。

このように、ステートマシンの前側込み状畷が、将来の
使用のために置更することなく記憶される。

ステートマシンが、割込みサービスルーチンを宵口する
ことが可能である。ステートマシンステータスは、割込
みサービスが完了した慢、ステータスセーブ手続きを反
転することにより再び記憶される。外部割込みが検出さ
れたときプロセスにあったファームウェアルーチンが、
副込みの生じた箇所で実行を再開する。

ネットワークサポートプロセサ（ＮＳＰ）において、Ｍ
ＬＩステートマシン５０ａのみが、割込み可能である。

その鯛込みは、インター７Ｉイスカード１０５：におい
て発生する。次のステップを決定するためにステートマ
シンの助けを必要とする箇所にＦＲＯＭシーケンサ１０
０９Ｂが到達すると、割込みが生ずる。この箇所は、ホ
ストコンピュータ１００へのメツセージの完全な伝送と
、ホストコンピュータからのメツセージの完全な受７０
− 信とを含む。

インターフェイスカード１０５１は、ＭＬＩステートマ
シンをアドレス０００２に強制する。このアドレスは、
割込みサービスルーチンへのブランチをホールドする。

このルーチンにおける最初の命令の薗には、インター７
エイスカードステータスレジスタ２００の内容を取出す
命令がある。

この情報は、割込み信号への適当な応答を判断するため
に用いられる。

２つのフラグレジスタ３５．３６は、条件付ブランチ動
作を実行しかつ条件付呼出もしくは条件付リターンを実
行するかどうか、またはサブルーチンを呼出しもしくは
サブルーチンから復帰するかどうかを判断するステート
マシン上の７ピツトレジスタである。

フラグレジスタには２組のビットがある。３つのビット
の一方の組は、′外部”フラグである。

この組は、カードに対して外部であるデータを受けるた
めに用いられる。第２の組は、４ビツトからなる。この
組は、最俵の算術動作の後ＡＬＬＩ出力のステートをホ
ールドする。これらのビットは、完全なＡ　Ｌ　Ｌｌ出
力が、ｏ（最上位および最下位のＡ　Ｌ、　Ｕ出力ピッ
トのステート）ならびにＡＬＵ“キャリイ”出力のステ
ートであるがどうかを記録する。

ステートマシンは、動作モードを選択するバックグラウ
ンド−フォアグラウンド制御フリップフ、ロツプ（第１
４図）を有する。このフリップフロップは、ＮＳＰが開
始されるとフォアグラウンドモードに自動的にセットさ
れる。それは、外部割込みによりバックグラウンドモー
ドにセットされる。フリップフロップが、バックグラウ
ンドモードに−よっている限りは、さらに他の割込みは
、認められない。このフリップ７０ツブは、割込みサー
ビスルーチンの結果でフォアグラウンドモードにリセッ
トされる。新しい割込みがそれから認められる。

ステートマシンは、以下の２つのプログラム割込み命令
を認める。

（１）　割込み不能化のための命令。

（２）　割込み検出能動化のための命令。

これらの命令は、外部割込みの有無に無関係である。割
込み命令は、外部割込みから、プログラムのエリアを保
護する。第１４図において、ＦＲＯＭシーケンサ１００
ｐｓがＰＵＴ命令からの開始アドレスにより開始される
ＮＳＰ割込み論理が示される。

メモリア゛レシング：第１５図に示されるように、ネッ
トワークサポートプロセサの１０ツク図は、各々が共通
のシェアドメモリ９ｏに接続するＮＤＬＩＩ御器（５０
ｂ　、６６ｂ　）とＭＬＩ制御ｌｌ！Ｉ（５０ａ　、ｓ
ｅａ　）を示すＮ５Ｐ８０の主なエレメントを説明する
。

ネットワークサポートプロセサには以下のようなメモリ
の３つの興なる形式がある。

（ａ　）　　各ステートマシンカードは、ステートマシ
ンプログラムの部分をホールドするＦＲＯＭを有する。

第１５図において、ＮＬＩステートマシン５０ａは、そ
のプログラムのストレージのため８Ｋ　　ＦＲＯＭ　　
５０１１を有して示され、同様７３− に、ＮＤＬステートマシン５０ｂは、２にワードを伴う
そのプログラムのストレージのためのＦＲＯＭ５０ｎを
有することがわかる。

（ｂ）　　各メモリ制御（ＭＥＭＣＴＬ）カードは、ス
テートマシンプログラムの一部とステートマシンごとの
ローカルメモリとを備える。たとえば、第１５図におい
て、ＭＩＬメモリ制御１１６６ａは、その０−カルメモ
リのための１６にワードＲＡＭ　　６６−を有すること
が示され、同様に、ＮＤ　Ｌメモリｌ１ｊｌｌｌ１６６
ｂは、１６Ｋ　　ＲＡＭを含むそれ自身のローカルメモ
リ６６■を有し、さらにｌＲ１５図における各メモリ制
御カードは、ステートマシンプログラムの一部を含みか
つローカルメモリ６６■の一部であるＦＲＯＭをも備え
る。

（Ｃ）　　第１５図（および第１Ｂ図）のメモリ９０は
、各々が３２キロバイトの容−を有する書違のＲＡＭカ
ードである。これらのＲＡＭカードは、ステートマシン
の両方のためのプログラムの部分をホールドすることが
でき、かつそれらは、それらに関連するメモリ制御カー
ドによってステア４− −トマシンのいずれかによりアクセスされ得るシェアド
メモリ９０を与える。

ステートマシンは、ＦＲＯＭメｔりにおいて１６Ｋｕど
のプログラムワードを有することができる。好ましい実
ａ＆Ｈにおいて、ＭＬＩステ・−トマシン５０８は、８
にプログラムワードを有し、かつＮＤＬステートマシン
５０ｂは、２にワードのプログラムを有する。各メｔり
制鴨カー［・は、関連するステートマシンへ利用できる
８にワードのローカルメモリを有する。シェアドメモリ
９ｏにおけるワードの数は、第１８図にかされるネット
ワークサポートプロセサにおいて取ＩＩ　ＧプられたＲ
ＡＭカードの数で友わる。シェアドメモリは、ステート
マシンのいずれかでアドレスされる。

第１Ｂ図に示される好ましい実施例の例のように、もし
４枚のカードがあるならば、シェアドメモリは、６５，
５３６ワードと１３１．０７２バイトを与え、もし５枚
のＲＡＭカードがあると、シェアドメモリは、８１．９
２０ワードと１６３゜８４０バイトとを鍋え、６枚のＲ
ＡＭカードでは、シェアドメモリは、９８．３０４ワー
ドと１９６゜６０８バイトであり、７枚のＲＡＭカード
では、シェアドメモリは、１１４．６８８ワードと２２
９．３７６バイトである。

ＦＲＯＭおよびローカルメモリ：ＦＲＯＭメモリおよび
ローカルＲＡＭは、アドレシング目的のための４にワー
ドのブロックに分割される。ＦＲＯＭは、４つのアドレ
ス可能ブロック：ＦＲＯＭＯ，ＰＲＯＭ　　１．ＰＲＯ
Ｍ　　２．ＰＲＯＭ　　３に分割される。必ずしもすべ
てのＦＲＯＭアドレスブロックが用いられるわけではな
い。ローカルＲＡＭは、２つのアドレス可能ブロック：
ＲＡＭ０−４におよびＲＡＭ４−８Ｋに分割される。

ＰＲＯＭまたはローカルＲＡＭは、メモリアドレスＭＡ
ＤＤＲバス１６から１６ピツトだけ直接アドレスされる
。メモリアドレスバス上の最上位ピット（１５：４）は
、４にワードのブロックを選択するために用いられる。

それから、そのブロック内のワードが、１２個の最下位
ピット（１１：１２）により選択される。

９工　゛　　藝　　“し８ゝ　：（メモリアドレスバス
）上の１６ピツトは、最大６４にワードをアドレスする
。ネットワークサポートプロセサは、１６２にワードま
でのメモリを有しているので、基本アドレス範囲を拡張
する方法が必要である９第１１図において、メモリＩＩ
ＪＩ１１カードは、１７ピツト“シェアドメモリ”アド
レスへの１６ピツトメモリアドレスの変換のための論理
回路（６６ｓ、６６ｒ、６６ｕ　）を有して示される。

この論理回路は、１６個のベースアドレスレジスタ（Ｂ
ＡＲ６６ｒ　）および１７ピツトＡＬＵ６６Ｕからなる
。ＢＡＲは、Ａ　Ｌ　Ｕ　６６ｕの六入カへ与えられる
ベースアドレスを伴うソフトウェアにより予めロードさ
れる。メモリアドレスバス１６の最下位の１２ピツトが
、Ｂ入力に与えられる。この２つの鎧は、シェアドメモ
リ９０へ１７ピツトアドレスを与えるためにＡＬＬＪに
おいてともに総和される。１４個のベースアドレスレジ
スタ（ＢＡＲ）が用いられ、それらはベースアドレスの
闇ソフトウェアによりプリロードされることができる。

Ｂ７７− ＡＲは、シェアドメモリの全エリアをアドレスし得る。

しかしながら、このことは、以下に示す２つのアドレシ
ング制限とともになされる。

（’ａ）　　ＢＡＲ内ヘロードされるベースアドレスは
、ＡＬＬＩへの銀下位ＢＡＲ入力がローに強制されるの
で係１４でなければならない。

（ｂ）　　ベースアドレスは、設けられたシェアドメモ
リ９０の制限内で４にメモリブロックを指示しなけれは
ならない。

ＡＬＬＪ６６ｕは、１７ピツトの広さであり、かつＢＡ
Ｒは１６ピツトの広さであるので、ＡＬＵへのＢＡＲ入
力は、１ピツトだけオフセットされなければならない、
ｌ！！い換えれば、ＢＡＲピット１５が、ＡＬＬＩピッ
ト１６に与えられる。このオフセントの結果として、シ
ェアドメモリベースアドレスは、ＢＡＲにおいてホール
ドされた絶対値の２＠である。ＡＬＵへの余分のピット
（ピット−〇）は、グラウンドされる。ＢＡＲからＡＬ
ＬＩへのピット−１も、シェアドメモリボード上のタイ
ミングｒａ＋ｍを防止するためにグラウンドされる。

７８− メモリ制御（第１１図）のベースアドレスレジスタ（Ｂ
ＡＲ）は、ＰＵＴ　　５ＴＲＯ８Ｅ　　１命令によりス
テートマシンからのＩ１０バス１ｏによりロードされる
。この例として、以下のＰＬＩＴ命令が例示される。

ＰＵＴ　　ＸＶＶＶ　　ＸＸ０Ｏｎｎｎ　　ｎｎｎ　　
ｎｎｎ　　ｎｎｏ。

ここで、Ｘ−ピットは、“不注意”ピットであり、 ■−ピットは、１６個のＢＡＲのうちの１つを選択する
ために用いられ、 ｎ−ピットは、ＢＡＲにロードされるデータビットであ
る。

特定のベースアドレスレジスタＢＡＲ（６６ｒ　）は、
メモリアドレスバス１６およびＭＲＲ出カイカイネーブ
ル信号ット（１５：０４）の組合せによるアドレシング
のために選択される。メモリアドレスが、プログラムカ
ウンタ、ＰＣ４１がら取出されると、ＭＲＲ出カイカイ
ネーブル信号ＲＲＯＥ）が“偽”であり、かつそのピッ
ト選択は、ＢＡＲＯないしＢＡＲ７のものである。

メモリアドレスが、ＭＲＲ４０（第４図）から取出され
ると、ＭＲＲ出カイカイネーブル信号真”であり、かつ
ピット選択は、ＢＡＲ８ないしＢＡＲ１５である。以下
の表■は、プログラムカウンタ４１およびメモリアドレ
スピット１５二０４の関数としてベースアドレスレジス
タ運−−Ｌ プログラムカウンタアドレシング 以下の表■は、ＭＲＲ４０の関数としてベースアドレス
レジスタ選択を示す。

８１− 良一二Ｌ メモリ基準７ドレシング 注意：　ＢＡＲｌ　４は用いられていない。

シェアドメモリ９０に与えられた１７個のアドレスピッ
トは、３つのグループに分けられる。１つのグループ（
１６：０３）が、８１！ｌの可能なＲＡＭカードのうち
の１つを選択するために用いられる。第２のグループ（
１３：１２）は、選択されたページ内で４にワードブロ
ックのうちの１つを選択するために用いられる。第３の
グループ８２− （０１：０２＞が、選択されたカード上の４つのページ
のうちの１つを選択するために用いられる。

プロ　ラムア゛レシング：各ステートマシン上に位置す
るプログラムＦＲＯＭ　　５０は、メモリアドレスの第
１の１６Ｋをホールドする。しかしながら、プログラム
情報を含むＦＲＯＭのその部分のみが、プログラムカウ
ンタ、ＰＣ４１またはメモリ基準レジスタ、ＭＲＲ４０
のいずれかにより直接アドレスされる。上述したように
、ＭＬＩステートマシンは、８にワードのＦＲＯＭを有
し、一方ＮＤＬステートマシンは、ネットワークサポー
トプロセサの好ましい実施例において２にワードのＦＲ
ＯＭを有する。

ａ ネットワークサポートプロセサ（ＮＳＰ）へのデータ通
信能力を与えるのは、“ファームウェア″である。“フ
ァームウェア”は、プログラムＦＲＯＭ５０に記憶され
る命令であり、ファームウェアは、“ハードウェア形式
におけるソフトウェア”と同様であると見なされてもよ
い。記憶された命８３− 令により、ハードウェアは、フロントエンド通信プロセ
サとして実行する。

ホストコンビネータ１００内で、ＮＳ濾過信がＤＣＣま
たはデータ通信制御として知られるＭＣＰ（マスク制御
プログラム）ルーチンにより処理される。別々のホスト
コンピュータＤｃｃルーチンが、データ通信サブシステ
ムにおける各およびそれぞれのＮＳＰごとに存在し、そ
れは、■ｏＤＣまたは入力出力データ通信サブシステム
として示される。ＤＣＣは、ネットワークサポートプロ
セサ（ＮＳＰ）へのメツセージを開始し、がっＮＳＰか
らメツセージを受ける。“メツセージ”は、メツセージ
内容の妥当性をチェックする縦パリティワード（ＬＰＷ
）の前の情報のブロックである。

通信は、゛°要求”および“結果”と呼ばれるメツセー
ジによって処Ｓされる。（表璽において示される）メツ
セージは、１１０記連子ワードのデータコンポーネント
として付加される。要求メツセージは、５ＥＮＤメツセ
ージＩ１０記述子が開始されると、ホストコンピュータ
１００がらＮＳ８４− Ｐへ送られる。結果メツセージは、ＧＥＴメツセージＩ
１０記述子が開始されるとＮＳＰからホストコンピュー
タに送られる。両方のメツセージの場合において、特定
のＩ１０１００結果を記述する結果記述子が、ＮＳＰか
らホストコンピュータに送られる。結果記述子は、表■
に示されるものと同じ“結果メツセージ”ではない。

表　　■ ８５− ホストコンピュータおよびネットワークサポートプロセ
サ（ＮＳＰ）は、表■に示されるような８つの興なるメ
ツセージ形式を用いる。

１．１０記述子は、Ｎ５Ｐ８０にある動作を実行するこ
とを命するホストコンピュータ１ｏｏからのコマンドで
ある。このコマンドには、゛ジョブ識別子”として用い
られる記述子リンク（Ｄ／Ｌ）が続く。ジョブ識別子は
、情報が、Ｉ１０記述子の＠果として転送されたかつ記
述子リンクが最初８６一 伴った各期間の始まりにおいてホストコンピュータへ戻
る。結果記述子は、Ｉ１０記述子実行周期の結果を記述
するメツセージである。結果記述子と記述子リンクとＩ
１０記述子は、参考のために引用された上述の特許にお
いて議論されかつ説明された。

残りの５つのメツセージの形式は、Ｉ１０記述子の多種
な形式に応答して実行されるデータ転送である。

３つの特定のメツセージ形式は １、　　Ｃ０ＤＥ　　ＦＩＬＥ（コードファイル）； ２、　　ＤＵＭＰ　　ＦＩＬＥ（ダンプファイル）： ３、　　ＮＳＰ　　５ＴＡＴＥ（ＮＳＰステート）。

と示される。

コードファイルメツセージは、ホストコンピュータから
ネットワークサポートプロセサへファームウェアデータ
を転送する。ダンプファイルメツセージは、ホストコン
ピュータへＮＳＰメモリの部分をダンプするために用い
られる。ＮＳＰステートメソセージが、ネットワークサ
ポートプロセサの現在の状鍜をホストコンピュータに報
告するために用いられる。

すべての残りのメツセージが、“要求”または°゛結果
″メツセージである。妥当なメツセージが、表Ｖおよび
■に示される。それらの表において、示されていないメ
ツセージコードは、用いられない。要求メツセージは、
５ＥＮＤメツセ一ジ動作のデータ部分として送られる。

結果メツセージは、ＧＥＴメツセージ動作のデータ部分
としてホストコンピュータに戻される。

ＡＤＤ　　ＧＲＯＬＩＰメツセージは、１つのグループ
のサブシステムを加える。グループは、ステーションセ
ットの集まりである。ステーションセットは、共同でか
つ物理的に受けることのできるステーションの組として
規定される。各ステーションは、唯一のステーションセ
ットと関連する。

各ステーションセットは、ただ１つのグループと関連す
る。このように、グループがサブシステムに与えられる
と、ステーションセットの全体の集まりおよび各ステー
ションセットにおけるステーションが、システムに与え
られる。

表Ｖ　要求メツセージ コード　メツセージ形式　　　　　意味０１　　Ａｄｄ
　　Ｃｏｎｔｒｏｌｌｅｒ　　　５−１’　ン制御７０
ｔサコードファイル をサブシステムに 加える。

０２　　Ｄｅｌｅｔｅ　　Ｃｏｎｔｒｏｌｌｅｒプロセ
スがもはや用いられなくなっ た後でライン制御 プロセスを除去す る。

０３　　Ａｄｄ　　Ｅｄｌｔｏｒ　　　　　エディター
コードファイルをサブシ ステムに加える。

０４　　Ｄｉｌａｔｅ　　Ｅｄｉｔｏｒ　　　ｘディタ
ーがちは８９− や用いられなくな った後にサブシス テムからエディタ ーを除去する。

０５　　Ａｄｄ　　Ｇｒｏｕｐ　　　　　　り）Ｌｔ−
１４ｒすｊシステムに加える。

０６　　Ｄ　ｅｌｅｔｅ　　Ｇ　ｒｏｕｐ　　　　グル
ープと関連したステーションセ ットとステーショ ンとラインとをサ ブシステムから除 去する。

０７　　Ａ’ｄｄ　　Ｌｉｎｅ　　　　　　サブシステ
ムへラインを与えかつラ インのためのライ ン＠御プロセスを 活性化する。

０８　　Ｄｅｌｅｔｅ　　１−ｉｎａ　　　　サブシス
テムカに：ｚラインを除去する。

０９　　Ａｄｄ　　５ｔａｔｉｏｎ　　　　　対応する
ステージ９０− ョンセットが加え られた後サブシス テムへステーショ ンを加える。

ＯＡ　　ＤＮｅｔａ　　５ｔａｔｉｏｎ　　　ステージ
”３ンｌｆｉもはや用いられなく なった俵サブシス テムからステージ ョンを除去する。

ＯＢ　　Ａ　ｄｄ　　Ｓ　ｔａｔｌｏｎｓｅｔ　　　対
応すルｙｔｔｉ−フが加えられた優す ブシステムにステ ージョンセットを 加える。

ＯＣＤ　ｅｌ１３ｔｅＳ　ｔａｔｌｏｎｓｅｔ各ステー
ションがもはや用いられな くなった俵すブシ ステムからステー ジョンセットと関 遺したステーショ ンを除去し、すべ てのステージジン が除去された―ス テーションセット が除去される。

ＯＤ　　Ａ　ｄｄ　　Ｔ　ｒａｎｓｌａｔｅ　　　　サ
ブシステムに■Ｔ　ａｂｌｅ　　　　　　　　　訳テー
ブルを加える。

ＯＥ　　Ｄｅｌｅｔａ　　Ｔｒａｎｓｌａｔｅ　　７：
−１ル＄モＩｔ９Ｔａｂｌｅ　　　　　　　　　用いら
れなくなったａＳ訳テーブル を除去する。

ＯＦ　　ＣＩｅａｒ　　Ａ　ｄａｐｔａｒ　　　　ソフ
トがラインアダプタツアームラ エアをクリアする。

１０　　Ｄ　ｕｓｐ　　Ａ　ｄａｐｔｅｒ　　　　ライ
ン７ダプタにおけるラインデー タエリアをダンプ する。

１１１ｎｉ山１１ｚｅ　　Ａ　ｄａｐｔｅｒラインアダ
プタを初期設定する。

１２　　Ｔｅ５ｔ　　Ａｄａｐｔｅｒ　　　　ラインア
ダプタのステートをテスト する。

１３　　ＡＯｋ　　５ｔａｔｉｏｎ　　　　　２チージ
ヨン入力結果メツセージの 受信な認識する。

１４　　Ｃｈａｎｇｅ　　Ｓ　ｔａｔｌｏｎ　　　前の
Ａｄｄ　　Ｅｄｌｔ。

Ｅ　ｄｌｔｏｒ　　　　　　　　ｒ要求メツセージによ
りＮＳＰにお いてロードされた エディターにステ ージョンエディタ ーを変更する。

１５　　Ｍａｋｅ　　５ｔａｔｌｏｎ　　　　スフ−ジ
ョンｔｒＶＮｏｔ　　Ｒｅａｄｙ　　　　　　７−ムウ
ｘ７においてＮＯＴ　　ＲＥ ＡＤＹにする。

１６　　Ｍａｋｅ　　５ｔａｔｉｏｎ　　　　ステ’−
シａ＞をフＲａａｄｙ　　　　　　　　　アームウェア
にお９３− いてＲＥＡＤＹに する。

１７　０ｕｔｐｕｔ　　　　　　　　出力メツセージを
ステージョンに送 る。

１８　　Ｃ１ｅａｒ　　ＬＳＰ　　　　　ＮＳＰにより
制御されるＬＳＰに選 択的なＣＬＥＡＲ を送る。

１９　　Ｓ　ｅｔ　　Ａ　ｔｔｒｌｂｕｔｅ　　　　特
定ノライン、ステーションまたは ステーションセラ トにおけるあるパ ラメータの値をセ ットする。

Ｉ　Ａ　　ｓａｔ　　ＥＸｔ６ｒｎａｌ　　　　？Ｉ定
ノステーシ。

ンまたはライン外 部変数の値をセラ トする。

１８　　Ｓｅｔ　　Ｇｌｏｂａｌ　　　　　あるグロー
バルエ９４− グゼクティブ変数 の値をセットする。

ＩＣ５ｔａｔｕｓ　　　　　　　　グローバルエグゼク
ティブテータス 情報または特定の ライン制御プロセ ス、エディター、 グループ、ステー ジョンセット、ス テージョン、翻訳 テーブルもしくは ラインのある特定 の値のいずれかを 要求する。

表　　■ 表■　　要求メツセージ コード　メツセージ形式　　　　　意味０１　　Ｃｆｅ
ａｒｅｄ　　Ｓ　ｔａｔｌｏｎ　　　ステーションは、
クリアされた。

０２　　Ｅｒｒｏｒ　　　　　　　　　スｆ−シｓ＞カ
ラ受けるまたはそこ へ送る試みの失敗。

０３　　Ｉ　ｎｐｕｔ　　　　　　　　　ステーション
から受けた入力メッセ ージを戻す。

０４　　Ｍ　ｅｓｓａａｅ　　Ｅ　ｄｉｔ　　　　ステ
ーションのたＥ　ｒｒｏｒ　　　　　　　　　めのエデ
ィター活性化における異常 な終了についての 情報を戻す。

０５　０　ｕｔｐｕｔ　　Ｓ　ｔａｔｕｓ　　　必要な
ときにステーションの出力要 求を肯定応答する。

０６　＊　Ｐ　ｕｒｇｅｄ　　Ｏｕｔｐｕｔ　　　ステ
ーションがクリアされているの でパージされたス テージョンの要求 を出力する。

０７　＊　ｕ　ｎＤｒｏｃｃｅｓｓｅｄ　Ｏｕｔｐｕｔ
　スｆ−シミンがクリアされているの で捨てられたステ ージョンの要求を 出力する。

ＯＦ　　Ｌ　ｉｎｅ　　Ｓ　ｕｓｐｅｎｄｅｄ　　　メ
インライン制御プロセスが停止さ れる。

１０　　Ｌｉｎｅ　　ＥＯＴ　　　　　メインライン制
御プロセスが正常に 終了する。

１１　　Ｄ　ｕｓｐ　　Ａ　ｄａｐｔｅｒ　　　　Ｄ　
ｕｓｐ　　Ａ　ｄａｐｔｅｒＲｅｐｌｙ　　　　　　　
　　メツセージに応答してラインのため のラインアダプタ データ情報を戻す。

１２　　Ｔ　ｅａｔ　　Ａ　ｄａｐｔｅｒ　　　　Ｔ　
ｅｓｔ　　Ａ　ｄａｐｔｅｒＲｅｐｌｙ　　　　　　　
　　メツセージに応答してラインのため のステータス情報 を戻す。

１３　３ｗ１ｔｃｈａｄ　　Ｌ　Ｉｎｅ　　　切換えら
れたライ９７− Ｃｈａｎｇｅ　　　　　　　　ンのステータスにおける
変更につい ての情報を戻す。

１４　　Ａ　ｂｎｏｒｖ＋ａｌ　Ｔｅｒｍｌｎａｔｌｏ
ｎＮ　Ｓ　ＰまたはＬＳＰＳ−プロセス が異常に終了する。

１５　　Ａｃｋ　　Ｒｅｑｕｅｓｔ　　　　　１１求１
ｆｉ正ｔｌｉ＆：処８される。

１６　　Ｒｅｊｅｃｔｅｄ　　Ｒｅｑｕｅａｔ　　不当
な情報または満足されない予め の条件により拒絶 された要求。

１７　　Ｄｅｌｅｔｅｄ　　　　　　　　ライン制御７
０ｔス、エディター。

グループ、ステー ジョンセット、ス テージョン、翻訳 テーブルまたはラ インが、要求通り に削除される。

９８− ｉ　ｓ　　５ｔａｔｕｓ　　Ｒｅｐ＋ｙ　　　　ステー
タス要求に応答してステータ ス情報を戻す。

１９　　Ｕｎｓｕｃｃｅａａｆｕｌ　　Ｉ　／　Ｏ失敗
したＩ１０試みに関連する情報 を戻す。

注意＝Ｊｌ印は、結果メツセージが、ファームウェアに
のみ与えられハードウエーアには与えられないことを示
す。

ネットワークサポートプロセサ内で、いくつ力１の７１
−ムラニアコンポーネントは、共同で、ホストコンピュ
ータとラインサポートプロセサ（ＬＳＰ）との通信を確
実にする。これらのファームウェアコンポーネントは、
以下のように分類できる。

（ａ　）　　マネジャ （ｂ）　　ホスト依存型ボート（ＨＤ　Ｐ　）　Ｉ制御
（ｃ　）　　エグゼクティブ （ｄ　）　　エディター （ｅ）　　ライン制御プロセス １１１Ａ図にＩ３＆プるホストコンピュータメツセージ
レベルインターフェイス１５（ＭＬＩ）が、ホストコン
ピユー　タとネットワークサポートプロセサ＜ＮＳＰ＞
との−の通信のために用いられ、それに対しネットワー
クサポートプロセサ′メツセージレベルインターフェイ
ス１００ｓ　　（ＭＬＩ）は、ネットワークサポートプ
ロセサとラインサポートフロセリ（ＬＳＰ）との閣の通
信のために用いられる。１１６図において、ラインサポ
ートプロセサとネットワークサポートプロセサとホスト
コンピュータとの閣で情報を転送する場合に別々のファ
ームウェアコンポーネントがどのように用いられるかを
示す。

第１７図において、興なるコンポーネントがどこに位置
するかということとそれらの相対的な大きさとを説明す
るファームウェアブロック図が示される。

ＩＩｌ！１６図のメツセージ転送ブロック図において、
ラインサポートプロセサ３００は、メツセージレベルイ
ンターフェイス１００−を介してネットワークサポート
プロセサ８０に接続される。Ｎ５Ｐ８０は、実行ファー
ムウェア８Ｑｅｘとライン制御プロセスファームウェア
８０＋ＣＩ）と、エディター８００ｄとで示される。Ｎ
５Ｐ８０は、ホストＭＬ１１５を介してホストコンピュ
ータ１００に接続され、それはファーム−ウェアＤＣＣ
（データ通信制御）を備える。

第１７図のファームウェアブロック図は、２つの制御器
、すなわちＭＬＩ制御器およびＭＤＬｗ４御器から構成
されるようにネットワークサポートプロセサ８０が示さ
れる。これらの制御器の両方は、メモリ９０を共用する
。Ｎ　Ｄ　Ｌ　ＩＩＩＪ御器は、ブートストラップ８０
ｂで示されるステートマシン上の２Ｋ　　ＦＲＯＭを有
し、かつまた動作システムカーネル８０にとして示され
る３２Ｋ　　ＲＡＭを有する。

ＭＬＩ制御器は、マネジャ８０■とじて示される８Ｋ　
　ＦＲＯＭを有し、かつまたＨＤＰ制御８０ｈで示され
る３２Ｋ　　ＲＡＭを有する。マネジャ８０鋤は、ＭＬ
Ｉ　　１５を介して、ホストコン１０１− ピユータ１００に接続する。ＨＤＰ制ｍａｏｈは、ライ
ンサポートプロセサ、ＬＳＰ３００１．：ＭＬｌｌｏｏ
ｉを介して接続する。

■ネジｖ　（ＭＡＮＡＧＥＲ）：　Ｖ７ネ９ｖ＜第１７
６ｓ３＞は、メツセージレベルインターフェイスＭＬ１
１５を横切るＮＳＰとホストコンピュータとの闇の通信
をＭ　ＩＩするソフトウェアモジュールである。それは
、ＭＬＩの制御を有し、ｌｌｏｉｌ作を実行する。ファ
ームウェアコード８０■の大部分は、５０で示される８
にワードのＭＬＴステートマシンＦＲＯＭにホールドさ
れる。

ＨＤ　Ｐ　１１１３御：ＨＤＰＩＪｌｌ（第１７図）は
、ネットワークサポートプロセサとメツセージレベルイ
ンターフェイスとを駆動し、かつエグゼクティブ８０ｅ
ｘへのインターフェイスを与える。ＨＤＰ制御へのファ
ームウェアは、特定のＭＬＩステートンシンに関連する
メモリ（６６ｍ＞制御カードのＲＡＭ部分にある。

エグゼクティブ：エグゼクティブ（１１６ｆｉ）は、Ｎ
ＳＰデータ通信機能のほとんどを実行する１０２− ソフトウェアモジュールである。それは、０ＩＪＴＰＵ
ＴＩ求メツセージ以外のホスト」ンビュータからのすべ
ての要求メツセージを処理する。この特定のメツセージ
は、ライン制御プロセス装置８０＋ｃｐ上を送られる。

ホストコンピュータがステータス結果を要求すると、エ
グゼクティブは、０ＵＴＰＵＴＩＩ求が完了り、　タＩ
　ＯＵ　Ｔ　Ｐ　ＬＪ　Ｔ　　Ｓ　ＴＡＴＬＪＳ結果メ
ツセージを戻す。ニゲぜクティＩは、予め受けられた要
求メツセージと同時のサブシステムのイベントとの両方
に応答してホストコンピュータに結果メツセージを送る
。

エグゼクティブ８Ｑｅｘを構成するコンポーネントは、
パーマネント独立ランナー、インタープリタ−１Ｓ−プ
ロセサおよびオペレーティングシステムとして大きくは
分類される。

エグゼクティブ８０ｅｘのためのファームウェアコード
は、ＮＤＬメモリ制御カード５５ｂのＲＡＭ６６−にあ
り、かつまたシェアドメモリ９０の一部にもある。シェ
アドメモリの残りのものは、ネットワーク要求における
アクティビティのように、ダイナミックに割当てられか
つ割当て解除される。

パーマネント独立ランナーは、Ｎ　Ｓ　Ｐ　８０のため
のハンドラ機能を実行する。これらの機能は、ネットワ
ーク構成およびステーション形式とは無関係である。こ
の独立型ランナーのためのコードは、−初期設定の藺に
ロードされ、かつシェアドメモリ９０の固定した位置に
存在する。以下のような３つのパーマネント独立型ラン
ナーがある。

（ａ）　　ＨＤＰハンドラ （ｂ　）　　要求ハンドラ （ｃ　）　　ステータスハンドラ 各ハンドラの機能は、以下のように要約される。

ＨＤＰハンドラ：ＨＤＰハンドラは、Ｎ８Ｐ８０および
ＬＳＰ３００の閣のＩ１０１００１へてを処理し、かつ
Ｉ１０エラーのために各動作を分析する。それは、Ｉｌ
ｏのラインサポートプロセサ３００への正しい経路指定
のためにＨＤＰ制御１ｌＩ（ファームウェア）と協働す
る。それは、ＬＳＰ３００からすべての結果記述子を受
けかつそれらを分析し、さらにホストコンピュータ１０
０にすべてのＮ５Ｐ−ＬＳＰ　　Ｉ１０１００すべての
ステータスを報告する。

」１八之上ユニＪ求ハンドラは、ホストコンピュータ１
００からの要求メッセージキュウを処理しかつ（ＯＵＴ
ＰＵＴ要求メツセージ以外の）すべての要求メツセージ
をサービスする。０ＵＴＰＵＴ要求メツセージは、もし
１が規定されるならば、適当なエディターコンポーネン
トに送られ、それは、それから適当なステーション転送
先に送られる。要求ハンドラは、マネージャコンポーネ
ント８０−から待機していない要求メツセージを受ける
。

ステータスハンドラ：ステータスハンドラは、“ＨＤＰ
ハンドラ”によげ駆動される。このハンドラの主な機能
は、ＨＤＰハンドラのためのＩ１０１００実行すること
である。特定的には、ステータスハンドラは、ラインサ
ポートプロセサ（Ｌ１０５− ３Ｐ）により拒絶されるこれらのＩ１０１００検査し、
かつ必要なラインアダプタの正しいステータスをＬＳＰ
に等間する。それは、この情報を用いて、Ｉ　ＨＤ　Ｐ
ハンドラが最初のｌｌｏＩＩＩＩ作を完了するｑとを司
能にする。

５−７０セス：Ｓ−プロセスは、ユーザ規定コードの東
まりである。その機能は、ネットワークの構成およびス
テーションの形式に従属しており、かつそのコードは、
特定のネットワークのためのＮＤ１７０グラムにより規
定される。Ｓ−プロセスのためのコードは、エグゼクテ
ィブ８０θ×に個別にロードされて、ネットワークに対
する特定のタスクを実行し、かつもはや必要でないとき
は割当−Ｃ解除される。各Ｓ−プロセスの実行は、イン
タプリタが呼出されることを必要とする。インタプリタ
により、Ｓ−プロセスにおけるコードが、ＮＤＬステー
トマシン５０ｂにより実行されることができる。纏察お
よびライン制御機能は、銭型的なＳ−プロセスの例であ
る。Ｓ−プロセスの範囲は、エディターおよびライン＠
−プロセスの機１０８− 能を理解することによって理解できる。

インタプリタ：インタプリタは、°゛−一時的独立型ラ
ンナーである。パーマネント独立型ランナーとは興なり
、一時的な独立型ランナーは、活性化されかつＳ−プロ
セスが存在する限りにおいてのみ存在する各Ｓ−プロセ
スごとに呼出される。

インタプリタは、Ｓ−プロセスにおいて含まれるコード
を■訳し、かつオペレーティングシステムルーチンへの
インターフェイスを与える。

オペレーティングシステム：オペレーティングシステム
サポートは、２つのルーチンの形式でネットワークサポ
ートプロセサに与えられ、それらの形式は、 （ａ　）　　核（カーネル）ル−チン （ｂ）　　補助ルーチン 核ルーチン：核ルーチンは、各々が１）のオペレーティ
ングシステムタスクを実行するルーチンまたは手続きの
東まりである。たとえば、シェアドメモリ９０における
スペースを獲得するために、Ｇ　Ｅ　Ｔ　−Ｓ　ｐａｃ
ｅと呼ばれる手続が活性化され、がつこのスペースを１
１ｔために、ｌ”　ｏｒｇｅｔ　−Ｓ　０ａｏｅと呼ば
れる手続が活性化される。核ルーチンは、設組のモジュ
ール性を増加するために、７つのレベルまたは副グルー
プに組織される。核８０には、Ｎ　ＩＪ　Ｌメモリーｌ
ｌ１１１カード６６ｂのＰ６″ｍＲＡＭ（６６１）部分
（二ある。

補助ルーブン：補助ルーチンは、各々が銭通の４ｊブシ
ステム開能を与えるルーチンまた傷手続の集まりである
。これらは、たとえばＱｌｅａｒ−Ａｄａｐｔｅｒ、　
Ｃ１ｅａｒ　−Ｓ　ｔａｔｌＯｎおよびＮｏｔｉｆｙ　
　Ｌ　ｌｎｅのようなタスクであり、かつこのグループ
に属する手続により達成される。

エディター：エディターは、ＮＤＬプログラム内のユー
ザ付与およびユーザ規定ルーチンである。

それは、データ通信ネットワークにおける特定の端末機
形式の必要条件に従って、要求メツセージおよび結果メ
ツセージのテキスト部分を操作するために用いられる。

そのエディターのためのコードは、Ｓ−プロセスの集ま
りとしてシェアドメモリ９０に存在する。このように、
コードは、ネットワークのためのユーザ書込ＮＤＬ７０
グラムから取出され、かつそれは、ネットワーク構成に
従属する。ＮＤＬコンパイラは、Ｓ−プロセスの集まり
へのエディターの変形を確実にする。

ＮＤＬにより特定されると、エテ！イタ−は、″要求メ
ツセージ″がホストコンピュータにより端末機に送られ
るときエグゼクティブコンポーネントから制御を受−け
る。これにより、エディターが、“要求メツセージ”の
テキスト部分を編集する。その編集されたメツセージは
、その優ファームウェアライン制御プロセス８０＋ｃｐ
上を進み端末機に送られる。ホスト入力がネットワーク
から受信されると、同様のプロセスが逆の方向で生ずる
。エディターは、ライン制御プロセスから制御を受け、
かつホスト入力“結果メツセージ”のテキストをａｍす
ることができる。

ライン１１１１１プロセス：このファームウェアコンポ
ーネント８（Ｌａｐもまた、ＮＤＬプログラムにおける
ユーザ付与およびユーザ規定される、ライン制御プロセ
スは、ラインとそのラインを介して１０９− サブシステムに接続されるすべての端末機の両方を処理
する。それは、ラインプロトコルを満足すること、エラ
ー回復を処理すること、および他の撫能に対して責任が
ある。このコンポーネントのためのコードは、Ｓ−プロ
セスの集まりとしくＮＳＰ　　８０のシェアドメモリ９
０に存在する。ライン１１１１プロセスを表わすＳ−プ
ロセスは、ネットワ−クのためのユーザ書込Ｎ［ＪＬプ
ログラムに始まり、かつネットワーク構成に従属する。

ＮＤし」ンバイラは、Ｓ−プロセスの集まりへのライン
制御プロセスの変形を確実にする。

ｗ４１６図におけるライン制御プロセスは、ネットワー
クに与えられた各ラインごとに油性化され、かつライン
がネットワークに取付けられたままである限りはＮＳＰ
　　８０において実行する。それは、特定されれば、エ
グゼクティブコンポーネントからまたはエディターコン
ポーネントからＯＵＴ’　Ｐ　ＬＪ　Ｔ要求メツセージ
を受ける。１１１次、それは、Ｉ　Ｎ　Ｆ）　Ｕ　Ｔ　
”結果メツセージ”をフォーマットし、かつホストコン
ピュータ１００への送信のために１１０− それをエグゼクティブまたはエディターに送る。

ライン制御プロセスは、ＮＳＰ　　８０およびＬＳＰ　
　３００の間の通信に対して主に責任がある。

この通信は、ＮＳＰからＬＳＰ　（第１６図）への゛シ
グナル”と呼ばれるメツセージと、Ｌ　Ｓ　Ｐ２Ｏ３か
らＮＳＰ　　８０への“リプライ″と呼ばれるメツセー
ジとを用いる。ホストコンピュータおよびＮＳＰの間の
通信が、完全にＮ　Ｓ　＋）ファームウェアにより規定
されるが、ＮＳＰおよびＬＳＰ　　３００の間の通信は
、ネットワークＮＤＬプログラムを介してユーザにより
規定される。

“シグナル”は、ライン制御プロセスにより形成された
メツセージであり、がっそれはＬＳＰ３００に送られる
。ラインサポートプロセサ（し５Ｐ）３００は、ネット
ワーク内の適当な転送先にその信号を向ける。シグナル
は、以下の２つのフィールドを持つ。

（ａ）　　メッセージテギストフィールド（ｂ）　　制
御情報フィールド メッセージテキスｉ−フィールドは、小ストがらの出力
要求メツセージのテキストからなる。制御情報フィール
ドは、ＮＤＬプログラムにより規定されるように、経路
指定および他の情報からなる。

翻リプライ”は、ＮＳＰ　　３００により形成され、か
つネットワークサポートプロセサ８０におけるライン制
御プロセス８０＋ｃｐに送られる。

゛リプライ″は、以下の２つのフィールドからなる。

（ａ　）　　テキストフィールド （ｂ）＄ＩＪ御情軸情報フィー ルドストフィールドは、ネットワークに入った実際のテ
キストからなる。テキストフィールドに伴う制−情報フ
ィールドは、ラインｌｌｌ１ｌプロセス８（Ｌａｐによ
り用いられて、そのテキストを正しく処理しかつそのテ
キストをホストコンピュータ１００に送る。

ットワーク′　へのホストコンピュータネットワークメ
ツセージは、ホストコンピュータ１００において始まる
。そのメツセージは、８ＥＮＤメツセ一ジ動作によって
、ＭＬＩを渡り、“要求”としてネットワークサポート
プロセサ８０に送られる。もしエディターがＮ　Ｄ　Ｌ
プログラムにおいて規定されると、Ｎ　Ｓ　ｌ）は、メ
ツセージのテキスト部分を編集することがでｄる。編集
されたメツセージは、ＬＳＰ　３００１＼送るための準
備がなされる。準備は、ライン制御プロセスファームウ
ェアの制御下において、そのメソセージをシグナルに再
びフォーマットすることによフＣなされる。シグナルは
それから、Ｎ５Ｐ８０およびＬＳＰ　　３００の間のＭ
ＬＩ　　１００ｍを渡ってラインサポートプロセサ３０
０に送られる。

ラインサポートプロセサ３００は、（の信号を受け、か
つそれをネットワークの正しい転送先に向ける。

ネットワークからホストコンピコ−・りへの過ラインサ
ポートプロセサ（ＬＳＰ　　３００）は、ネットワーク
からテキストを貴重づ、かつネットワークサポートプロ
セサ＜ＮＳＰ　　８０）への伝送のためそれをリプライ
メツセージにフＡ−マットする。ネットワークサポート
プロセサがリプライ１１３− メツセージを受けると、それは、そのテキスト部分を“
入力結果メツセージ″に再びフォーマットする。そのテ
キスト部分は、もしエディターが特定されると編集され
る。編集された“入力結果メッセージパはそれから、ホ
スト１００への伝送のための準−がされる、ホストコン
ピュータ１００が、ＭＬＩを渡りτＮＳＰ　　８０から
“入力結果メツセージ゛°を受信するために、“ＧＥＴ
−メツセージ１／’Ｏ記述子”が、ホストコンピュータ
１００によンて与えられなければならない。

？ニア）ｋ二ｍ訳テーブルは、データ過信サブシスムに
より用いられるＥＢＣＤＩＣ文字セッ］・を、特定のデ
ータ通信ライン上で用いられる文字セットに翻訳する機
構を与える。これらの■訳テーブルは、ＮＤＬプログラ
ムにより命令される。

データ゛　ネットワーク Ｉ１０データ通偽ネットワーク（ＩＯＤＣ）サブシステ
ムは、ホストコンピュータについて最大２５６データ通
信ラインをインターフェイスすることができる。この最
大の構成は、（第１Ａ図に−１１４− 示されるように）ホストコンピュータあたり４個のネッ
トワークサポートプロセサ（ＮＳＰ）と、ネットワーク
サポートプロセサ（ＮＳＰ）ごとに４個のラインサポー
トプロセサ（ＬＳＰ）と、ラインサポートプロセサ（Ｌ
ＳＰ）ごとに１６個の電気インターフェイス（ラインア
ダプタ）をインターフェイスすることによりなされる。

バロースデータ通信プロトコルにより、データ通信装置
が直列または並列に接続されることができ、そのため各
データ通信ラインは、（通常、１０個はどの）多数の装
置をサービスすることができる。理論的に、１つのホス
トコンピュータに２５６０個のデータ通信装置を取付け
ることが可能である。

インターフェイス装置における限定的なファクタは、調
整することができるスルーブツトと用いられるソフトウ
ェアである。ｌ０ＤＣサブシステムの場合には、限定的
なファクタは、ラインサポートプロセサ（ＬＳＰ）の帯
域である。ＬＳＰ３００は、１秒あたり約５０にピット
を処理することができる。ネットワークサポートプロセ
サ（ＮＳＰ）は、たとえばＴＤ　　８３０のような１０
ないし１５個の端末機をサポートすることができ、９６
００ボーまたは等価のワークロードを表わす任意のミッ
クスで動作する。適応することのできる端末機の正確な
数は、平均的な端末機のスループットに依存する。これ
は、順次、平均のメツセージ畏さとデータの形式と（キ
ーボードまたは録音された）容認できる応答時間などに
依存する。

ラインサポートプロセサ３００は、ベースモジュール内
に取付けられることのできる何枚かのスライドインカー
ドからなる装置である。この装置は、ＵＩＯステートマ
シンプロセサのためのカードと、４個のラインアダプタ
がそのカード内へ形成される“Ｑｕａｄ　　ＬＡ”と呼
ばれるカードの組と、メツセージレベルインターフェイ
スバスへのラインアダプタインターフェイスを表わすＭ
ＬＩ／ＬＡと示されたインター７エイスカードとからな
る。

データ通信ラインアダプタは、基本的には、データ通信
ライン電気インターフェイスに一方でインターフェイス
しかつ他方ステートマシン１０セサ（ＵＩＯ−８Ｍ）に
インターフェイスする装置である。このラインアダプタ
の主な機能は、バイト情報からのまたはバイト情報への
ピット情報を連続させ、タイミングを与え、サービス要
求を発生し、ＲＡＭメモリストレージを与え、自動呼出
インターフェイスを行ない、かつレベルチェンジャへの
接続を与えてデータ通信ラインを一致させることである
。

バイト一方向づけられたラインアダプタは、基本構成、
すなわち４ラインアダプタおよび１ラインアダプタに配
胃されることができる。１ラインアダプタは、ラインサ
ポートプロセサ３００の部分であり、かつＭＬＩを有す
る同じ回路基板を共用し、かつラインサポートプロセサ
によりＩＩＩ御される通信ラインの量にかかわらず常に
必要とされる。４ラインアダプタカードは、１枚の基板
上に４個のラインアダプタを含む。これらの基板は、ベ
ースモジュールバックブレーン内へ差込まれる一１’１
７− スライドインカードである。

ラインアダプタカードは、ステートマシンプロセサ（Ｕ
　Ｉ　Ｏ−３Ｍ）にフロントプレーンケーブルによって
接続される。データ通信ラインへの接続は、ラインアダ
プタへ接続する電気インターフェイス基板を介してなさ
れる。４ラインアダプタ上の興なる組合せ内へ接続され
る出口には、興なる形式の電気インターフェイス基板が
あり、このように、電気インターフェイス基板だけが、
データ通信ラインの電気的特性によって変更を必要とす
る。

コないし１６個のラインアダプタは、ラインサポートプ
ロセサのステートマシンプロセサによりアドレスされて
もよい。各ラインアダプタは、そのアドレスを識別する
ために独自にジャンパされる。

同様なアドレス可能なコンポーネントは、ステートマシ
ンプロセサが、書込／読出データもしくは゛ステータス
”の形式でまたは制御を行なうために通信し得るライン
アダプタ上に含まれる。ラ１１８− インアダプタにおけるアドレス可能なコンポーネントは
、以下のものである。（ａ　）ＬＩＳＡＲＴ。

（ｂ）タイマ、（Ｃ）自動呼出出力、（ｄ　）自動呼出
ステータス、（ｅ）コンポーネント要求者、（ｆ）メモ
リ。

ＬＪＳＡＲＴ　（ユニバーサル同期／非同期レシーバ／
トランスミッタ）は、ステートマシンプロセサから一デ
ータバイトを受けかつそれらを伝送のために直列ピット
に変換し、それは、直列ピットデータを受けかつそれを
並列データバイトに変換する。その＠胃は、動作する態
様を特定する２個の制御レジスタ内に書込むことによっ
て初期設定される。制御レジスタの多種なピットは、以
下のように特定される：（１）同期／非同期モード、（
１１）文字あたりのピット、　　（ｉｌｌ　）パリティ
、（ｌｖ）ボー速度、（ｖ）透過モード、（ｖｉ）エコ
ーモード。　このように、ラインアダプタカードとステ
ートマシンプロセサカードとラインアダプタインターフ
ェイスカードとの組合せは、ベースモジュールのバック
プレーンとフロントプレーンコネクタとを介してネット
ワークに接続されるラインサポートプロセサを形成する
。ここで用いられたデータ通信ラインアダプタは、ＬＳ
Ｐ３００のステートマシンプロセサにより制御される応
用仏存型装置である。利用できるラインアダプタの２つ
の基本形式、（ａ　）文字方向づけおよび（ｂ）ピット
方向づけ形式がある。

これらの各々は、多種なデータ通信ラインへの電気−ｆ
ンターフエイスを有してもよい。

コないし１６個のラインアダプタは、１゛〕のしＳＰス
テートマシンプロセサによりサービスされてもよい。各
ラインアダプタは、アドレス可能なコンポーネントを有
し、かつＰＵＴまたはＧＥｒ命令でステートマシンプロ
セサによりサービスされることができる。ラインアダプ
タ上のコンポーネントは、いくつかの場合、コンポーネ
ントにシーケンシャル制御を与える１つの命令または一
連の命令でサービスされる。

【図面の簡単な説明】 第１Ａ図は、ネットワークサポートプロセサを用いるデ
ータ通信ネットワークのネットワークブロック図である
。第１Ｂ図は、ベース接続モジュールとネットワークサ
ポートプロセサを構成するスライドインカードとの機構
的な構成を示す図である。 第２図は、ネットワークサポートプロセサを構成するカ
ード装置のブロック図である。 第３図は、ネットワークサポートプロセサを構成する基
本エレメントを示すブロック図である。 第４図は、ステートマシンプロセサのメモリアドレス論
理のエレメントを示すブロック図である。 第５図は、ステートマシンプロセサのデータ操作論理の
エレメントを示すブロック図である。 第６図は、ステートマシンプロセサのための命令実行論
理のエレメントを示すブロック図である。 第７図は、ネットワークサポートプロセサの多種なエレ
メントの閣の外部バス接続を示すブロック図である。 第８図は、ステートマシンプロセサへのインターフェイ
ス回路の関係を示すブロック図である。 １２１− 第９図は、・インターフェイス回路のメツセージレベル
インターフェイス論理を示すブロック図である。 第１’　０図は、インターフェイス回路のデータリンク
インターノエイス論理を示（ブロック図である。 第１１図は、ネットワークサポートプロセサのメモリ制
御回路を示すブロック図である。 第１２図は、外部シェアドメモリ手段のＲＡＭカードへ
およびそこからのボート接続を示すブロック図である。 第１３図は、外部ホストコンピュータおよび外部ライン
通信プロセサへ相互接続するパスラインおよびリンクを
示す全ネットワークサポートプロセサのブロック図であ
る。 第１４図は、割込み動作のためのインターフェイス回路
との関係においてステートマシンプロセサを示すブロッ
ク図である。 第１５図は、ネットワークサポートプロセサのエレメン
トにおける多種なメモリ資源の位輩を示１２２− すブロック図である。 第１６図は、ネットワークサポートプロセサにおいて用
いられるあるファームウェアパケットに加えて、ホスト
コンピュータとネットワークサポートプロセサとライン
通信プロセサとの間のメツセージ転送方向を示す概略的
なブロック図である。 第１７図は、マスクおよびスレイププロセサにおいて用
いられるあるファームウェアパケットを示すネットワー
クサポートプロセサのブロック図である。 図において、１００はホストコンピュータ、８０はネッ
トワークサポートプロセサ、３００はラインサポートプ
ロセサ、４００は電気インターフェイス、１０６は接続
モジュールを示す。 特許出願人　バロース・コーポレーション１２３− 手続補正ＩＩ（方式） 昭和５７年Ｚ月〃日 特許庁長官殿 ′１、事件の表示 昭和５７年特許願第　１１５３２４　　号２、発明の名
称 メモリ制御回路 ３、補正をする者 １件との関係　特許出願人 住　所　　アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス　（番地なし） 名　称　　パロース・コーポレーション代表者　　ウォ
ルター・ジエイ・ウィリアムス４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一
ピル’＋１＋＋”　ｌ″ｌ＼ ６、補正の対象 図面 ７、補正の内容 部層で描いた図面を別紙のとおり。 以上

Claims (1)

1. 【特許請求の範囲】 （１）　メインホストコンピュータと、ラインアダプタ
   を介して遠隔データ端末機に接続された複数のライン通
   信プロセサとの閣でデータ転送を実行し、かつ前記ホス
   トコンピュータへの／からのデータ転送を制御するため
   のマスタプロセサと、前記ライン通信プロセサへのデー
   タ転送を制御するためのスレイププロセサとを与える、
   データ通信ネットワークのためのプロセサ制御器におい
   て、前記マスタプロセサに接続されて前記マスタプロセ
   サのメモリ要求をサービスするマスタメモリ制御ｌ装置
   と、 前記スレイププロセサに接続されて前記スレイププロセ
   サのメモリ要求をサービスするスレイプメモリ制御９装
   置と、 前記マ、スタおよび前記スレイプメモリー−装置に接続
   され、かつ前記マスクおよび前記スレイプメモリ制御ｌ
   装置へアクセス可能なデータストレージエリアを与える
   シェアドメモリストレージ手段とを−える、メモリ制御
   回路。 （址）　　割込みおよび制御信号の伝送のため前記マス
   タおよび前記スレイプメモリ制御９装置を接続する制御
   バスを−える、特許請求の範囲第１項記載のメモリｌｌ
   ｌｌ１１回路。 （３）　前記マスクおよび前記メモリ制御ｌｌ装置の各
   々は、 プログラムおよびデータストレージを与えるローカルメ
   モリを備え、前記ローカルメモリは、それぞれの―記マ
   スタおよび前記スレイププロセサから送られたアドレス
   により直接アドレス可能である、特許請求の範囲第２項
   記載のメモリ制御回路。 （４）　前記マスクおよび前記メモリ側−＠蹟の各々は
   、 前記シェアドメモリストレージ手段の選択可能なエリア
   へのアドレスを与えるアクセス論理手段と、 前記マスタまたは前記スレイププロセサへのそれぞれの
   伝送のため前記シェアドメモリストレージ手段からデー
   タを受けるバス手段とをざらに―える、特許請求の範囲
   第３項記載のメモリ制御回路。 （５）　前記アクセス論理手段は、 前記マスタ／スレイププロセサから７ドレスデータを受
   けるための第１の入力、およびペースアドレスレジスタ
   からアドレスデータを受けるための第２の入力を有する
   算術論Ｉ！装置を−え、前記算術論理装置は、前記第１
   および第２のアドレス入力を結合して前記シェアドメモ
   リストレージ手段にアドレス信号を送るように作−し、
   前記マスタ／スレイププロセサからのデータによりロー
   ドされかつ前記棹愉論１１＠置への出力を有するペース
   レジスタ手段をさらに備える、特許請求のａｍ第４項記
   載のメモリ制御Ｉｇｌｉｄ。 （６）　前記マスタプロセサに接続されたメモリ制御装
   置は、 前記マス・タブロセサまたは前記スレイププロセサが、
   アクセスの要求が前記シェアドメモリストレージ手段・
   における同じアドレスに対して同時に生じたとき、前記
   シェアドメモリストレージ手段へのアクセスの優先権を
   有するかどうかを制御するモジュール選択論理手段を備
   える、特許請求の範囲第４１１ｉ記載のメモリ制御回路
   。 （７）　前記アクセス論理手段は、 前記ローカルメモリまたはシェアドメモリ手段がアドレ
   スされるべきかどうかを選択するために、入来メモリア
   ドレスの４つの最上位ピットに応答するデコーディング
   手段をさらに備える、特許請求の範囲第５項記載のメモ
   リ制御回路。 （８）　前記ペースレジスタ手段は、 ８個のペースレジスタの第１のグループと、８個のペー
   スレジスタの第２のグループとを備え、 前記マスタ／スレイププロセサからの信号が、どのグル
   ープのペースレジスタが用いられかつどのペースレジス
   タが選択されるかということを選択するように動作する
   、特許請求の範囲第５項記載のメモリ制御回路。 （９）　前記マスタおよび前記スレイプメモリ制御装隨
   の各々は、 ＷＡ　Ｉ　Ｔ信号を発生して前記マスタ／スレイププロ
   セサをそれぞれ停止する手段を備え、前記ＷＡＩＴ信号
   は、 メモリ制御装置が、前記シェアドメモリ手段へ書込まれ
   またはそこから読出されるとき、または 前記メモリーＩＩＩＩｌ装置の両方が、前記シェアドメ
   モリ手段に同時にアクセスするときに発生する、特許請
   求の範囲第４項記載のメモリ制御回路。 〈１０）　メインホストコンピュータと、ラインアダプ
   タを介して遠隔データ端末機に接続された複数のライン
   通信プロセサとの閣でデータ転送を実行し、かつ前記ホ
   ストコンピュータへの／からのデータ転送を制御するマ
   スタプロセサと、前記ライン通信プロセサへのデータ転
   送を制御するスレイププロセサとを与える、データ通信
   ネットワークのためのプロセサー−器において、５− ７スタメモリ制−輪重およびスレイプメモリ制御値■を
   備え、 前“記メモリ制御ｌ装置の各々は、 １１０バスを介して前記プロセサに接続されたローカル
   メモリ手段と、 前記プロセサからメモリアドレスバスを介してアドレス
   データを受け、かつシェアドメモリストレージ手段にお
   ける特定のメモリストレージエリアを選択するために前
   記アドレスデータを処理する、アクセス論理回路と、 前記プロセサおよび前記メモリ制御装置を接続するバス
   手段とを含み、 前記バス手段は、 前記ローカルメモリ手段の出力を前記プロセサに接続す
   るメモリ出力データバスと、前記プロセサな前記アクセ
   ス論！１路に接続するメモリアドレスバスと、 前記プロセサを前記ローカルメモリ手段および前記アク
   セス論Ｗ回路に接続するＩ１０バスとを含み、 ６− 前記メモリ制御ｌｌ装置の各々は、 バス接続手段を有するシェアドメモリストレージ手段を
   さらに含み、 前記シェアドメモリストレージ手段は、前記アクセス論
   理回路からのアドレス入力バスと、 前記プロセサに接続されたデータ出ｈバスとを含む、メ
   モリ制御回路。