JPS6212552B2 - - Google Patents
Info
- Publication number
- JPS6212552B2 JPS6212552B2 JP57115324A JP11532482A JPS6212552B2 JP S6212552 B2 JPS6212552 B2 JP S6212552B2 JP 57115324 A JP57115324 A JP 57115324A JP 11532482 A JP11532482 A JP 11532482A JP S6212552 B2 JPS6212552 B2 JP S6212552B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- data
- master
- state machine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
この発明は、データ通信システムに用いられる
サブシステム制御器のメモリ制御回路に関し、そ
れにより複数のホストコンピユータが、特定の形
式のプロセサ制御器を用いるデータ通信Ｉ／Ｏサ
ブシステムによつてデータ通信端末機と通信する
ことができるメモリ制御回路に関する。 この出願は、多くの特許出願および従来発行さ
れた特許に技術的に関連する。その関連した特許
出願は、 1979年６月27日に出願され、発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052687号の「Micro−Processor System
Facilitating Repetition of Instructions」と題す
る出願； 1979年６月27日に出願され、発明者Robert
Catillerによる連続番号第052477の
「Microprocessor System With Source
Address Selection」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052478号の「Microprocessor Having Word and
Byte Handling」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052336号の「Digital System for Data Transfer
Using Universal Input／Output
Microprocessor」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052350号の「Microprocessor System With
Specialized Instruction Format」と題する出
願； 発明者Robert Catiller、Graig harrisおよび
Ronald Mathewsによる「Subsystem
Controller」と対する出願； 発明者Robert Catiller、Craig Harrisおよび
Ronald Mathewsによる「Data Communications
Network」と題する出願；および 1979年12月14日に出願された発明者Kenneth
BaunおよびDonald Millersによる連続番号第
103739号の「Ｉ／Ｏ Subsystem Using Data
Link Processors」と題する出願を含む。 メインホストコンピユータと遠隔端末機とを接
続する入力／出力サブシステムの使用を含むこの
後の発行された特許は、ここに参考として含まれ
る。 発明者Darwin CookおよびDonald Millersに
よる「Intelligent Input／Output Interface
Control Unit for Input／Output Subsystem」
と題するアメリカ合衆国特許第4142520号。この
件は、任意の周辺端末機とメインホストシステム
との間のデータ転送を制御しかつ処理するライン
制御プロセサとして知られる周辺／制御器を述べ
る。 発明者Darwin CookおよびDonald Millersに
よる「Modular Block Unit for Ｉ／Ｏ
Subsystem」と題するアメリカ合衆国特許第
4074352号。この事件は、８個の周辺−制御器群
を収容しかつ支持しさらにそれらをメインホスト
コンピユータシステムにインターフエイスするベ
ースモジユール装置を述べる。 発明者Donald Millersによる「Interface
System Providing Interfaces to Central
Processing Unit and Modular Processor
Controllers for Ｉ／Ｏ Subsystem」と題され
たアメリカ合衆国特許第4106092号。この特許
は、メインホストシステムと複数のベースモジユ
ールとそれらの周辺制御器との間のデータ転送を
制御しかつ調整するＩ／Ｏトランスレータすなわ
ち“IOT”として示されるメインホストシステム
の中の装置を述べる。 発明者Darwin CookおよびDonald Millersに
よるInput／Output Subsystem for Digital
Data Processor Systemと題されたアメリカ合衆
国特許第4189769号。この事件は、複数の（ライ
ン制御プロセサと呼ばれる）複数の周辺−制御器
が、メインホストシステムとのデータ通信のため
のベースモジユールで構成されるサブシステムを
述べる。この周辺−制御器およびベースモジユー
ルは、多数の周辺装置への／からのメインホスト
コンピユータシステムへのデータ転送を制御する
ための入力／出力サブシステムを形成する。 発明者Kenneth W.Baun、Jimmy G.Saunders
による「Data Link Processor for Magnetic
Tape Data Transfer System」と題されたアメ
リカ合衆国特許第4280193号。この特許は、デー
タリンクプロセサと呼ばれ、メインホストコンピ
ユータおよび遠隔磁気テープ周辺装置との間のデ
ータ転送を処理する改良された周辺制御器を述べ
る。 以上の発行された特許は、この出願の基礎およ
び背景を形成し、かつこの明細書中に参考として
含まれる。これらの特許は、メインホストコンピ
ユータが、Ｉ／Ｏ記述子コマンドとデータリンク
ワードタスク識別子とを与え、かつ任意のジヨブ
タスクの完了または未完了を示す逆結果記述子ワ
ードを受ける多くのデータ通信ネツトワークのエ
レメントおよびその機能動作を述べかつ議論す
る。これらの特許はまた、プロセサ−制御器と分
布制御カードをメインテナンスカードと他のスラ
イドインカード装置とを形成するスライドインカ
ードを収容するベース接続モジユール装置の使用
を述べる。各ベースモジユール装置は、１つまた
はそれ以上のプロセサ−制御器を収容し、かつメ
インホストコンピユータへの接続または切断のた
めの分布制御（DC）を与え、かつまたそのベー
スモジユールにおけるサーキツトリイの診断試験
のためのメインテナンスカードを与える。これら
のカード装置は、ここに参考として含まれる上述
の特許において既に述べられた。 用語“通信規格”は、メインホストコンピユー
タを有する中央ステーシヨンへの通信ラインを介
するデータ転送動作における特定の遠隔周辺装置
により用いられるメツセージフオーマツトを支配
する規則または基準の組を意味する。多種な通信
規格を区別するフアクタのいくつかは、同期動
作、同期、非同期動作、メツセージシーケンスの
始まりおよび終り、メツセージセグメントの長
さ、などを含む。 すべての周辺データ通信端末機に共通する標準
的な通信規格がないので、システムは、個別に
別々の通信制御器を備えてそのシステムにより処
理される各異なる規格に適応させることが一般に
必要であつた。さらに、異なる規格を有する新し
い形式の周辺装置が、しばしば開発されるので、
このことは順次、新しい通信制御器がシステムに
ついて設計されてこの形式の装置に適応させるこ
とが必要である。 データ通信ネツトワークおよびサブシステムの
これらの製造者および使用者の目的は、単位時間
あたりおよび装置の量あたりのデータのスループ
ツトを増加させることであつて、また最も効果的
な態様で遠隔ステーシヨンへおよびそこから信頼
性の高いデータ通信を与えながら、必要とされる
エレメントの数を単純化しかつ経済化することで
もあつた。 多くのデータ通信サブシステムは、多種の形式
のデータ通信周辺端末機の個々の特性を処理する
のみならず、メインホストコンピユータが遠隔端
末装置へおよびそこからのデータ転送を含むプロ
セスの各ステツプに連続的に積極的に関係をもつ
ために、制御器を用いる。 上述した特許において示されるように、データ
通信ネツトワークのより良い制御可能性を得るこ
とに加えて、その複雑性および価格を減ずる１つ
の方法は、ほとんどのモニタリングおよび制御機
能からメインホストプロセサを解放することであ
り、かつ遠隔端末装置との通信能力を維持しかつ
所望のときにメインホストシステムへ逆通信して
データを送りまたはそこからデータを受ける通信
能力を維持する周辺−制御器の手中にそれらを置
くことである。 しばしば、ネツトワークの構築的おび機能的な
構造が、遠隔端末機と中央のメインホストコンピ
ユータまたは複数のそのようなホストコンピユー
タとの間のデータ通信のためのコンポーネントの
最も効果的な使用を与えるようにどのように構成
するかということについて問題が生ずる。 １つまたはそれ以上のメインホストコンピユー
タシステムが非常に多くの遠隔端末装置をデータ
通信目的のために動作させるここに述べられたデ
ータ通信ネツトワークは、データ転送を制御する
手段を与え、それにより遠隔端末装置からの16ま
でのデータ通信ラインが、ラインサポートプロセ
サの一部である16個のラインアダプタに接続さ
れ、そのラインサポートプロセサは、多種の異な
るライン通信規格が満足されているかということ
を検査し、かつそれからネツトワークサポートプ
ロセサとの動作のための共通のライン規格を与え
る。ネツトワークサポートプロセサは、１つのメ
インホストプロセサまたは複数の４つまでのメイ
ンホストプロセサのうちの１つのいずれかからの
データ転送命令の開始を受け、かつデータ転送命
令を始めたその特定のホストコンピユータおよび
遠隔データ端末装置の間の必要なデータ転送の実
行を調べる。ラインサポートプロセサおよびネツ
トワークサポートプロセサの間の通信は、基準化
されかつ遠隔データ通信端末装置に必要な多種の
規格の影響を受けない。ネツトワークサポートプ
ロセサおよびそのサテライトラインサポートプロ
セサは、分布された処理機能が通信ネツトワーク
のアーキテクチヤにおいて生ずるようにされるフ
ロントエンド制御器を構成する。 ここに用いられたネツトワークサポートプロセ
サは、メモリ制御回路が一体的に設けられて、ス
ライドイン回路カードにおけるその機能をモジユ
ール化する。ネツトワークサポートプロセサのこ
のメモリ制御回路は、シエアドメモリストレージ
手段の使用のためマスタプロセサおよびスレイブ
プロセサへのメモリアクセス可能性を基本的に与
える。 データ通信ネツトワークにおいて用いられるネ
ツトワークサポートプロセサのプロセサ−制御器
回路の一部を形成するメモリ制御回路がここに述
べられる。メモリ制御回路は、基本的には、ここ
に述べられるマスタプロセサまたはスレイブプロ
サとともに働き、かつマスタ／スレイブプロセサ
にプログラムおよび命令のための余分なローカル
メモリスペースを与える、回路カードであり、か
つさらに、マスタ／スレイブプロセサが大きなシ
エアドメモリにアクセスすることを可能にするア
クセスアドレス論理を与える。デユアルメモリ回
路制御カードが設けられ、そのカードは、一方
が、マスタプロセサのためであり、かつ他方がス
レイブプロセサのためであり、かつしたがつてマ
スタメモリ制御回路およびスレイブメモリ制御回
路で示される。マスタおよびスレイブメモリ制御
回路の両方は、基本的には、マスタおよびスレイ
ブメモリ制御回路の両方がシエアドメモリの同じ
エリアへアクセスしようとしたとき、その衝突が
マスタメモリ制御カードにおけるモジユール選択
論理により解決されるように、マスタメモリ制御
回路がモジユール選択論理を与えるということを
除けば、設計においては同一である。マスタおよ
びスレイブメモリ制御回路の間のような調整が、
割込み要求およびフラグを運ぶ相互接続するライ
ンの組により処理される。 NSPとしてここに示されるネツトワークサポー
トプロセサは、デユアルプロセサであり、フロン
トエンドデータ通信プロセサとしてプログラムさ
れる汎用ミニコンピユータである。上述した引用
された特許において議論されるように、ある種の
メインホストコンピユータは、メツセージレベル
インターフエイス（MLS）能力として知られる
ものを与えるシステムのために設計されてきた。
ネツトワークサポートプロセサの使用およびその
データ通信能力と適合するものは、これらのタイ
プのメインホストコンピユータシステムである。
このように、上述したメツセージレベルインター
フエイス能力を用いかつ一連のデータ通信プロセ
サを含むデータ通信サブシステムがここに含まれ
る。これらのデータ通信プロセサは、時々、デー
タ通信フレーム認識プロセサと呼ばれ、かつ各々
が、通信端末装置またはモデムに接続する一連の
データ通信ラインにデータ通信および制御能力を
与えるという概念に基づいて、ラインサポートプ
ロセサ（LSP）の公式名称でここに用いられる。
任意のデータ通信サブシステムは、ネツトワーク
サポートプロセサにより制御される。メツセージ
レベルインターフエイスの動作およびその使用
は、この開示の中に援用された上述の特許におい
て述べられている。 このデータ通信サブシステムにおいて、ホスト
コンピユータは、４つほどのネツトワークサポー
トプロセサ（NSP）をサポートする。さらに、ネ
ツトワークサポートプロセサの各々は、４つほど
のラインサポートプロセサ（LSP）をサポートす
ることができ、一方各ラインサポートプロセサ
は、16個までのラインアダプタをサポートする。
このように、１つのホストコンピユータは、256
ほどのデータ通信ラインを制御する能力を有する
ことがわかる。第１Ａ図に示されるように、１つ
のネツトワークサポートプロセサは、４つの別々
のホストコンピユータとインターフエイスするこ
とができるということもわかる。 第１Ａ図を参照すると、データ通信ネツトワー
クの全体図が見られる。ネツトワークサポートプ
ロセサ８０は、一方側のデータリンクインターフ
エイスとして示される接続１００ｉを有してお
り、それに対し他方側の接続１００ｍは、メツセ
ージレベルインターフエイスとして示される。１
００ａ，１００ｂ，１００ｃおよび１００ｄとて
して示される一連のホストコンピユータは、MLI
ラインとして示される接続ライン１５（１５ａ，
ｂ，ｃ，ｄ）を有し、それらの各々は、ここに援
用された上述した特許において述べられる分布カ
ードへ接続される。接続モジユール１０６ａは、
２０ａ，２０ｂ，２０ｃおよび２０ｄで示される
４つの分布カードをサポートして示される。これ
らの分布制御カード（DC）は、任意のホストコ
ンピユータシステムの特定のネツトワークサポー
トプロセサへの接続−切断機能を規定し、かつこ
れらの分布制御カードは、上述した特許において
述べられる。 第１Ａ図のネツトワークの他方側において、典
型的な分布カードDC２０として示される分布カ
ードをサポートする接続モジユール１０６ｂが示
される。この分布カード２０は、３００ａ，３０
０ｂ，３００ｃおよび３００ｄで示される少なく
とも４つのラインサポートプロセサへの制御され
た接続および切断を規定する。ラインサポートプ
ロセサの各々は、16個までのラインアダプタから
なつてもよい“電気インターフエイス”で示され
たブロツクに接続する。電気インターフエイス装
置は、４００ａ，４００ｂ，４００ｃおよび４０
０ｄで示される。 第１Ａ図に示されるように、各ホストコンピユ
ータは、１０６ａと同様な４つまでの接続モジユ
ールと接続され得、このようにさらにネツトワー
クの接続可能性を拡げる。 上述した特許において述べたように、メインホ
ストコンピユータは、ルーチンに基づいて動作
し、それによりＩ／Ｏコマンドは、フロントエン
ドプロセサが“結果記述子”ワードを、タスクの
完了または任意の例外条件を示すためにメインコ
ンピユータに送り戻した後、実行のためフロント
エンドプロセサに送られる。ネツトワークサポー
トプロセサは、“メツセージレベル”でホストコ
ンピユータシステムと通信する。この転送プロセ
スは、データ通信ネツトワークをサポートするの
に必要な多くのオーバヘツドからホストコンピユ
ータを解放する。NSPは、ホストシステムからメ
ツセージを受け、かつそれらを必要ならば翻訳
し、かつ適当なデータ通信プロトコルを用いて、
ホストコンピユータに結果記述子が戻された後所
望のデータ通信装置にメツセージが送られるとい
うことを確実にする。 もし、メツセージが送られることができないと
いうことが起これば、ネツトワークサポートプロ
セサは、そのメツセージがなくなつていないとい
うことを確実にすることによつて完全さを維持す
る。このことは、メツセージを一時的に記憶する
ことによりかつメインホストコンピユータに適当
な結果記述子ワードを戻すことによつてなされ
る。データ通信ネツトワーク端末装置から入来す
るメツセージは、必要ならば編集されかつ翻訳さ
れ、かつそれからその編集されたメツセージはキ
ユーに置かれその後、メツセージの送信が、ホス
トコンピユータがメツセージの送信の要求を示し
たとき開始される。 第１Ｂ図を参照すると、ネツトワークサポート
プロセサのハードウエアオリエンテーシヨンが、
９ないし12枚のカードからなるように示されてい
る。ベースモジユール装置１０６は、スライドイ
ンコネクタカードのためのハウジング設備であ
る。一方端に、分布カードDC２０が見られ、か
つ他方端に、上述した特許において説明された機
能を有するメインテナンスカード２０ｍが見られ
る。ネツトワークサポートプロセサ８０は、デユ
アルプロセサ態様で、MLIステートマシンとして
示されるプロセサ５０ａとNDL（ネツトワーク
定義言語）ステートマシンとして示される第２の
プロセサ５０ｂとからなることがわかるであろ
う。これらのプロセサの各々は、６６ａおよび６
６ｂとして示されるメモリ制御カードを有する。
MLIステートマシンプロセサ５０ａは、インター
フエイスカード１０５ｉに接続し、そのカード
は、メツセージレベルインターフエイスをライン
サポートプロセサ３００に接続するフオアプレー
ンケーブル１０５ｐを有している。ホストシステ
ムへのおよびそこからの接続は、ベースモジユー
ル１０６のバツクプレーンを介してかつ分布カー
ド２０を介して処理される。一連のRAM回路カ
ードは、“シエアドメモリ”設備を与え、かつエ
レメント９０として示される。 このように、ハードウエア構成におけるネツト
ワークサポートプロセサは、２枚のプロセサカー
ドを含み、それらは各々、ユニバーサル入力／出
力ステートマシン（UIOSM）として述べられ
る。これらのプロセサの各々は、６６ａおよび６
６ｂとして示される別々のメモリ制御カード
（MEMCTL）を有する。それから、インターフ
エイスカード１０５ｉ（第１Ｂ図）は、外部デー
タリンクインターフエイスおよびメツセージレベ
ルインターフエイス（DLI／MLI）を与える。さ
らに、シエアドメモリを与える４ないし７枚の
RAMカード９０がある。 第２図は、ネツトワークサポートプロセサのブ
ロツク図を示す。ステートマシンカード５０ａお
よび５０ｂは、同じカードであるが、しかしMLI
ステートマシン（マスタプロセサ）およびNDL
ステートマシン（スレイブプロセサ）として示さ
れる。その２枚のプロセサカードの間の唯一の差
は、含まれるジヤンパおよびPROMである。プロ
セサカードの各々は、多種な制御レジスタに加え
て32KバイトほどのPROMを有する16ビツトプロ
セサエレメントを備える。 マスタプロセサまたはMLIステートマシン５０
ａは、その関連したマイクロコードとともに、イ
ンターフエイスカード１０５ｉを介してホストコ
ンピユータとの通信に対し責任がある。マスタプ
ロセサ５０ａは、シエアドメモリ９０および制御
ライン６６ｉを介してスレイブプロセサ５０ｂ
（NDLステートマシン）と通信する。 スレイブプロセサ５０ｂ（NDLステートマシ
ン）およびそのマイクロコードは、ホストコンピ
ユータ１００で交換されたすべてのNSPメツセー
ジのソースである。また、ラインサポートプロセ
サ３００へのインターフエイスのために必要な一
般的なプログラムは、NDLステートマシンによ
り実行される。各メモリ制御（MEMCTL）カー
ド６６ａおよび６６ｂは、“ローカル”RAMメモ
リの16Kバイトを含む。しかしながら、特定のメ
モリカードと関連するプロセサだけが、そのロー
カルメモリに対するアクセスを有する。メモリ制
御カード（６６ａまたは６６ｂのいずれか）もま
た、関連するプロセサが第１Ｂ図のRAMカード
上のシエアドメモリ９０へのアクセスを得ること
が可能になる論理回路を有する。MLIメモリ制御
カード６６ａ上に設けられた論理は、右のプロセ
サメモリアクセスの衝突を解決するように作用す
る。このカードはまた、プログラム可能な速度発
生器およびインターバルタイマを有する。 第２図のシエアドメモリ９０は、各々が32Kバ
イトを有するRAMカードから構成される。この
メモリは、ステートマシンカード５０ａおよび５
０ｂ上の２つの（マスタおよびスレイブ）プロセ
サにより分割される。“シエアドメモリ”９０へ
のアクセスは、メモリ制御カード６６ａおよび６
６ｂにより制御される。 （第８図を参照して後述する）インターフエイ
スカード１０５ｉは、ホストコンピユータ１００
およびラインサポートプロセサ（LSP）３００の
間でインターフエイスするために用いられる論理
を有する。インターフエイスカード１０５ｉは、
DLIと呼ばれる部分、または分布カード２０およ
びホストコンピユータ１００の間の相互交換のた
めのデータリンクインターフエイスを有する。イ
ンターフエイスカード１０５ｉはまた、メツセー
ジレベルインターフエイスで示されるフオアプレ
ーン接続を有しており、それを介して、たとえば
２０のような分布カードかつまたラインサポート
プロセサ３００へ接続する。これらの外部インタ
ーフエイスに加えて、インターフエイスカード１
０５ｉは、装置のクリアのため、割込み要求の処
理のため、かつ全ネツトワークサポートプロセサ
に対するマスタクロツク制御（８メガヘルツ）の
ための論理回路を含む。 第３図に示されるように、NSPのデユアルプロ
セサの各プロセサは、３本のバスを介して通信す
る。Ｉ／Ｏバス１０とメモリアドレスバス１６
（MADDR）とメモリデータバス１２
（MEMOUT）とがある。 Ｉ／Ｏバス１０は、ホストコンピユータのメイ
ンメモリへ書込まれまたはステートマシンプロセ
サ５０ａ，５０ｂのレジスタの間もしくはメモリ
制御カード６６ａ，６６ｂおよびインターフエイ
スカード１０５ｉ上のレジスタの間で転送される
べきデータを運ぶ。MEMOUTバス１２は、メモ
リ（シエアドメモリ９０）から読出される情報を
転送する。この情報は、実行可能な命令またはメ
モリオペランドまたはデータであつてもよい。メ
モリアドレスバスMADDR１６は、書込まれまた
は読出されるべき現在のメモリワードを指示す
る。 第２図に示されたように、NSPのデユアルマス
タースレイブプロセサシステムは、MLIプロセシ
ング部分およびMDLプロセシング部分の２つの
部分からなる。 MLIプロセシング部分：第２図を参照すると、
NSP８０のMLIプロセシング部分は、マスタプロ
セサ５０ａ（MLIステートマシン）とMLIメモリ
制御カード６６ａとさらにインターフエイスカー
ド１０５ｉとからなる。 そのプロセサは、メモリ制御６６ａおよびシエ
アドメモリ９０のカード上に位置したRAMに加
えてPROMにより駆動される。MLIステートマシ
ンマスタ５０ａは、達成されるべきホストデータ
転送の形式を決定し、かつまたインターフエイス
カード１０５ｉのMLIポート１０５ｐを介してラ
インサポートプロセサのデータ転送を制御する。
NSPのMLIプロセシング部分は、シエアドメモリ
９０を介してスレイブプロセサ５０ｂ（NDLス
テートマシン）と通信する。インターフエイスカ
ード１０５ｉは、このカードが、高いレベルのモ
ードでホストコンピユータ１００へMLIステート
マシンをインターフエイスすることを可能にする
PROMを有する。インターフエイスカード１０５
ｉは、実際のデータ転送の詳細を処理する。 NDLプロセシング部分：第２図に示されるよ
うに、NDLプロセシング部分は、NDLメモリ制
御カード６６ｂ上に位置するローカルメモリによ
り駆動されまたはシエアドRAMメモリ９０から
のデータにより駆動されるスレイブプロセサ５０
ｂ（NDLステートマシン）からなる。ステート
マシンPROM（プログラムメモリ）は、ネツトワ
ークサポートプロセサが初期設定されると、ホス
トコンピユータから（メモリ制御カードにおけ
る）ローカルメモリへかつシエアドRAMへプロ
グラム情報をロードするブートストラツプを有す
る。このプログラムはそれから、NDLステート
マシン５０ｂ（スレイブプロセサ）を駆動する。 NDLプロセシング部分は、ラインサポートプ
ロセサ３００との通信を与える。通信は、MLIス
テートマシン５０ａの制御下にあるインターフエ
イスカード１０５ｉとシエアドメモリ９０とを介
してなされる。ラインサポートプロセサ３００へ
のおよびそこからのデータ転送は、（第７図およ
びその説明においても示される）インターフエイ
スカード１０５ｉに位置する直接メモリアクセス
（DMA）論理回路により制御される。このDMA
論理回路は、MLIステートマシン５０ａの制御下
において作動する。 MLIステートマシン５０ａが、LSP３００のた
めのデータのブロツクを有しているとき、データ
は、シエアドメモリ９０に置かれる。NDLステ
ートマシン５０ｂは、LSPが利用できるというこ
とを割込み信号によつてMLIステートマシン５０
ａに知らせる。MLI５０ａステートマシンはそれ
から、インターフエイスカード１０５ｉに、メツ
セージレベルインターフエイスチヤネル１０５ｐ
を介してシエアドメモリ９０からLSP３００へデ
ータを転送するように仕向ける。同様に、ライン
サポートプロセサ３００が、NDLステートマシ
ン５０ｂのためのデータを有していると、そのデ
ータは、MLIステートマシン５０ａの制御下にあ
るシエアドメモリ９０に置かれる。MLIステート
マシン５０ａはそれから、ラインサポートプロセ
サデータが今利用できるということを割込み信号
によつてNDLステートマシン５０ｂに合図す
る。 ネツトワークサポートプロセサのためのメモ
リ：ネツトワークサポートプロセサ（NSP）は、
２つの基本形式のメモリを含む。それらは、プロ
グラマブルリードオンリメモリ（PROM）とラン
ダムアクセスメモリ（RAM）である。ネツトワ
ークサポートプロセサの好ましい実施例におい
て、MLIステートマシンのPROM構成は、8Kバ
イトをホールドするようにされ、一方NDLステ
ートマシンは、2Kバイトをホールドするように
される。PROMは、それが位置するプロセサステ
ートマシンに対してのみアクセス可能である。 メモリ制御カード６６ａおよび６６ｂの各々
は、関連するステートマシンプロセサに対しての
みアクセス可能である16Kバイトのローカル
RAMを有する。他方、シエアドRAMメモリ９０
は、２つのプロセサステートマシンのいずれかに
対して利用できる。 メモリアクセス動作の間、クロツク（８メガヘ
ルツ）期間が、適当なメモリタイミングを生ずる
ために遅延される。すべてのメモリ書込動作は、
３つのクロツク期間を必要とする。すべての
PROMおよびローカルメモリ読出動作は、１つの
クロツク周期を必要とし、それに対しシエアドメ
モリ読出動作は、２つのクロツク期間を必要とす
る。 ユニバーサル入力／出力ステートマシン：第３
図に示されるように、ユニバーサル入力／出力ス
テートマシンカードの主な機能エレメントが図示
される。マスタプロセサステートマシンおよびス
レイブプロセサステートマシンカードの両方が、
論理的に同一である。各カードは、ネツトワーク
サポートプロセサのための動作のシーケンスを制
御するプロセシング論理回路を有している。プロ
セシング回路は、メモリアドレシング論理４１と
プログラムメモリPROM５０とカード操作論理３
２，３３，３４と命令実行論理２３と外部バス論
理６０Ｌとからなる。プロセシング論理は、ネツ
トワークサポートプロセサにおける他の回路へそ
のステートマシンをインターフエイスする。 メモリアドレシング論理：プロセサステートマ
シンメモリアドレシング回路が、第４図に示され
る。アドレシング論理は、プログラムカウンタ
（PC）４１と、メモリ基準レジスタ（MRR）４
０と、スタツクメモリ４５と、繰返しカウンタ４
２とからなる。PC４１およびMRR４０は、メモ
リアドレスポインタとして用いられる。 PC４１は、現在の命令またはその命令のため
のオペランドを指示する。各命令が実行される
と、PC４１は、自動的に増分しかつそれから次
の命令を指示する。その命令は、ステートマシン
PROM５０、または第７図のローカルメモリ６６
ｍもしくはシエアドメモリ９０のいずれかにあ
る。 メモリ基準レジスタ（MRR）４０は、オペラ
ンドアドレスがPC＋１（増分されたプログラム
カウンタ４１）に記憶されることができないと
き、次のオペランドのアドレスを記憶するために
用いられる。たとえば、プログラムが、データの
ワードの内容を検査しなければならないとき、
MRR４０は、データワードのアドレスでロード
される。これによつて、多種なステートマシン命
令のうちのいずれかが、このデータワードをオペ
ランドとして用いる間実行される。 繰返しカウンタ４２は、動作を256回まで繰返
すようにできるレジスタである。繰返しカウンタ
４２は、０ないし255の値でロードされ、かつ各
繰返された動作で減分される。繰返しカウンダが
アンダーフローする（すなわち０よりも小さな値
を有する）と、繰返し動作が、終了し、かつ次の
命令が取出される。（MRR４０またはPC４１で
ある）メモリオペランドのアドレスソースは、繰
返された動作の各実行で自動的に増分される。ス
タツクメモリ４５は、サブルーチンが呼出される
と現在のプログラムアドレスを保持するために用
いられ、かつそれからサブルーチンが“リター
ン”命令で終了すると、そのアドレスを再び記憶
するために用いられる。スタツクメモリ４５は、
16個の入れ子形サブルーチンのストレージを与え
る16ほどのアドレスを保持することができる。 PROM：プロセサステートマシンにおいて用い
られるPROM５０は、好ましい実施例において
は、8Kバイトストレージエレメントである。 データ操作論理：第５図においては、UIOステ
ートマシンプロセサのデータ操作論理のブロツク
図が示される。このデータ操作論理は、（エレメ
ント３０で示される）16個の汎用アキユムレータ
と、オペランドレジスタ３１と、算術論理装置
（ALU）３２と、バイト−スワツプ回路３４と、
シフト論理回路３３とからなる。アキユムレータ
３０のアキユムレータの16ビツトレジスタは、操
作のための情報を記憶するために用いられ、かつ
多種な動作の結果を保持するために用いられる。 オペランドレジスタ３１は、現在の命令のオペ
ランドをホールドする。ALU３２は、オペラン
ドレジスタ３１およびアキユムレータ３０からの
データを受信する。多種な論理および算術動作
は、上述した特許において述べられたように、そ
のデータに基づいて実行される。ALU３２は、
バイトスワツプ論理回路３４とシフト論理回路３
３へ出力を与える。 バイトスワツプ論理出力は、ALU３２により
与えられるバイトシーケンスのシーケンシヤル順
序を置き替えるために用いられる。バイトスワツ
ピングにおいて、ALU出力の最上位バイトは、
最下位バイトで置換され、かつ同様に最下位バイ
トは、シーケンシヤル順序で最上位バイトで置換
される。 シフト論理回路３３は、ALU出力を左または
右にシフトまたは回転させるために用いられるこ
とができる。また、シフト論理回路は、ALU出
力を直接かつ変更なく転送することができる。 命令実行論理：第６図には、UIOステートマシ
ンプロセサの命令実行論理のブロツク図が示され
る。命令実行論理回路は、命令レジスタ２２と、
PROMの命令デコーダ組と、エレメント２３の
PROMの出力のためのラツチングレジスタとから
なる。命令レジスタ２２は、現在のステートマシ
ン命令をホールドする。この現在の命令は、その
ステートマシンにおけるPROM５０から、または
ローカル６６ｍもしくはシエアドメモリ９０のい
ずれかから受信される。命令デコーダRPOM２３
は、命令レジスタ２２によりアドレスされる。
PROM２３は、その命令を、（たとえばチツプイ
ネーブル、カウンテイング制御などのような）ス
テートマシンプロセサの動作を制御する40個の異
なる制御信号へデコードする。デコーダRPOM２
３の出力は、タイミングまたは信号の安定性が必
要とされるならば、レジスタによりラツチされ
る。 外部バス論理：第７図を参照すると、ステート
マシンプロセサ２の主な外部バスが、インターフ
エイスカード１０５ｉとメモリ制御カード６６と
に接続されて示される。ステートマシンカード２
に外方向に延びるこれらのバスは、Ｉ／Ｏバス１
０と、メモリアドレスバス（MADDR）１６と、
メモリデータアウトバス（MEMOUT）１２と、
プツト／ゲツトイネーブル線60pgとである。 第７図に示されるように、メモリアドレスバス
１６およびＩ／Ｏバス１０も、それ自身のローカ
ルメモリ６６ｍを保持するメモリ制御カード６６
に接続する。また、メモリデータアウトバス１２
は、バス延長１２′に沿つてメモリ制御カード６
６からデータを受けることができる。メモリ制御
カード６６は、データバスと、シエアドメモリ９
０に接続するアドレスバスとを有する。Ｉ／Ｏバ
ス１０および１０′は、ローカルメモリ６６ｍお
よびシエアドメモリ９０に情報を転送するために
用いられる。Ｉ／Ｏバス１０は、ステートマシン
プロセサカード２に命令およびデータを戻すため
にも用いられる。 MADDRバス１６のためのメモリアドレスは、
(a)ステートマシンプロセサカード２または他の(b)
インターフエイスカード１０５ｉのいずれかにお
いて発生する。ステートマシン２は、ローカルメ
モリ６６ｍ、シエアドメモリ９０またはPROM５
０（第４図）のいずれかをアドレスする。インタ
ーフエイスカードは、直接メモリアクセス
（DMA）のみの間に、ローカルまたはシエアドメ
モリをアドレスする。ユニバーサルＩ／Ｏステー
トマシンプロセサを含み、かつ上述してここに援
用された前記の特許において、これらの出願の第
２図から、２つの制御レジスタ３７，３８が述べ
られたことがわかるであろう。これらは、応用制
御レジスタと呼ばれ、かつステートマシンプロセ
サ２に対して外部にある論理のための情報を記憶
するために用いられる。これらの応用制御レジス
タは、そのレジスタが、ステートマシンプロセサ
２において発生するデータを受けるという点で独
特であるが、制御レジスタのデータは、ステート
マシン２以外のカードにおいて発生する信号によ
りクロツクされる。 第７図において、インターフエイスカード１０
５ｉは、ホストコンピユータ１００へのデータリ
ンクインターフエイス（DLI）と、ラインサポー
トプロセサ３００へのメツセージレベルインター
フエイス（MLI）を有して示される。さらに、イ
ンターフエイスカードは、それ自身とステートマ
シンカード２との間に割込みラインおよび割込み
認識を有する。メモリ制御カード６６はまた、
NDLプロセサ５０ｂとの間の信号の交換のため
の制御ライン６６ｉを有する。 インターフエイスカード：インターフエイスカ
ード１０５ｉの主なエレメントは、第８図のブロ
ツク図に示される。分布カード２０ａは、データ
リンクインターフエイス（DLI）を介して、デー
タリンクインターフエイス論理１００ｉに接続す
る。 分布カード２０は、バス１０５ｐを介してMLI
論理１００ｍに接続する。MLIメモリ制御カード
６６ａは、バス１６および１２によつて、メツセ
ージレベルインターフエイス論理１００ｍに接続
する。メツセージレベルインターフエイス
（MLI）ステートマシンプロセサ５０ａは、フロ
ントプレーンＩ／Ｏバスを介して、DLI論理１０
０ｉとPROMシーケンサ１００psとMLI論理１０
０ｍとに接続する。 インターフエイスカード１０５ｉは、ホストコ
ンピユータシステム１００とネツトワークサポー
トプロセサとの間にデータリンクインターフエイ
ス（第７図）を設け、かつそれはまた、ネツトワ
ークサポートプロセサとそれが制御するラインサ
ポートプロセサ（LSP）との間にメツセージレベ
ルインターフエイス（第７図）を設ける。第８図
を要約すると、インターフエイスカードは、MLI
部分１００ｍとDLI部分１００ｉとPROMシーケ
ンサ１００psとを有している。第１Ｂ図におい
て示されたように、インターフエイスカードは、
フオアプレーンコネクタを介して他のNSP回路と
通信する。 メツセージレベルインターフエイス論理１００
ｍ：ネツトワークサポートプロセサ（NSP）８０
と任意の個別のラインサポートプロセサ（LSP）
３００との間のデータ転送は、インターフエイス
カード１０５ｉにおける標準のMLI論理回路１０
０ｍによつて実行される。これは、第７図、第８
図および第９図において示される。実行されたこ
のデータ転送は、DMAモードまたは非DMAモー
ドのいずれかである。 DMAモードにおいて、DMAアドレスカウンタ
は、転送されるべきメモリにおける最初のワード
に対する“ポインタ”としてMLIステートマシン
５０ａにより初期設定される。同時に、転送カウ
ンタが、転送されるべきワードの数の補数ととも
にステートマシンプロセサ５０ａにより初期設定
される。DMA論理は、さらにステートマシンプ
ロセサ５０ａによる介在なしでデータ転送を処理
する。各ワードが転送されるにつれて、DMAア
ドレスカウンタは、増分され、かつDMA“転送
カウンタ”は、減分される。DMA動作はそれか
ら、DMA“転送カウンタ”がオーバフローした
とき、たとえばその値が“０”であるとき、通常
完了する。DMA論理はそれから、たとえばDMA
タイムアウトまたは予期しないLASPステータス
信号のような異常な条件が検出されるとDMAモ
ードを終了する。 すべてのダイレクトメモリアクセス動作
（DMA）は、MLIステートマシンプロセサ５０ａ
により初期設定され、かつDMA制御PROMによ
り制御される。DMA動作の間、ステートマシン
プロセサへのクロツクは、禁止され、かつステー
トマシンPUTレジスタ、GETレジスタおよび
Ｉ／Ｏバスが不能化される。 非DMAモード：非DMAモードにおいて、デー
タは、ラインサポートプロセサ（LSP）３００
（特定的には、選択されたLSP３００ａ，３００
ｂ，３００ｃまたは３００ｄ）にワードごとに転
送される。この非DMAモードにおいて、データ
転送は、MLIステートマシンプロセサ５０ａの直
接の制御下において実行される。データは、Ｉ／
Ｏバス１０からホールデイングレジスタ（第９
図）に転送され、かつそれからインターフエイス
カード１０５ｉのMLIサーキツト１００ｍを介し
てLSP３００に転送される。 メツセージレベルインターフエイス論理回路１
００ｍは、第９図のブロツク図において示され
る。DMAレジスタ１２０は、トランスミツタTX
へかつそれからレシーバRXへそしてステートマ
シンプロセサカード５０ａに運ばれた後フオアプ
レーンメモリバスに沿つてデータを受ける。ライ
ンサポートプロセサ３００は、DLIを介して接続
モジユール１０６ｂに接続しかつレシーバRXへ
のMLI論理ラインを介して電気インターフエイス
EI（ラインアダプタ）に接続する。ステートマ
シンプロセサ５０ａは、Ｉ／Ｏバス１０を介して
DMAアドレスレジスタ１６０およびホールデイ
ングデータレジスタ６０に接続する。アドレスレ
ジスタ１６０の出力は、メモリアドレスバス１６
を介してメモリ制御カード６６およびステートマ
シン５０ａに運ばれる。 データリンクインターフエイス論理回路
（DLI）：第１０図は、回路１００ｉとして第８
図に最初に示されるデータリンクインターフエイ
ス論理回路のブロツク図である。このデータリン
クインターフエイス論理回路は、第８図のMLIス
テートマシンプロセサ５０ａと関連するDLI回路
である。第１０図において、先入れ先出し
（FIFO）スタツクレジスタ１００i3が示される。
これは、各ワードが16ビツトである64ワードレジ
スタである。このレジスタは、ホストコンピユー
タ１００へ転送されるべきデータをホールドす
る、でなければホストコンピユータから受けるデ
ータをホールドする。３状態ドライバーレシーバ
回路１００i1は、バツクプレーンを介してコンピ
ユータ１００へまたはそこからデータを送りかつ
受ける。これはまた、内部データバス上のデータ
をも受ける。データの他のソースは、３状態ドラ
イバーレシーバ１００i5へのフオアプレーン接続
を有するメモリ制御カード６６ａである。この３
状態ドライバーレシーバ１００i5は、内部データ
バスを介してホールデイングレジスタ１００i2に
接続し、そのレジスタは、スタツクレジスタ１０
０i3へ入力を与える。スタツクレジスタ１００i3
の出力は、３状態ドライバーレシーバ１００i5お
よび１００i1の両方に出力を与えるインバータ１
００i4に送られる。 PROMシーケンサ：PROMシーケンサ１００
psは、第８図のインターフエイスカード１０５
ｉに関連するブロツクにおいて示される。この
PROMシーケンサは、ホストコンピユータシステ
ムに向けられる標準DLI動作を実行するのに必要
なオーバヘツド動作からステートマシンプロセサ
５０ａを解放するように設計される。PROMシー
ケンサにおける論理回路は、ホストシステムデー
タ転送のための標準MLIプロトコルを与えそれに
従うように設計されている。PROMシーケンサ
は、ステートマシンプロセサにより初期設定され
る開始アドレスレジスタからの開始PROMアドレ
スを受ける。このRPOMシーケンサはそれから、
一連の制御ステートを介して進み、必要なデータ
転送動作を実行する制御信号を与える。シーケシ
ングは、PROMシーケンサが割当てられたタスク
を完了するまで、または予期されていない条件が
検出されるまで続く。ステートマシンプロセサ
は、割込み信号およびステータスレジスタ信号に
よつて予期されない条件を知らされる。ステータ
スレジスタは、割込みの理由を規定する。 メモリ制御カード（MEMCTL） 第２図に対して上述したように、ネツトワーク
サポートプロセサ８０は、メモリ制御カード６６
ａおよび６６ｂを保持し、かつこれらの制御カー
ドの各々は、ネツトワークサポートプロセサ内の
２枚のステートマシン５０ａ，５０ｂのプロセサ
カードの特定のものと関連する。メモリ制御カー
ド６６の基本エレメントのブロツク図は、第１１
図に示される。 第１１図に示されるように、メモリ制御カード
６６は、8Kワードのローカルメモリを与える。
このローカルメモリは、その関連したステートマ
シンプロセサによる排他的な使用のためのもので
あり、すなわち言うなれば、メモリ制御カード６
６ａは、MLIプロセサ５０ａの排他的な使用のた
めのものであり、他方メモリ制御カード６６ｂ
は、NDLプロセサ５０ｂの使用のための排他的
なものである。メモリ制御カードはまた、特定の
ステートマシンプロセサが、シエアドメモリ９０
の132Kまでのワードをアドレスすることを可能
にする論理回路を含む。ネツトワークサポートプ
ロセサ８０において与えられる実際のシエアドメ
モリは、NSPソフトウエアの制限によつて115K
ワードに限定される。ネツトワークサポートプロ
セサにおける他のカードとの通信は、第１Ｂ図に
おいて示されるフオアプレーンコネクタを介して
なされる。 第１１図に示されるメインテナンスカード信号
PRIF，DSIM，MAINT，SELの使用は、ここに
参考のために含まれた上述の特許において述べら
れている。 第１１図に示されるように、各場合におけるメ
モリ制御カードは、MLIメモリ制御カード６６ａ
が、破断線で囲まれて示される加算されたモジユ
ール選択論理回路を有するということを除いては
同じである。 メモリ制御カード６６ａの点線内のモジユール
選択論理のみが必要である。なぜならばステート
マシンカードの一方が、マタプロセサ５０ａであ
り、それに対し他方のステートマシン、NDLプ
ロセサ５０ｂが、スレイブプロセサであるからで
ある。このように、モジユール選択論理は、マス
タプロセサカードをスレイブプロセサカードから
区別し、かつ各カードがシエアドメモリ９０を使
用することが可能であるとき選択される。 ステートマシンプロセサからのメモリアドレス
バス１６は、論理メモリ６６ｍへの算術論理装置
６６ｕに送られ、アドレス選択レジスタ６６ｓへ
も送られ、そのレジスタ６６ｓは、データ出力が
ALU６６ｕから送られるベースアドレスレジス
タ６６ｒへ運ばれる出力を有する。ALU６６ｕ
は、アクセスのためシエアドメモリ９０に送られ
るメモリアドレスを与える。メインテナンスカー
ド２０ｍからのシミユレートされたテスト信号は
また、ALU６６ｕおよびローカルメモリ６６ｍ
へゲートされてもよい。 Ｉ／Ｏバス１０は、ベースアドレスレジスタ６
６ｒ内へ、ローカルメモリ６６ｍへ、かつデータ
バス１０dbへデータを送る。 ローカルメモリ：メモリ制御カード６６のロー
カルメモリ６６ｍ（第１１図）は、そのカードに
関連した特定のステートマシンプロセサのための
RAMの８、192 17ビツトワードを与える。この
RAMメモリは、メモリアドレスバス１６からの
アドレス情報を受け、かつまたＩ／Ｏバス１０か
らの入力データをも受ける。ローカルメモリ６６
ｍからのデータ出力が、共通のメモリデータアウ
トバス、MEMOUT１２を介する。 シエアドメモリ制御：メモリ制御カード６６の
シエアドメモリ“制御”部分は、ステートマシン
プロセサのアドレシング能力を131Kワードまで
拡げることを可能にする回路を有する。論理回路
は、MAP発生器PROM（図示せず）と16ベース
アドレスレジスタ（BAR）６６ｒと17ビツト算
術論理装置（ALU）６６ｕとからなる。 MAP発生器は、バス１６上のメモリアドレス
の最上位の４ビツトをデコードする32×8PROM
である。このデコーデイングは、シエアドメモリ
９０がアドレスされるべきかどうかを判断する。 ベースアドレスレジスタ（BAR）６６は、
8BARの２つのグループに等しく分けられる。こ
のように、16個のこれらのベースアドレスレジス
タがある。これらのうちの一方のグループ
（BAR０−BAR７）は、シエアドメモリ９０が、
ステートマシンプログラムカウンタ４１によりア
ドレスされるときに用いられる。ベースアドレス
レジスタの他方のグループ（BAR８−BAR１
５）は、シエアドメモリが、ステートマシンプロ
セサのメモリ基準レジスタ（MRR）４０により
アドレスされるときに用いられる。 ベースアドレスレジスタ６６ｒのいずれかが、
ソフトウエアによりＩ／Ｏフオアプレーンバス１
０を介してロードされ、かつそれらが、シエアド
メモリ９０における4Kエリアを取囲むベースア
ドレスを指示する。ALU６６ｕへのベースアド
レスレジスタ出力は、ステートマシンメモリアド
レスバス制御ライン１６をデコードすることによ
り選択される。このデコーデイングは、８個ベー
スアドレスレジスタの一方のグループを選択す
る。３つの上位メモリアドレス（14：03）をデコ
ードすることによつて、その特定のグループにお
ける８ベースアドレスレジスタの１つが、選択さ
れる。 算術論理装置（ALU）：メモリ制御カード６
６のALU６６ｕは、17ビツトアダーである。Ａ
入力は、ベースアドレスレジスタから引出され、
かつＢ入力は、メモリバス１６から引出される。
データ出力は、シエアドメモリアドレスバス
（XMADR）へ与えられる。16ビツトベースアド
レスレジスタは、算術論理装置Ａ入力のビツト位
置16：14に14ビツト（15：14）を設ける。ビツト
位置０および１は、接地される。16ビツトメモリ
アドレスバス（MADDR）１６は、算術論理装置
Ｂ入力のビツト位置11：12に12ビツト（11：12）
を設ける。ビツト位置16：05は接地される。選択
されたベースアドレスレジスタの最上位の14ビツ
トとメモリアドレスバス１６の最下位の12ビツト
との総和であるALU出力は、115Kワードの１つ
を選択する17ビツトシエアドメモリアドレス
XMADRである。 メモリ制御WAIT論理：ある条件下において、
メモリ制御カード６６は、メモリ制御カードと接
続された関連したステートマシンクロツクを停止
する。このクロツクは、WAIT信号が“アクテイ
ブ”である限り停止している。メモリ制御カード
６６が、シエアドメモリ９０内へ書込まれまたは
そこから読出されるとき、WAIT条件の１つが生
ずる。シエアドメモリは、遅すぎてステートマシ
ンプロセサおよびメモリ制御カードのより早い動
作についていけないので、メモリ制御カードは、
適当なWAIT信号を挿入して適当な遅延を与え
る。 メモリ制御カード６６ａおよび６６ｂの両方
が、同じシエアドメモリカード９０への同時のア
クセスを試みると、別の条件が発生する。優先順
位発生器（PRIGEN）PROMまたはMLIメモリ制
御カード６６ａは、その衝突を解決しかつ適当な
WAITステートを発生させる。 ステートマシンプロセサがメモリパリテイエラ
ーを検出すると、第３の条件が発生する。メモリ
パリテイエラーから生ずるWAIT信号は、“ゲー
トされない”、すなわち、それは通らない。
WAIT信号により、ステートマシンクロツクが、
そのステートマシンがクリアになるまで停止され
たままである。 RAMカード 第１２図には、第１Ｂ図における９０で示され
るRAMカードの概略図が示される。 カードの各々は、シエアドメモリ９０への寄与
成分として使用するための32KB容量を有する。
RAM９０の完全なメモリ能力は、２つのステー
トマシン５０ａ（MLI）および５０ｂ（NDL）に
より分割される。第１Ｂ図に示されるようにその
能力は、４ないし７枚のRAMカードのいずれに
おいても与えられ得る。 シエアドメモリRAMカードの１つの特定な装
置は、それが、シエアドメモリアドレスラインの
ためおよびメモリアウト（MEMOUT）バスのた
めの終了レジスタを有するという点において独特
である。この特定のカードは、RAM終了カード
と呼ばれ、かつ32KB RAM TERとして示され
る。終了RAMカードは、ネツトワークサポート
プロセサにおけるメモリバスの端部に位置されな
ければならない。 RAMカードは、68個の4096×1RAMチツプを
含む。各カードは、MLIメモリ制御カード６８ａ
に接続される１つのデータおよび１つのアドレシ
ングポート（第２図）を有しており、RAMカー
ドにおける第２のデータおよびアドレシングポー
トは、NDLメモリ制御カード６６ｂに接続され
る。これによつて、シエアドメモリは、ステート
マシンプロセサのいずれでもアクセスされる。メ
モリ制御カードとの通信は、フオアプレーンコネ
クタを介してなされる。 第１２図に示されるように、MLIステートマシ
ンおよびNDLステートマシンのメモリ制御カー
ドからのアドレスは、それぞれ、Ｂポート９０
abおよびＡポート９０aaに入り、かつそれから
たとえば９０１のようなRAMカードのアドレス
入力に接続される。入来データパルスにおける第
１および第２のステートマシン（マスタ５０ｄお
よびスレイブ５０ｂ）からのデータは、ポート
Bd1およびAd1へ送られ、そこからそれらはカー
ド９０１のデータ入力にある。RAMデータ９０
１のデータ出力は、ポートBd2およびAd2内に送
られ、そこからそれらは、それぞれMLIステート
マシンメモリ制御およびNDLステートマシンメ
モリ制御へのデータライン上を送られる。 ネツトワークサポートプロセサの機能的な局面 ネツトワークサポートプロセサの多種な機能の
統合は、第１３図に示されるように、バスを使用
してなされかつ３つのバスリンクからなる。これ
らのリンクは、MLIリンク、NDLリンク、および
INTERリンクである。これらのリンクにより、
ネツトワークサポートプロセサを構成するカード
の組合せが、全体装置として統一された態様で作
用することができる。 ネツトワークサポートプロセサ（NSP）８０
は、本質的にマルチプロセサコンピユータであ
る。（MLI制御器として示される）１つのプロセ
サは、第２図に示されるように、MLIステートマ
シンカード５０ａとMLIメモリ制御カード６６ａ
とインターフエイスカード１０５ｉとからなる。 （NDL制御器５０ｂとして示される）第２の
プロセサは、NDLステートマシンカード５０ｂ
およびNDLメモリ制御カード６６ｂからなる。
これらのプロセサ−制御器の両方は、同一の態様
で構成され、かつ両方は、シエアドメモリ９０に
アクセス可能である。 多種なカード（第１３図）の間を情報およびア
ドレスを運ぶ主な３本のバスは、Ｉ／Ｏバス１０
とメモリアドレス（MADDR）バス１６とメモリ
データアウトバス（MEMOUT）１２とである。
さらに、付加的な制御情報が、フオアプレーンコ
ネクタ（第１Ｂ図に図示）によつて、各制御器の
カードの間を送られる。 第１３図に示されるように、MLIリンクは、
MLI制御器の３枚のカード１０５ｉ，６６ａ，５
０ａに接続する。それはまたMLI制御器およびシ
エアドメモリ９０の間の接続をも与える。NDL
リンクは、カード６６ｂおよび５０ｂを接続す
る。INTERリンクは、シエアドメモリ９０を６
６ａおよび６６ｂに接続する。 入力／出力（Ｉ／Ｏ）バス：Ｉ／Ｏバス１０ａ
は、MLI制御器の３枚のカードを接続する共通の
データバスである。このバス上の情報は、以下の
ものを含む。 (a) MLIステートマシン５０ａからインターフエ
イスカード１０５ｉへの制御情報。 (b) ステートマシン５０ａからMLIメモリ制御カ
ード６６ａへの制御情報。 (c) インターフエイスカードからステートマシン
へのステータス情報。 (d) インターフエイスFIFOレジスタ（第１０
図）に記憶されかつそれからステートマシンま
たはメモリ９０のいずれかに送られるDLI上の
ホストコンピユータ１００から受信されたデー
タ。 (e) DLIを介してホストコンピユータへの後続す
る伝送のためにFIFOレジスタに記憶するイン
ターフエイスカード１０５ｉに送られるステー
トマシンまたはメモリのいずれかからのデー
タ。 (f) MLI上のLSP３００から受けかつステートマ
シン、非DMAモードにおけるメモリ９０また
はDMAモードにおけるメモリ９０のいずれか
へ送られるデータ。 (g) MLI上のラインサポートプロセサ３００への
伝送のため非DMAモードにおけるインターフ
エイスカード１０５ｉに送られるステートマシ
ン５０ａまたはメモリ９０のいずれかからのデ
ータ。 (h) ローカル６６ｍまたはシエアドメモリ９０へ
書込まれるべきステートマシン５０ａからのデ
ータ。 メモリアドレス（MADDR）バス：メモリアド
レスバス１６ａは、カード５０ａ，６６ａおよび
１０５ｉからなるMLI制御器のための３枚の制御
器カードを接続する共通のアドレスバスである。
以下の情報は、メモリアドレスバス１６ａ上で送
られる。 (a) アドレシングのときのステートマシンのプロ
グラムカウンタ４１出力（またはメモリ基準レ
ジスタ４０出力）：ステートマシン５０ａ上の
PROM回路またはメモリ制御カード６６ａ上の
ローカルメモリ６６ｍ。 (b) メモリ制御カード（MEMCTL）６６上のロ
ーカルメモリ６６ｍをアドレスするために用い
られるインターフエイスカード１０５ｉ上の
DMAアドレスレジスタ（第９図）。 (c) シエアドメモリ９０をアドレスするためにメ
モリ制御カード６６ａ上のモジユール選択論理
（第１１図）をアドレスしかつベースアドレス
レジスタ（BAR６６）をアドレスするMLIイ
ンターフエイス（第９図）上のDMAアドレス
レジスタ１６０またはステートマシンMRR４
０出力またはプログラムカウンタ４１出力。第
１１図のモジユール選択論理は、カード５０ａ
または５０ｂが、任意の期間でメモリ９０への
アクセスを得たかどうかを判断するために用い
られる。 メモリアドレスバス１６ｂは、NDL制御器
（ステートマシンカード５０ｂおよびメモリ制御
６６ｂ）を接続する共通のアドレスバスとして用
いられる。 ここで、以下の情報データが、そのバス上を転
送される。 (a) メモリ制御カード６６ｂ上のローカルメモリ
６６ｍをアドレスするためまたはNDL PROM
５０をアドレスするために用いられるNDLス
テートマシン５０ｂ出力のプログラムカウンタ
４１出力（またはMRR４０出力）。 (b) シエアドメモリ９０をアドレスするためにメ
モリ制御カード６６ｂ上の論理およびベースア
ドレスレジスタ、BAR６６ｒ（第１１図）へ
情報を転送するNDLステートマシンのプログ
ラムカウンタ４１出力（またはMRR４０出
力）。 メモリ出力バス（MEMOUT）：メモリ出力バ
ス１２ａは、MLI制御器の３枚のカード５０ａ，
６６ａ，１０５ｉを接続する共通のデータバスで
ある。このバス上の情報は、以下のもので構成さ
れる。 (a) メツセージレベルインターフエイスを介する
ラインサポートプロセサ（LSP）へのデータの
伝送のためのインターフエイスカード１０５ｉ
上のDMAレジスタ１２０（第９図）または
（プログラム情報またはデータのための）ステ
ートマシン５０ａのいずれかへのメモリ制御カ
ード６６ａ上のローカルメモリ６６ｍの出力。 (b) ステートマシン５０ａまたはインターフエイ
スカード１０５ｉおよびLSP３００へのシエア
ドメモリ９０の出力。 (c) MLIステートマシン５０ａへプログラム情報
またはデータのいずれかを転送するメモリ制御
カード６６ａ上のローカルメモリ６６ｍの出
力。 (d) NDLステートマシン５０ｂへ情報を転送す
るシエアドメモリ９０の出力。 同様に、MEMOUTバス１２ｂは、NDLステー
トマシン５０ｂ（第１３図）に同様の機能を与え
る。 シエアドメモリインターフエイス：MLIメモリ
制御カード６６ａは、メモリ９０におけるシエア
ドメモリワードを選択するために用いられるシエ
アドメモリアドレスを発生するために、ベースア
ドレスレジスタ（BAR）の出力とメモリアドレ
ス（MADDR）とを総和する。このMEMCTLカ
ード６６ａはまた、シエアドメモリ９０へ書込デ
ータを転送しかつシエアドメモリ９０から読出デ
ータを戻す双方向性のシエアドメモリデータバス
１０ａを処理する。書込データは、MLIリンクの
Ｉ／Ｏバス１０ａにより与えられる。読出データ
は、第１３図のMLIリンクのメモリアウトバス１
２ａへアイソレータを介して転送される。 NDLメモリ制御カード６６ｂは、メモリ９０
からのメモリワードを選択するシエアドメモリア
ドレスを発生するためにロードされるベースアド
レスレジスタ（BAR）の出力とメモリアドレス
とを総和する。メモリ制御カード６６ｂもまた、
シエアドメモリ９０へ書込データを転送しかつシ
エアドメモリ９０から読出データを戻す双方向性
のシエアドメモリデータバスを処理する。書込デ
ータは、NDLリンクのＩ／Ｏバス１０ｂにより
与えられる。読出データは、NDLリンクのメモ
リアウトバス１２ｂへアイソレータを介して送ら
れる。 NDLリンク：第１３図に示されるNDLリンク
は、５０ｂおよび６６ｂからなるNDL制御器の
２枚のカードに接続する。このリンクはまた、
NDL制御器およびシエアドメモリ９０の間の接
続をも与える。 NSPインターリンク：MLI制御器（カード５０
ａ，６６ａおよび１０５ｉ）とNDL制御器（カ
ード５０ｂおよび６６ｂ）との間の唯一の“デー
タ”通信は、シエアドメモリ９０を介してなされ
る。 MLI制御器は、MLIリンク内のシエアドメモリ
インターフエイスを介してシエアドメモリ９０と
通信する。第１３図に説明されるMLIリンクは、
MLI制御器の３枚のカードに接続され、かつまた
シエアドメモリ９０を有する制御器へも接続され
る。同様に、NDL制御器は、シエアドメモリ９
０と通信する。シエアドメモリ９０における各
RAMカード（第１２図）は、別々のポートを有
しており、２つの（MLIおよびNDL）シエアドメ
モリインターフエイスの各々のためのそれ自身の
ポート選択論理回路とを有している。 ポート選択論理（第１２図）は、MLIメモリ制
御カード６６ａ上で発生された信号により制御さ
れる。制御フラグ（第１３図）は、メモリ９０へ
のアクセスを制御するために２枚のメモリ制御カ
ード６６ａおよび６６ｂの間を送られる。これら
のフラグにより、MLI制御器がシエアドメモリ９
０へのアクセスを必要とするときMLIリンクポー
トが選択される。そうでない場合は、NDLリン
クポートが活性化される。 同じRAMカード９０は、MLI制御器および
NDL制御器の両方により同時にアクセスされる
ことができない。MLIメモリ制御カード６６ａ上
の論理回路によりこの同時のアクセスが妨げられ
る。しかしながら、シエアドメモリ９０における
２枚の異なるRAMカードは、同時にアクセスさ
れようとしているものが同じRAMカードでない
限りは、MLIおよびNDL制御器により同時にアク
セスされる。 ステートマシン外部割込み 第３図ないし第６図において述べたように、ス
テートマシンプロセサは、“フオアグラウンド”
または“バツクグラウンド”モードのいずれかで
動作する。フオアグラウンドモードは、正常の動
作のために用いられ、かつインターフエイスカー
ド１０５ｉからの信号により割込まれることがで
きる。バツクグラウンドモードは、ステートマシ
ンが“外部”割込みを行なうときに用いられる。
バツクグラウンドモードの間、ステートマシン
は、それがまずプログラムによりフオアグラウン
ドモードに戻されるまで再び割込まれることがで
きない。 その２つのモードを処理する論理回路は、８個
のアキユムレータが各モードに割当てられる16個
のアキユムレータと、各モードに割当てられるフ
ラツグレジスタと、ステートマシンをフオアグラ
ウンドからバツクグラウンドモードに切換えると
MRR４０の内容を保持する１つのMRRセーブレ
ジスタ４７とからなる。第１４図に示されるよう
に、フオアグラウンドアキユムレータは、３０ｆ
で示され、それに対しバツクグラウンドアキユム
レータは、３０ｂで示される。フオアグラウンド
フラグレジスタは、３５で示され、一方バツクグ
ラウンドフラグレジスタは、３６で示され、かつ
MRRセーブレジスタは、４７で示される。 “フオアグラウンド”モードにおいて動作して
いるステートマシンが、割込みを検出すると、ス
テートマシンのステータスが、セーブされる。ま
ず、プログラムカウンタPC４１の内容が、スタ
ツクメモリ４５においてセーブされ、第２に、プ
ログラムカウンタ４１が、割込みのソース（イン
ターフエイスカード１０５ｉ）により設けられた
アドレスでロードされ、第３に、フオアグラウン
ドアキユムレータ３０ｆが不能化され、かつバツ
クグラウンドアキユムレータ３０ｂが能動化さ
れ、第４に、フオアグラウンドフラグレジスタ３
５が不能化され、かつバツクグラウンドフラグレ
ジスタ３６が能動化され、かつ第５に、MRR４
０データがMRRセーブレジスタ４７（第１４
図）において記憶される。 このように、ステートマシンの前割込み状態
が、将来の使用のために変更することなく記憶さ
れる。ステートマシンが、割込みサービスルーチ
ンを実行することが可能である。ステートマシン
ステータスは、割込みサービスが完了した後、ス
テータスセーブ手続きを反転することにより再び
記憶される。外部割込みが検出されたときプロセ
スにあつたフアームウエアルーチンが、割込みの
生じた箇所で実行を再開する。 ネツトワークサポートプロセサ（NSP）におい
て、MLIステートマシン５０ａのみが、割込み可
能である。その割込みは、インターフエイスカー
ド１０５ｉにおいて発生する。次のステツプを決
定するためにステートマシンの助けを必要とする
箇所にPROMシーケンサ１００psが到達する
と、割込みが生ずる。この箇所は、ホストコンピ
ユータ１００へのメツセージの完全な伝送と、ホ
ストコンピユータからのメツセージの完全な受信
とを含む。 インターフエイスカード１０５ｉは、MLIステ
ートマシンをアドレス０００２に強制する。この
アドレスは、割込みサービスルーチンへのブラン
チをホールドする。このルーチンにおける最初の
命令の間には、インターフエイスカードステータ
スレジスタ２００の内容を取出す命令がある。こ
の情報は、割込み信号への適当な応答を判断する
ために用いられる。 ２つのフラグレジスタ３５，３６は、条件付ブ
ランチ動作を実行しかつ条件付呼出もしくは条件
付リターンを実行するかどうか、またはサブルー
チンを呼出しもしくはサブルーチンから復帰する
かどうかを判断するステートマシン上の７ビツト
レジスタである。 フラグレジスタには２組のビツトがある。３つ
のビツトの一方の組は、“外部”フラグである。
この組は、カードに対して外部であるデータを受
けるために用いられる。第２の組は、４ビツトか
らなる。この組は、最後の算術動作の後ALU出
力のステートをホールドする。これらのビツト
は、完全なALU出力が、０（最上位および最下
位のALU出力ビツトのステート）ならびにALU
“キヤリイ”出力のステートであるかどうかを記
録する。 ステートマシンは、動作モードを選択するバツ
クグラウンド−フオアグラウンド制御フリツプフ
ロツプ（第１４図）を有する。このフリツプフロ
ツプは、NSPが開始されるとフオアグラウンドモ
ードに自動的にセツトされる。それは、外部割込
みによりバツクグラウンドモードにセツトされ
る。フリツプフロツプが、バツクグラウンドモー
ドに留まつている限りは、さらに他の割込みは、
認められない。このフリツプフロツプは、割込み
サービスルーチンの結果でフオアグラウンドモー
ドにリセツトされる。新しい割込みがそれから認
められる。 ステートマシンは、以下の２つのプログラム割
込み命令を認める。 (1) 割込み不能化のための命令。 (2) 割込み検出能動化のための命令。 これらの命令は、外部割込みの有無に無関係で
ある。割込み命令は、外部割込みから、プログラ
ムのエリアを保護する。第１４図において、
PROMシーケンサ１００psがPUT命令からの開
始アドレスにより開始されるNSP割込み論理が示
される。 メモリアドレシング：第１５図に示されるよう
に、ネツトワークサポートプロセサのブロツク図
は、各々が共通のシエアドメモリ９０に接続する
NDL制御器５０ｂ，６６ｂとMLI制御器５０ａ，
６６ａを示すNSP８０の主なエレメントを説明す
る。 ネツトワークサポートプロセサには以下のよう
なメモリの３つの異なる形式がある。 (a) 各ステートマシンカードは、ステートマシン
プログラムの部分をホールドするPROMを有す
る。第１５図において、NLIステートマシン５
０ａは、そのプログラムのストレージのため
8K PROM５０ｍを有して示され、同様に、
NDLステートマシン５０ｂは、2Kワードを伴
うそのプログラムのストレージのためのPROM
５０ｎを有することがわかる。 (b) 各メモリ制御（MEMCTL）カードは、ステ
ートマシンプログラムの一部とステートマシン
ごとのローカルメモリとを備える。たとえば、
第１５図において、MILメモリ制御６６ａは、
そのローカルメモリのための16KワードRAM
６６ｍを有することが示され、同様に、NDL
メモリ制御６６ｂは、16K RAMを含むそれ自
身のローカルメモリ６６ｍを有し、さらに第１
５図における各メモリ制御カードは、ステート
マシンプログラムの一部を含みかつローカルメ
モリ６６ｍの一部であるPROMをも備える。 (c) 第１５図（および第１Ｂ図）のメモリ９０
は、各々が32キロバイトの容量を有する一連の
RAMカードである。これらのRAMカードは、
ステートマシンの両方のためのプログラムの部
分をホールドすることができ、かつそれらは、
それらに関連するメモリ制御カードによつてス
テートマシンのいずれかによりアクセスされ得
るシエアドメモリ９０を与える。 ステートマシンは、PROMメモリにおいて16K
ほどのプログラムワードを有することができる。
好ましい実施例において、MLIステートマシン５
０ａは、8Kプログラムワードを有し、かつNDL
ステートマシン５０ｂは、2Kワードのプログラ
ムを有する。各メモリ制御カードは、関連するス
テートマシンへ利用できる8Kワードのローカル
メモリを有する。シエアドメモリ９０におけるワ
ードの数は、第１Ｂ図に示されるネツトワークサ
ポートプロセサにおいて取付けられたRAMカー
ドの数で変わる。シエアドメモリは、ステートマ
シンのいずれかでアドレスされる。 第１Ｂ図に示される好ましい実施例の例のよう
に、もし４枚のカードがあるならば、シエアドメ
モリは、65、536ワードと131、072バイトを与
え、もし５枚のRAMカードがあると、シエアド
メモリは、81、920ワードと163、840バイトとを
備え、６枚のRAMカードでは、シエアドメモリ
は、98、304ワードと196、608バイトであり、７
枚のRAMカードでは、シエアドメモリは、114、
688ワードと229、376バイトである。 PROMおよびローカルメモリ：PROMメモリお
よびローカルRAMは、アドレシング目的のため
の4Kワードのブロツクに分割される。PROM
は、４つのアドレス可能ブロツク：PROM０、
PROM１、PROM２、PROM３に分割される。必
ずしもすべてのPROMアドレスブロツクが用いら
れるわけではない。ローカルRAMは、２つのア
ドレス可能ブロツク：RAM0−4KおよびRAM4−
8Kに分割される。 PROMまたはローカルRAMは、メモリアドレ
スMADDRバス１６から16ビツトだけ直接アドレ
スされる。メモリアドレスバス上の最上位ビツト
（15：４）は、4Kワードのブロツクを選択するた
めに用いられる。それから、そのブロツク内のワ
ードが、12個の最下位ビツト（11：12）により選
択される。 シエアドメモリアドレシング：（メモリアドレ
スバス）上の16ビツトは、最大64Kワードをアド
レスする。ネツトワークサポートプロセサは、
162Kワードまでのメモリを有しているので、基
本アドレス範囲を拡張する方法が必要である。 第１１図において、メモリ制御カードは、17ビ
ツト“シエアドメモリ”アドレスへの16ビツトメ
モリアドレスの変換のための論理回路６６ａ，６
６ｒ，６６ｕを有して示される。この論理回路
は、16個のベースアドレスレジスタBAR６６ｒ
および17ビツトALU６６ｕからなる。BARは、
ALU６６ｕのＡ入力へ与えられるベースアドレ
スを伴うソフトウエアにより予めロードされる。
メモリアドレスバス１６の最下位の12ビツトが、
Ｂ入力に与えられる。この２つの値は、シエアド
メモリ９０へ17ビツトアドレスを与えるために
ALUにおいてともに総和される。14個のベース
アドレスレジスタ（BAR）が用いられ、それら
はベースアドレスの間ソフトウエアによりプリロ
ードされることができる。BARは、シエアドメ
モリの全エリアをアドレスし得る。しかしなが
ら、このことは、以下に示す２つのアドレシング
制限とともになされる。 (a) BAR内へロードされるベースアドレスは、
ALUへの最下位BAR入力がローに強制される
ので係数４でなければならない。 (b) ベースアドレスは、設けられたシエアドメモ
リ９０の制限内で4Kメモリブロツクを指示し
なければならない。 ALU６６ｕは、17ビツトの広さであり、かつ
BARは16ビツトの広さであるので、ALUへの
BAR入力は、１ビツトだけオフセツトされなけ
ればならない。言い換えれば、BARビツト１５
が、ALUビツト１６に与えられる。このオフセ
ツトの結果として、シエアドメモリベースアドレ
スは、BARにおいてホールドされた絶対値の２
倍である。ALUへの余分のビツト（ビツト−
０）は、グラウンドされる。BARからALUへの
ビツト−１も、シエアドメモリボード上のタイミ
ング問題を防止するためにグラウンドされる。 メモリ制御（第１１図）のベースアドレスレジ
スタ（BAR）は、PUT STROBE １命令により
ステートマシンからのＩ／Ｏバス１０によりロー
ドされる。この例として、以下のPUT命令が例
示される。 PUT XVVV XXOO nnn nnn nnn nnOO ここで、Ｘ−ビツトは、“不注意”ビツトであ
り、 Ｖ−ビツトは、16個のBARのうちの１つを選
択するために用いられ、 ｎ−ビツトは、BARにロードされるデータビ
ツトである。 特定のベースアドレスレジスタBAR６６ｒ
は、メモリアドレスバス１６およびMRR出力イ
ネーブル信号のビツト（15：04）の組合せによる
アドレシングのために選択される。メモリアドレ
スが、プログラムカウンタ、PC４１から取出さ
れると、MRR出力イネーブル信号（MRROE）
が“偽”であり、かつそのビツト選択は、BAR
０ないしBAR７のものである。 メモリアドレスが、MRR４０（第４図）から
取出されると、MRR出力イネーブル信号が
“真”であり、かつビツト選択は、BAR８ないし
BAR１５である。以下の表は、プログラムカ
ウンタ４１およびメモリアドレスビツト15：04の
関数としてベースアドレスレジスタ選択を示す。
サブシステム制御器のメモリ制御回路に関し、そ
れにより複数のホストコンピユータが、特定の形
式のプロセサ制御器を用いるデータ通信Ｉ／Ｏサ
ブシステムによつてデータ通信端末機と通信する
ことができるメモリ制御回路に関する。 この出願は、多くの特許出願および従来発行さ
れた特許に技術的に関連する。その関連した特許
出願は、 1979年６月27日に出願され、発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052687号の「Micro−Processor System
Facilitating Repetition of Instructions」と題す
る出願； 1979年６月27日に出願され、発明者Robert
Catillerによる連続番号第052477の
「Microprocessor System With Source
Address Selection」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052478号の「Microprocessor Having Word and
Byte Handling」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052336号の「Digital System for Data Transfer
Using Universal Input／Output
Microprocessor」と題する出願； 1979年６月27日に出願された発明者Robert
CatillerおよびBrian Forbesによる連続番号第
052350号の「Microprocessor System With
Specialized Instruction Format」と題する出
願； 発明者Robert Catiller、Graig harrisおよび
Ronald Mathewsによる「Subsystem
Controller」と対する出願； 発明者Robert Catiller、Craig Harrisおよび
Ronald Mathewsによる「Data Communications
Network」と題する出願；および 1979年12月14日に出願された発明者Kenneth
BaunおよびDonald Millersによる連続番号第
103739号の「Ｉ／Ｏ Subsystem Using Data
Link Processors」と題する出願を含む。 メインホストコンピユータと遠隔端末機とを接
続する入力／出力サブシステムの使用を含むこの
後の発行された特許は、ここに参考として含まれ
る。 発明者Darwin CookおよびDonald Millersに
よる「Intelligent Input／Output Interface
Control Unit for Input／Output Subsystem」
と題するアメリカ合衆国特許第4142520号。この
件は、任意の周辺端末機とメインホストシステム
との間のデータ転送を制御しかつ処理するライン
制御プロセサとして知られる周辺／制御器を述べ
る。 発明者Darwin CookおよびDonald Millersに
よる「Modular Block Unit for Ｉ／Ｏ
Subsystem」と題するアメリカ合衆国特許第
4074352号。この事件は、８個の周辺−制御器群
を収容しかつ支持しさらにそれらをメインホスト
コンピユータシステムにインターフエイスするベ
ースモジユール装置を述べる。 発明者Donald Millersによる「Interface
System Providing Interfaces to Central
Processing Unit and Modular Processor
Controllers for Ｉ／Ｏ Subsystem」と題され
たアメリカ合衆国特許第4106092号。この特許
は、メインホストシステムと複数のベースモジユ
ールとそれらの周辺制御器との間のデータ転送を
制御しかつ調整するＩ／Ｏトランスレータすなわ
ち“IOT”として示されるメインホストシステム
の中の装置を述べる。 発明者Darwin CookおよびDonald Millersに
よるInput／Output Subsystem for Digital
Data Processor Systemと題されたアメリカ合衆
国特許第4189769号。この事件は、複数の（ライ
ン制御プロセサと呼ばれる）複数の周辺−制御器
が、メインホストシステムとのデータ通信のため
のベースモジユールで構成されるサブシステムを
述べる。この周辺−制御器およびベースモジユー
ルは、多数の周辺装置への／からのメインホスト
コンピユータシステムへのデータ転送を制御する
ための入力／出力サブシステムを形成する。 発明者Kenneth W.Baun、Jimmy G.Saunders
による「Data Link Processor for Magnetic
Tape Data Transfer System」と題されたアメ
リカ合衆国特許第4280193号。この特許は、デー
タリンクプロセサと呼ばれ、メインホストコンピ
ユータおよび遠隔磁気テープ周辺装置との間のデ
ータ転送を処理する改良された周辺制御器を述べ
る。 以上の発行された特許は、この出願の基礎およ
び背景を形成し、かつこの明細書中に参考として
含まれる。これらの特許は、メインホストコンピ
ユータが、Ｉ／Ｏ記述子コマンドとデータリンク
ワードタスク識別子とを与え、かつ任意のジヨブ
タスクの完了または未完了を示す逆結果記述子ワ
ードを受ける多くのデータ通信ネツトワークのエ
レメントおよびその機能動作を述べかつ議論す
る。これらの特許はまた、プロセサ−制御器と分
布制御カードをメインテナンスカードと他のスラ
イドインカード装置とを形成するスライドインカ
ードを収容するベース接続モジユール装置の使用
を述べる。各ベースモジユール装置は、１つまた
はそれ以上のプロセサ−制御器を収容し、かつメ
インホストコンピユータへの接続または切断のた
めの分布制御（DC）を与え、かつまたそのベー
スモジユールにおけるサーキツトリイの診断試験
のためのメインテナンスカードを与える。これら
のカード装置は、ここに参考として含まれる上述
の特許において既に述べられた。 用語“通信規格”は、メインホストコンピユー
タを有する中央ステーシヨンへの通信ラインを介
するデータ転送動作における特定の遠隔周辺装置
により用いられるメツセージフオーマツトを支配
する規則または基準の組を意味する。多種な通信
規格を区別するフアクタのいくつかは、同期動
作、同期、非同期動作、メツセージシーケンスの
始まりおよび終り、メツセージセグメントの長
さ、などを含む。 すべての周辺データ通信端末機に共通する標準
的な通信規格がないので、システムは、個別に
別々の通信制御器を備えてそのシステムにより処
理される各異なる規格に適応させることが一般に
必要であつた。さらに、異なる規格を有する新し
い形式の周辺装置が、しばしば開発されるので、
このことは順次、新しい通信制御器がシステムに
ついて設計されてこの形式の装置に適応させるこ
とが必要である。 データ通信ネツトワークおよびサブシステムの
これらの製造者および使用者の目的は、単位時間
あたりおよび装置の量あたりのデータのスループ
ツトを増加させることであつて、また最も効果的
な態様で遠隔ステーシヨンへおよびそこから信頼
性の高いデータ通信を与えながら、必要とされる
エレメントの数を単純化しかつ経済化することで
もあつた。 多くのデータ通信サブシステムは、多種の形式
のデータ通信周辺端末機の個々の特性を処理する
のみならず、メインホストコンピユータが遠隔端
末装置へおよびそこからのデータ転送を含むプロ
セスの各ステツプに連続的に積極的に関係をもつ
ために、制御器を用いる。 上述した特許において示されるように、データ
通信ネツトワークのより良い制御可能性を得るこ
とに加えて、その複雑性および価格を減ずる１つ
の方法は、ほとんどのモニタリングおよび制御機
能からメインホストプロセサを解放することであ
り、かつ遠隔端末装置との通信能力を維持しかつ
所望のときにメインホストシステムへ逆通信して
データを送りまたはそこからデータを受ける通信
能力を維持する周辺−制御器の手中にそれらを置
くことである。 しばしば、ネツトワークの構築的おび機能的な
構造が、遠隔端末機と中央のメインホストコンピ
ユータまたは複数のそのようなホストコンピユー
タとの間のデータ通信のためのコンポーネントの
最も効果的な使用を与えるようにどのように構成
するかということについて問題が生ずる。 １つまたはそれ以上のメインホストコンピユー
タシステムが非常に多くの遠隔端末装置をデータ
通信目的のために動作させるここに述べられたデ
ータ通信ネツトワークは、データ転送を制御する
手段を与え、それにより遠隔端末装置からの16ま
でのデータ通信ラインが、ラインサポートプロセ
サの一部である16個のラインアダプタに接続さ
れ、そのラインサポートプロセサは、多種の異な
るライン通信規格が満足されているかということ
を検査し、かつそれからネツトワークサポートプ
ロセサとの動作のための共通のライン規格を与え
る。ネツトワークサポートプロセサは、１つのメ
インホストプロセサまたは複数の４つまでのメイ
ンホストプロセサのうちの１つのいずれかからの
データ転送命令の開始を受け、かつデータ転送命
令を始めたその特定のホストコンピユータおよび
遠隔データ端末装置の間の必要なデータ転送の実
行を調べる。ラインサポートプロセサおよびネツ
トワークサポートプロセサの間の通信は、基準化
されかつ遠隔データ通信端末装置に必要な多種の
規格の影響を受けない。ネツトワークサポートプ
ロセサおよびそのサテライトラインサポートプロ
セサは、分布された処理機能が通信ネツトワーク
のアーキテクチヤにおいて生ずるようにされるフ
ロントエンド制御器を構成する。 ここに用いられたネツトワークサポートプロセ
サは、メモリ制御回路が一体的に設けられて、ス
ライドイン回路カードにおけるその機能をモジユ
ール化する。ネツトワークサポートプロセサのこ
のメモリ制御回路は、シエアドメモリストレージ
手段の使用のためマスタプロセサおよびスレイブ
プロセサへのメモリアクセス可能性を基本的に与
える。 データ通信ネツトワークにおいて用いられるネ
ツトワークサポートプロセサのプロセサ−制御器
回路の一部を形成するメモリ制御回路がここに述
べられる。メモリ制御回路は、基本的には、ここ
に述べられるマスタプロセサまたはスレイブプロ
サとともに働き、かつマスタ／スレイブプロセサ
にプログラムおよび命令のための余分なローカル
メモリスペースを与える、回路カードであり、か
つさらに、マスタ／スレイブプロセサが大きなシ
エアドメモリにアクセスすることを可能にするア
クセスアドレス論理を与える。デユアルメモリ回
路制御カードが設けられ、そのカードは、一方
が、マスタプロセサのためであり、かつ他方がス
レイブプロセサのためであり、かつしたがつてマ
スタメモリ制御回路およびスレイブメモリ制御回
路で示される。マスタおよびスレイブメモリ制御
回路の両方は、基本的には、マスタおよびスレイ
ブメモリ制御回路の両方がシエアドメモリの同じ
エリアへアクセスしようとしたとき、その衝突が
マスタメモリ制御カードにおけるモジユール選択
論理により解決されるように、マスタメモリ制御
回路がモジユール選択論理を与えるということを
除けば、設計においては同一である。マスタおよ
びスレイブメモリ制御回路の間のような調整が、
割込み要求およびフラグを運ぶ相互接続するライ
ンの組により処理される。 NSPとしてここに示されるネツトワークサポー
トプロセサは、デユアルプロセサであり、フロン
トエンドデータ通信プロセサとしてプログラムさ
れる汎用ミニコンピユータである。上述した引用
された特許において議論されるように、ある種の
メインホストコンピユータは、メツセージレベル
インターフエイス（MLS）能力として知られる
ものを与えるシステムのために設計されてきた。
ネツトワークサポートプロセサの使用およびその
データ通信能力と適合するものは、これらのタイ
プのメインホストコンピユータシステムである。
このように、上述したメツセージレベルインター
フエイス能力を用いかつ一連のデータ通信プロセ
サを含むデータ通信サブシステムがここに含まれ
る。これらのデータ通信プロセサは、時々、デー
タ通信フレーム認識プロセサと呼ばれ、かつ各々
が、通信端末装置またはモデムに接続する一連の
データ通信ラインにデータ通信および制御能力を
与えるという概念に基づいて、ラインサポートプ
ロセサ（LSP）の公式名称でここに用いられる。
任意のデータ通信サブシステムは、ネツトワーク
サポートプロセサにより制御される。メツセージ
レベルインターフエイスの動作およびその使用
は、この開示の中に援用された上述の特許におい
て述べられている。 このデータ通信サブシステムにおいて、ホスト
コンピユータは、４つほどのネツトワークサポー
トプロセサ（NSP）をサポートする。さらに、ネ
ツトワークサポートプロセサの各々は、４つほど
のラインサポートプロセサ（LSP）をサポートす
ることができ、一方各ラインサポートプロセサ
は、16個までのラインアダプタをサポートする。
このように、１つのホストコンピユータは、256
ほどのデータ通信ラインを制御する能力を有する
ことがわかる。第１Ａ図に示されるように、１つ
のネツトワークサポートプロセサは、４つの別々
のホストコンピユータとインターフエイスするこ
とができるということもわかる。 第１Ａ図を参照すると、データ通信ネツトワー
クの全体図が見られる。ネツトワークサポートプ
ロセサ８０は、一方側のデータリンクインターフ
エイスとして示される接続１００ｉを有してお
り、それに対し他方側の接続１００ｍは、メツセ
ージレベルインターフエイスとして示される。１
００ａ，１００ｂ，１００ｃおよび１００ｄとて
して示される一連のホストコンピユータは、MLI
ラインとして示される接続ライン１５（１５ａ，
ｂ，ｃ，ｄ）を有し、それらの各々は、ここに援
用された上述した特許において述べられる分布カ
ードへ接続される。接続モジユール１０６ａは、
２０ａ，２０ｂ，２０ｃおよび２０ｄで示される
４つの分布カードをサポートして示される。これ
らの分布制御カード（DC）は、任意のホストコ
ンピユータシステムの特定のネツトワークサポー
トプロセサへの接続−切断機能を規定し、かつこ
れらの分布制御カードは、上述した特許において
述べられる。 第１Ａ図のネツトワークの他方側において、典
型的な分布カードDC２０として示される分布カ
ードをサポートする接続モジユール１０６ｂが示
される。この分布カード２０は、３００ａ，３０
０ｂ，３００ｃおよび３００ｄで示される少なく
とも４つのラインサポートプロセサへの制御され
た接続および切断を規定する。ラインサポートプ
ロセサの各々は、16個までのラインアダプタから
なつてもよい“電気インターフエイス”で示され
たブロツクに接続する。電気インターフエイス装
置は、４００ａ，４００ｂ，４００ｃおよび４０
０ｄで示される。 第１Ａ図に示されるように、各ホストコンピユ
ータは、１０６ａと同様な４つまでの接続モジユ
ールと接続され得、このようにさらにネツトワー
クの接続可能性を拡げる。 上述した特許において述べたように、メインホ
ストコンピユータは、ルーチンに基づいて動作
し、それによりＩ／Ｏコマンドは、フロントエン
ドプロセサが“結果記述子”ワードを、タスクの
完了または任意の例外条件を示すためにメインコ
ンピユータに送り戻した後、実行のためフロント
エンドプロセサに送られる。ネツトワークサポー
トプロセサは、“メツセージレベル”でホストコ
ンピユータシステムと通信する。この転送プロセ
スは、データ通信ネツトワークをサポートするの
に必要な多くのオーバヘツドからホストコンピユ
ータを解放する。NSPは、ホストシステムからメ
ツセージを受け、かつそれらを必要ならば翻訳
し、かつ適当なデータ通信プロトコルを用いて、
ホストコンピユータに結果記述子が戻された後所
望のデータ通信装置にメツセージが送られるとい
うことを確実にする。 もし、メツセージが送られることができないと
いうことが起これば、ネツトワークサポートプロ
セサは、そのメツセージがなくなつていないとい
うことを確実にすることによつて完全さを維持す
る。このことは、メツセージを一時的に記憶する
ことによりかつメインホストコンピユータに適当
な結果記述子ワードを戻すことによつてなされ
る。データ通信ネツトワーク端末装置から入来す
るメツセージは、必要ならば編集されかつ翻訳さ
れ、かつそれからその編集されたメツセージはキ
ユーに置かれその後、メツセージの送信が、ホス
トコンピユータがメツセージの送信の要求を示し
たとき開始される。 第１Ｂ図を参照すると、ネツトワークサポート
プロセサのハードウエアオリエンテーシヨンが、
９ないし12枚のカードからなるように示されてい
る。ベースモジユール装置１０６は、スライドイ
ンコネクタカードのためのハウジング設備であ
る。一方端に、分布カードDC２０が見られ、か
つ他方端に、上述した特許において説明された機
能を有するメインテナンスカード２０ｍが見られ
る。ネツトワークサポートプロセサ８０は、デユ
アルプロセサ態様で、MLIステートマシンとして
示されるプロセサ５０ａとNDL（ネツトワーク
定義言語）ステートマシンとして示される第２の
プロセサ５０ｂとからなることがわかるであろ
う。これらのプロセサの各々は、６６ａおよび６
６ｂとして示されるメモリ制御カードを有する。
MLIステートマシンプロセサ５０ａは、インター
フエイスカード１０５ｉに接続し、そのカード
は、メツセージレベルインターフエイスをライン
サポートプロセサ３００に接続するフオアプレー
ンケーブル１０５ｐを有している。ホストシステ
ムへのおよびそこからの接続は、ベースモジユー
ル１０６のバツクプレーンを介してかつ分布カー
ド２０を介して処理される。一連のRAM回路カ
ードは、“シエアドメモリ”設備を与え、かつエ
レメント９０として示される。 このように、ハードウエア構成におけるネツト
ワークサポートプロセサは、２枚のプロセサカー
ドを含み、それらは各々、ユニバーサル入力／出
力ステートマシン（UIOSM）として述べられ
る。これらのプロセサの各々は、６６ａおよび６
６ｂとして示される別々のメモリ制御カード
（MEMCTL）を有する。それから、インターフ
エイスカード１０５ｉ（第１Ｂ図）は、外部デー
タリンクインターフエイスおよびメツセージレベ
ルインターフエイス（DLI／MLI）を与える。さ
らに、シエアドメモリを与える４ないし７枚の
RAMカード９０がある。 第２図は、ネツトワークサポートプロセサのブ
ロツク図を示す。ステートマシンカード５０ａお
よび５０ｂは、同じカードであるが、しかしMLI
ステートマシン（マスタプロセサ）およびNDL
ステートマシン（スレイブプロセサ）として示さ
れる。その２枚のプロセサカードの間の唯一の差
は、含まれるジヤンパおよびPROMである。プロ
セサカードの各々は、多種な制御レジスタに加え
て32KバイトほどのPROMを有する16ビツトプロ
セサエレメントを備える。 マスタプロセサまたはMLIステートマシン５０
ａは、その関連したマイクロコードとともに、イ
ンターフエイスカード１０５ｉを介してホストコ
ンピユータとの通信に対し責任がある。マスタプ
ロセサ５０ａは、シエアドメモリ９０および制御
ライン６６ｉを介してスレイブプロセサ５０ｂ
（NDLステートマシン）と通信する。 スレイブプロセサ５０ｂ（NDLステートマシ
ン）およびそのマイクロコードは、ホストコンピ
ユータ１００で交換されたすべてのNSPメツセー
ジのソースである。また、ラインサポートプロセ
サ３００へのインターフエイスのために必要な一
般的なプログラムは、NDLステートマシンによ
り実行される。各メモリ制御（MEMCTL）カー
ド６６ａおよび６６ｂは、“ローカル”RAMメモ
リの16Kバイトを含む。しかしながら、特定のメ
モリカードと関連するプロセサだけが、そのロー
カルメモリに対するアクセスを有する。メモリ制
御カード（６６ａまたは６６ｂのいずれか）もま
た、関連するプロセサが第１Ｂ図のRAMカード
上のシエアドメモリ９０へのアクセスを得ること
が可能になる論理回路を有する。MLIメモリ制御
カード６６ａ上に設けられた論理は、右のプロセ
サメモリアクセスの衝突を解決するように作用す
る。このカードはまた、プログラム可能な速度発
生器およびインターバルタイマを有する。 第２図のシエアドメモリ９０は、各々が32Kバ
イトを有するRAMカードから構成される。この
メモリは、ステートマシンカード５０ａおよび５
０ｂ上の２つの（マスタおよびスレイブ）プロセ
サにより分割される。“シエアドメモリ”９０へ
のアクセスは、メモリ制御カード６６ａおよび６
６ｂにより制御される。 （第８図を参照して後述する）インターフエイ
スカード１０５ｉは、ホストコンピユータ１００
およびラインサポートプロセサ（LSP）３００の
間でインターフエイスするために用いられる論理
を有する。インターフエイスカード１０５ｉは、
DLIと呼ばれる部分、または分布カード２０およ
びホストコンピユータ１００の間の相互交換のた
めのデータリンクインターフエイスを有する。イ
ンターフエイスカード１０５ｉはまた、メツセー
ジレベルインターフエイスで示されるフオアプレ
ーン接続を有しており、それを介して、たとえば
２０のような分布カードかつまたラインサポート
プロセサ３００へ接続する。これらの外部インタ
ーフエイスに加えて、インターフエイスカード１
０５ｉは、装置のクリアのため、割込み要求の処
理のため、かつ全ネツトワークサポートプロセサ
に対するマスタクロツク制御（８メガヘルツ）の
ための論理回路を含む。 第３図に示されるように、NSPのデユアルプロ
セサの各プロセサは、３本のバスを介して通信す
る。Ｉ／Ｏバス１０とメモリアドレスバス１６
（MADDR）とメモリデータバス１２
（MEMOUT）とがある。 Ｉ／Ｏバス１０は、ホストコンピユータのメイ
ンメモリへ書込まれまたはステートマシンプロセ
サ５０ａ，５０ｂのレジスタの間もしくはメモリ
制御カード６６ａ，６６ｂおよびインターフエイ
スカード１０５ｉ上のレジスタの間で転送される
べきデータを運ぶ。MEMOUTバス１２は、メモ
リ（シエアドメモリ９０）から読出される情報を
転送する。この情報は、実行可能な命令またはメ
モリオペランドまたはデータであつてもよい。メ
モリアドレスバスMADDR１６は、書込まれまた
は読出されるべき現在のメモリワードを指示す
る。 第２図に示されたように、NSPのデユアルマス
タースレイブプロセサシステムは、MLIプロセシ
ング部分およびMDLプロセシング部分の２つの
部分からなる。 MLIプロセシング部分：第２図を参照すると、
NSP８０のMLIプロセシング部分は、マスタプロ
セサ５０ａ（MLIステートマシン）とMLIメモリ
制御カード６６ａとさらにインターフエイスカー
ド１０５ｉとからなる。 そのプロセサは、メモリ制御６６ａおよびシエ
アドメモリ９０のカード上に位置したRAMに加
えてPROMにより駆動される。MLIステートマシ
ンマスタ５０ａは、達成されるべきホストデータ
転送の形式を決定し、かつまたインターフエイス
カード１０５ｉのMLIポート１０５ｐを介してラ
インサポートプロセサのデータ転送を制御する。
NSPのMLIプロセシング部分は、シエアドメモリ
９０を介してスレイブプロセサ５０ｂ（NDLス
テートマシン）と通信する。インターフエイスカ
ード１０５ｉは、このカードが、高いレベルのモ
ードでホストコンピユータ１００へMLIステート
マシンをインターフエイスすることを可能にする
PROMを有する。インターフエイスカード１０５
ｉは、実際のデータ転送の詳細を処理する。 NDLプロセシング部分：第２図に示されるよ
うに、NDLプロセシング部分は、NDLメモリ制
御カード６６ｂ上に位置するローカルメモリによ
り駆動されまたはシエアドRAMメモリ９０から
のデータにより駆動されるスレイブプロセサ５０
ｂ（NDLステートマシン）からなる。ステート
マシンPROM（プログラムメモリ）は、ネツトワ
ークサポートプロセサが初期設定されると、ホス
トコンピユータから（メモリ制御カードにおけ
る）ローカルメモリへかつシエアドRAMへプロ
グラム情報をロードするブートストラツプを有す
る。このプログラムはそれから、NDLステート
マシン５０ｂ（スレイブプロセサ）を駆動する。 NDLプロセシング部分は、ラインサポートプ
ロセサ３００との通信を与える。通信は、MLIス
テートマシン５０ａの制御下にあるインターフエ
イスカード１０５ｉとシエアドメモリ９０とを介
してなされる。ラインサポートプロセサ３００へ
のおよびそこからのデータ転送は、（第７図およ
びその説明においても示される）インターフエイ
スカード１０５ｉに位置する直接メモリアクセス
（DMA）論理回路により制御される。このDMA
論理回路は、MLIステートマシン５０ａの制御下
において作動する。 MLIステートマシン５０ａが、LSP３００のた
めのデータのブロツクを有しているとき、データ
は、シエアドメモリ９０に置かれる。NDLステ
ートマシン５０ｂは、LSPが利用できるというこ
とを割込み信号によつてMLIステートマシン５０
ａに知らせる。MLI５０ａステートマシンはそれ
から、インターフエイスカード１０５ｉに、メツ
セージレベルインターフエイスチヤネル１０５ｐ
を介してシエアドメモリ９０からLSP３００へデ
ータを転送するように仕向ける。同様に、ライン
サポートプロセサ３００が、NDLステートマシ
ン５０ｂのためのデータを有していると、そのデ
ータは、MLIステートマシン５０ａの制御下にあ
るシエアドメモリ９０に置かれる。MLIステート
マシン５０ａはそれから、ラインサポートプロセ
サデータが今利用できるということを割込み信号
によつてNDLステートマシン５０ｂに合図す
る。 ネツトワークサポートプロセサのためのメモ
リ：ネツトワークサポートプロセサ（NSP）は、
２つの基本形式のメモリを含む。それらは、プロ
グラマブルリードオンリメモリ（PROM）とラン
ダムアクセスメモリ（RAM）である。ネツトワ
ークサポートプロセサの好ましい実施例におい
て、MLIステートマシンのPROM構成は、8Kバ
イトをホールドするようにされ、一方NDLステ
ートマシンは、2Kバイトをホールドするように
される。PROMは、それが位置するプロセサステ
ートマシンに対してのみアクセス可能である。 メモリ制御カード６６ａおよび６６ｂの各々
は、関連するステートマシンプロセサに対しての
みアクセス可能である16Kバイトのローカル
RAMを有する。他方、シエアドRAMメモリ９０
は、２つのプロセサステートマシンのいずれかに
対して利用できる。 メモリアクセス動作の間、クロツク（８メガヘ
ルツ）期間が、適当なメモリタイミングを生ずる
ために遅延される。すべてのメモリ書込動作は、
３つのクロツク期間を必要とする。すべての
PROMおよびローカルメモリ読出動作は、１つの
クロツク周期を必要とし、それに対しシエアドメ
モリ読出動作は、２つのクロツク期間を必要とす
る。 ユニバーサル入力／出力ステートマシン：第３
図に示されるように、ユニバーサル入力／出力ス
テートマシンカードの主な機能エレメントが図示
される。マスタプロセサステートマシンおよびス
レイブプロセサステートマシンカードの両方が、
論理的に同一である。各カードは、ネツトワーク
サポートプロセサのための動作のシーケンスを制
御するプロセシング論理回路を有している。プロ
セシング回路は、メモリアドレシング論理４１と
プログラムメモリPROM５０とカード操作論理３
２，３３，３４と命令実行論理２３と外部バス論
理６０Ｌとからなる。プロセシング論理は、ネツ
トワークサポートプロセサにおける他の回路へそ
のステートマシンをインターフエイスする。 メモリアドレシング論理：プロセサステートマ
シンメモリアドレシング回路が、第４図に示され
る。アドレシング論理は、プログラムカウンタ
（PC）４１と、メモリ基準レジスタ（MRR）４
０と、スタツクメモリ４５と、繰返しカウンタ４
２とからなる。PC４１およびMRR４０は、メモ
リアドレスポインタとして用いられる。 PC４１は、現在の命令またはその命令のため
のオペランドを指示する。各命令が実行される
と、PC４１は、自動的に増分しかつそれから次
の命令を指示する。その命令は、ステートマシン
PROM５０、または第７図のローカルメモリ６６
ｍもしくはシエアドメモリ９０のいずれかにあ
る。 メモリ基準レジスタ（MRR）４０は、オペラ
ンドアドレスがPC＋１（増分されたプログラム
カウンタ４１）に記憶されることができないと
き、次のオペランドのアドレスを記憶するために
用いられる。たとえば、プログラムが、データの
ワードの内容を検査しなければならないとき、
MRR４０は、データワードのアドレスでロード
される。これによつて、多種なステートマシン命
令のうちのいずれかが、このデータワードをオペ
ランドとして用いる間実行される。 繰返しカウンタ４２は、動作を256回まで繰返
すようにできるレジスタである。繰返しカウンタ
４２は、０ないし255の値でロードされ、かつ各
繰返された動作で減分される。繰返しカウンダが
アンダーフローする（すなわち０よりも小さな値
を有する）と、繰返し動作が、終了し、かつ次の
命令が取出される。（MRR４０またはPC４１で
ある）メモリオペランドのアドレスソースは、繰
返された動作の各実行で自動的に増分される。ス
タツクメモリ４５は、サブルーチンが呼出される
と現在のプログラムアドレスを保持するために用
いられ、かつそれからサブルーチンが“リター
ン”命令で終了すると、そのアドレスを再び記憶
するために用いられる。スタツクメモリ４５は、
16個の入れ子形サブルーチンのストレージを与え
る16ほどのアドレスを保持することができる。 PROM：プロセサステートマシンにおいて用い
られるPROM５０は、好ましい実施例において
は、8Kバイトストレージエレメントである。 データ操作論理：第５図においては、UIOステ
ートマシンプロセサのデータ操作論理のブロツク
図が示される。このデータ操作論理は、（エレメ
ント３０で示される）16個の汎用アキユムレータ
と、オペランドレジスタ３１と、算術論理装置
（ALU）３２と、バイト−スワツプ回路３４と、
シフト論理回路３３とからなる。アキユムレータ
３０のアキユムレータの16ビツトレジスタは、操
作のための情報を記憶するために用いられ、かつ
多種な動作の結果を保持するために用いられる。 オペランドレジスタ３１は、現在の命令のオペ
ランドをホールドする。ALU３２は、オペラン
ドレジスタ３１およびアキユムレータ３０からの
データを受信する。多種な論理および算術動作
は、上述した特許において述べられたように、そ
のデータに基づいて実行される。ALU３２は、
バイトスワツプ論理回路３４とシフト論理回路３
３へ出力を与える。 バイトスワツプ論理出力は、ALU３２により
与えられるバイトシーケンスのシーケンシヤル順
序を置き替えるために用いられる。バイトスワツ
ピングにおいて、ALU出力の最上位バイトは、
最下位バイトで置換され、かつ同様に最下位バイ
トは、シーケンシヤル順序で最上位バイトで置換
される。 シフト論理回路３３は、ALU出力を左または
右にシフトまたは回転させるために用いられるこ
とができる。また、シフト論理回路は、ALU出
力を直接かつ変更なく転送することができる。 命令実行論理：第６図には、UIOステートマシ
ンプロセサの命令実行論理のブロツク図が示され
る。命令実行論理回路は、命令レジスタ２２と、
PROMの命令デコーダ組と、エレメント２３の
PROMの出力のためのラツチングレジスタとから
なる。命令レジスタ２２は、現在のステートマシ
ン命令をホールドする。この現在の命令は、その
ステートマシンにおけるPROM５０から、または
ローカル６６ｍもしくはシエアドメモリ９０のい
ずれかから受信される。命令デコーダRPOM２３
は、命令レジスタ２２によりアドレスされる。
PROM２３は、その命令を、（たとえばチツプイ
ネーブル、カウンテイング制御などのような）ス
テートマシンプロセサの動作を制御する40個の異
なる制御信号へデコードする。デコーダRPOM２
３の出力は、タイミングまたは信号の安定性が必
要とされるならば、レジスタによりラツチされ
る。 外部バス論理：第７図を参照すると、ステート
マシンプロセサ２の主な外部バスが、インターフ
エイスカード１０５ｉとメモリ制御カード６６と
に接続されて示される。ステートマシンカード２
に外方向に延びるこれらのバスは、Ｉ／Ｏバス１
０と、メモリアドレスバス（MADDR）１６と、
メモリデータアウトバス（MEMOUT）１２と、
プツト／ゲツトイネーブル線60pgとである。 第７図に示されるように、メモリアドレスバス
１６およびＩ／Ｏバス１０も、それ自身のローカ
ルメモリ６６ｍを保持するメモリ制御カード６６
に接続する。また、メモリデータアウトバス１２
は、バス延長１２′に沿つてメモリ制御カード６
６からデータを受けることができる。メモリ制御
カード６６は、データバスと、シエアドメモリ９
０に接続するアドレスバスとを有する。Ｉ／Ｏバ
ス１０および１０′は、ローカルメモリ６６ｍお
よびシエアドメモリ９０に情報を転送するために
用いられる。Ｉ／Ｏバス１０は、ステートマシン
プロセサカード２に命令およびデータを戻すため
にも用いられる。 MADDRバス１６のためのメモリアドレスは、
(a)ステートマシンプロセサカード２または他の(b)
インターフエイスカード１０５ｉのいずれかにお
いて発生する。ステートマシン２は、ローカルメ
モリ６６ｍ、シエアドメモリ９０またはPROM５
０（第４図）のいずれかをアドレスする。インタ
ーフエイスカードは、直接メモリアクセス
（DMA）のみの間に、ローカルまたはシエアドメ
モリをアドレスする。ユニバーサルＩ／Ｏステー
トマシンプロセサを含み、かつ上述してここに援
用された前記の特許において、これらの出願の第
２図から、２つの制御レジスタ３７，３８が述べ
られたことがわかるであろう。これらは、応用制
御レジスタと呼ばれ、かつステートマシンプロセ
サ２に対して外部にある論理のための情報を記憶
するために用いられる。これらの応用制御レジス
タは、そのレジスタが、ステートマシンプロセサ
２において発生するデータを受けるという点で独
特であるが、制御レジスタのデータは、ステート
マシン２以外のカードにおいて発生する信号によ
りクロツクされる。 第７図において、インターフエイスカード１０
５ｉは、ホストコンピユータ１００へのデータリ
ンクインターフエイス（DLI）と、ラインサポー
トプロセサ３００へのメツセージレベルインター
フエイス（MLI）を有して示される。さらに、イ
ンターフエイスカードは、それ自身とステートマ
シンカード２との間に割込みラインおよび割込み
認識を有する。メモリ制御カード６６はまた、
NDLプロセサ５０ｂとの間の信号の交換のため
の制御ライン６６ｉを有する。 インターフエイスカード：インターフエイスカ
ード１０５ｉの主なエレメントは、第８図のブロ
ツク図に示される。分布カード２０ａは、データ
リンクインターフエイス（DLI）を介して、デー
タリンクインターフエイス論理１００ｉに接続す
る。 分布カード２０は、バス１０５ｐを介してMLI
論理１００ｍに接続する。MLIメモリ制御カード
６６ａは、バス１６および１２によつて、メツセ
ージレベルインターフエイス論理１００ｍに接続
する。メツセージレベルインターフエイス
（MLI）ステートマシンプロセサ５０ａは、フロ
ントプレーンＩ／Ｏバスを介して、DLI論理１０
０ｉとPROMシーケンサ１００psとMLI論理１０
０ｍとに接続する。 インターフエイスカード１０５ｉは、ホストコ
ンピユータシステム１００とネツトワークサポー
トプロセサとの間にデータリンクインターフエイ
ス（第７図）を設け、かつそれはまた、ネツトワ
ークサポートプロセサとそれが制御するラインサ
ポートプロセサ（LSP）との間にメツセージレベ
ルインターフエイス（第７図）を設ける。第８図
を要約すると、インターフエイスカードは、MLI
部分１００ｍとDLI部分１００ｉとPROMシーケ
ンサ１００psとを有している。第１Ｂ図におい
て示されたように、インターフエイスカードは、
フオアプレーンコネクタを介して他のNSP回路と
通信する。 メツセージレベルインターフエイス論理１００
ｍ：ネツトワークサポートプロセサ（NSP）８０
と任意の個別のラインサポートプロセサ（LSP）
３００との間のデータ転送は、インターフエイス
カード１０５ｉにおける標準のMLI論理回路１０
０ｍによつて実行される。これは、第７図、第８
図および第９図において示される。実行されたこ
のデータ転送は、DMAモードまたは非DMAモー
ドのいずれかである。 DMAモードにおいて、DMAアドレスカウンタ
は、転送されるべきメモリにおける最初のワード
に対する“ポインタ”としてMLIステートマシン
５０ａにより初期設定される。同時に、転送カウ
ンタが、転送されるべきワードの数の補数ととも
にステートマシンプロセサ５０ａにより初期設定
される。DMA論理は、さらにステートマシンプ
ロセサ５０ａによる介在なしでデータ転送を処理
する。各ワードが転送されるにつれて、DMAア
ドレスカウンタは、増分され、かつDMA“転送
カウンタ”は、減分される。DMA動作はそれか
ら、DMA“転送カウンタ”がオーバフローした
とき、たとえばその値が“０”であるとき、通常
完了する。DMA論理はそれから、たとえばDMA
タイムアウトまたは予期しないLASPステータス
信号のような異常な条件が検出されるとDMAモ
ードを終了する。 すべてのダイレクトメモリアクセス動作
（DMA）は、MLIステートマシンプロセサ５０ａ
により初期設定され、かつDMA制御PROMによ
り制御される。DMA動作の間、ステートマシン
プロセサへのクロツクは、禁止され、かつステー
トマシンPUTレジスタ、GETレジスタおよび
Ｉ／Ｏバスが不能化される。 非DMAモード：非DMAモードにおいて、デー
タは、ラインサポートプロセサ（LSP）３００
（特定的には、選択されたLSP３００ａ，３００
ｂ，３００ｃまたは３００ｄ）にワードごとに転
送される。この非DMAモードにおいて、データ
転送は、MLIステートマシンプロセサ５０ａの直
接の制御下において実行される。データは、Ｉ／
Ｏバス１０からホールデイングレジスタ（第９
図）に転送され、かつそれからインターフエイス
カード１０５ｉのMLIサーキツト１００ｍを介し
てLSP３００に転送される。 メツセージレベルインターフエイス論理回路１
００ｍは、第９図のブロツク図において示され
る。DMAレジスタ１２０は、トランスミツタTX
へかつそれからレシーバRXへそしてステートマ
シンプロセサカード５０ａに運ばれた後フオアプ
レーンメモリバスに沿つてデータを受ける。ライ
ンサポートプロセサ３００は、DLIを介して接続
モジユール１０６ｂに接続しかつレシーバRXへ
のMLI論理ラインを介して電気インターフエイス
EI（ラインアダプタ）に接続する。ステートマ
シンプロセサ５０ａは、Ｉ／Ｏバス１０を介して
DMAアドレスレジスタ１６０およびホールデイ
ングデータレジスタ６０に接続する。アドレスレ
ジスタ１６０の出力は、メモリアドレスバス１６
を介してメモリ制御カード６６およびステートマ
シン５０ａに運ばれる。 データリンクインターフエイス論理回路
（DLI）：第１０図は、回路１００ｉとして第８
図に最初に示されるデータリンクインターフエイ
ス論理回路のブロツク図である。このデータリン
クインターフエイス論理回路は、第８図のMLIス
テートマシンプロセサ５０ａと関連するDLI回路
である。第１０図において、先入れ先出し
（FIFO）スタツクレジスタ１００i3が示される。
これは、各ワードが16ビツトである64ワードレジ
スタである。このレジスタは、ホストコンピユー
タ１００へ転送されるべきデータをホールドす
る、でなければホストコンピユータから受けるデ
ータをホールドする。３状態ドライバーレシーバ
回路１００i1は、バツクプレーンを介してコンピ
ユータ１００へまたはそこからデータを送りかつ
受ける。これはまた、内部データバス上のデータ
をも受ける。データの他のソースは、３状態ドラ
イバーレシーバ１００i5へのフオアプレーン接続
を有するメモリ制御カード６６ａである。この３
状態ドライバーレシーバ１００i5は、内部データ
バスを介してホールデイングレジスタ１００i2に
接続し、そのレジスタは、スタツクレジスタ１０
０i3へ入力を与える。スタツクレジスタ１００i3
の出力は、３状態ドライバーレシーバ１００i5お
よび１００i1の両方に出力を与えるインバータ１
００i4に送られる。 PROMシーケンサ：PROMシーケンサ１００
psは、第８図のインターフエイスカード１０５
ｉに関連するブロツクにおいて示される。この
PROMシーケンサは、ホストコンピユータシステ
ムに向けられる標準DLI動作を実行するのに必要
なオーバヘツド動作からステートマシンプロセサ
５０ａを解放するように設計される。PROMシー
ケンサにおける論理回路は、ホストシステムデー
タ転送のための標準MLIプロトコルを与えそれに
従うように設計されている。PROMシーケンサ
は、ステートマシンプロセサにより初期設定され
る開始アドレスレジスタからの開始PROMアドレ
スを受ける。このRPOMシーケンサはそれから、
一連の制御ステートを介して進み、必要なデータ
転送動作を実行する制御信号を与える。シーケシ
ングは、PROMシーケンサが割当てられたタスク
を完了するまで、または予期されていない条件が
検出されるまで続く。ステートマシンプロセサ
は、割込み信号およびステータスレジスタ信号に
よつて予期されない条件を知らされる。ステータ
スレジスタは、割込みの理由を規定する。 メモリ制御カード（MEMCTL） 第２図に対して上述したように、ネツトワーク
サポートプロセサ８０は、メモリ制御カード６６
ａおよび６６ｂを保持し、かつこれらの制御カー
ドの各々は、ネツトワークサポートプロセサ内の
２枚のステートマシン５０ａ，５０ｂのプロセサ
カードの特定のものと関連する。メモリ制御カー
ド６６の基本エレメントのブロツク図は、第１１
図に示される。 第１１図に示されるように、メモリ制御カード
６６は、8Kワードのローカルメモリを与える。
このローカルメモリは、その関連したステートマ
シンプロセサによる排他的な使用のためのもので
あり、すなわち言うなれば、メモリ制御カード６
６ａは、MLIプロセサ５０ａの排他的な使用のた
めのものであり、他方メモリ制御カード６６ｂ
は、NDLプロセサ５０ｂの使用のための排他的
なものである。メモリ制御カードはまた、特定の
ステートマシンプロセサが、シエアドメモリ９０
の132Kまでのワードをアドレスすることを可能
にする論理回路を含む。ネツトワークサポートプ
ロセサ８０において与えられる実際のシエアドメ
モリは、NSPソフトウエアの制限によつて115K
ワードに限定される。ネツトワークサポートプロ
セサにおける他のカードとの通信は、第１Ｂ図に
おいて示されるフオアプレーンコネクタを介して
なされる。 第１１図に示されるメインテナンスカード信号
PRIF，DSIM，MAINT，SELの使用は、ここに
参考のために含まれた上述の特許において述べら
れている。 第１１図に示されるように、各場合におけるメ
モリ制御カードは、MLIメモリ制御カード６６ａ
が、破断線で囲まれて示される加算されたモジユ
ール選択論理回路を有するということを除いては
同じである。 メモリ制御カード６６ａの点線内のモジユール
選択論理のみが必要である。なぜならばステート
マシンカードの一方が、マタプロセサ５０ａであ
り、それに対し他方のステートマシン、NDLプ
ロセサ５０ｂが、スレイブプロセサであるからで
ある。このように、モジユール選択論理は、マス
タプロセサカードをスレイブプロセサカードから
区別し、かつ各カードがシエアドメモリ９０を使
用することが可能であるとき選択される。 ステートマシンプロセサからのメモリアドレス
バス１６は、論理メモリ６６ｍへの算術論理装置
６６ｕに送られ、アドレス選択レジスタ６６ｓへ
も送られ、そのレジスタ６６ｓは、データ出力が
ALU６６ｕから送られるベースアドレスレジス
タ６６ｒへ運ばれる出力を有する。ALU６６ｕ
は、アクセスのためシエアドメモリ９０に送られ
るメモリアドレスを与える。メインテナンスカー
ド２０ｍからのシミユレートされたテスト信号は
また、ALU６６ｕおよびローカルメモリ６６ｍ
へゲートされてもよい。 Ｉ／Ｏバス１０は、ベースアドレスレジスタ６
６ｒ内へ、ローカルメモリ６６ｍへ、かつデータ
バス１０dbへデータを送る。 ローカルメモリ：メモリ制御カード６６のロー
カルメモリ６６ｍ（第１１図）は、そのカードに
関連した特定のステートマシンプロセサのための
RAMの８、192 17ビツトワードを与える。この
RAMメモリは、メモリアドレスバス１６からの
アドレス情報を受け、かつまたＩ／Ｏバス１０か
らの入力データをも受ける。ローカルメモリ６６
ｍからのデータ出力が、共通のメモリデータアウ
トバス、MEMOUT１２を介する。 シエアドメモリ制御：メモリ制御カード６６の
シエアドメモリ“制御”部分は、ステートマシン
プロセサのアドレシング能力を131Kワードまで
拡げることを可能にする回路を有する。論理回路
は、MAP発生器PROM（図示せず）と16ベース
アドレスレジスタ（BAR）６６ｒと17ビツト算
術論理装置（ALU）６６ｕとからなる。 MAP発生器は、バス１６上のメモリアドレス
の最上位の４ビツトをデコードする32×8PROM
である。このデコーデイングは、シエアドメモリ
９０がアドレスされるべきかどうかを判断する。 ベースアドレスレジスタ（BAR）６６は、
8BARの２つのグループに等しく分けられる。こ
のように、16個のこれらのベースアドレスレジス
タがある。これらのうちの一方のグループ
（BAR０−BAR７）は、シエアドメモリ９０が、
ステートマシンプログラムカウンタ４１によりア
ドレスされるときに用いられる。ベースアドレス
レジスタの他方のグループ（BAR８−BAR１
５）は、シエアドメモリが、ステートマシンプロ
セサのメモリ基準レジスタ（MRR）４０により
アドレスされるときに用いられる。 ベースアドレスレジスタ６６ｒのいずれかが、
ソフトウエアによりＩ／Ｏフオアプレーンバス１
０を介してロードされ、かつそれらが、シエアド
メモリ９０における4Kエリアを取囲むベースア
ドレスを指示する。ALU６６ｕへのベースアド
レスレジスタ出力は、ステートマシンメモリアド
レスバス制御ライン１６をデコードすることによ
り選択される。このデコーデイングは、８個ベー
スアドレスレジスタの一方のグループを選択す
る。３つの上位メモリアドレス（14：03）をデコ
ードすることによつて、その特定のグループにお
ける８ベースアドレスレジスタの１つが、選択さ
れる。 算術論理装置（ALU）：メモリ制御カード６
６のALU６６ｕは、17ビツトアダーである。Ａ
入力は、ベースアドレスレジスタから引出され、
かつＢ入力は、メモリバス１６から引出される。
データ出力は、シエアドメモリアドレスバス
（XMADR）へ与えられる。16ビツトベースアド
レスレジスタは、算術論理装置Ａ入力のビツト位
置16：14に14ビツト（15：14）を設ける。ビツト
位置０および１は、接地される。16ビツトメモリ
アドレスバス（MADDR）１６は、算術論理装置
Ｂ入力のビツト位置11：12に12ビツト（11：12）
を設ける。ビツト位置16：05は接地される。選択
されたベースアドレスレジスタの最上位の14ビツ
トとメモリアドレスバス１６の最下位の12ビツト
との総和であるALU出力は、115Kワードの１つ
を選択する17ビツトシエアドメモリアドレス
XMADRである。 メモリ制御WAIT論理：ある条件下において、
メモリ制御カード６６は、メモリ制御カードと接
続された関連したステートマシンクロツクを停止
する。このクロツクは、WAIT信号が“アクテイ
ブ”である限り停止している。メモリ制御カード
６６が、シエアドメモリ９０内へ書込まれまたは
そこから読出されるとき、WAIT条件の１つが生
ずる。シエアドメモリは、遅すぎてステートマシ
ンプロセサおよびメモリ制御カードのより早い動
作についていけないので、メモリ制御カードは、
適当なWAIT信号を挿入して適当な遅延を与え
る。 メモリ制御カード６６ａおよび６６ｂの両方
が、同じシエアドメモリカード９０への同時のア
クセスを試みると、別の条件が発生する。優先順
位発生器（PRIGEN）PROMまたはMLIメモリ制
御カード６６ａは、その衝突を解決しかつ適当な
WAITステートを発生させる。 ステートマシンプロセサがメモリパリテイエラ
ーを検出すると、第３の条件が発生する。メモリ
パリテイエラーから生ずるWAIT信号は、“ゲー
トされない”、すなわち、それは通らない。
WAIT信号により、ステートマシンクロツクが、
そのステートマシンがクリアになるまで停止され
たままである。 RAMカード 第１２図には、第１Ｂ図における９０で示され
るRAMカードの概略図が示される。 カードの各々は、シエアドメモリ９０への寄与
成分として使用するための32KB容量を有する。
RAM９０の完全なメモリ能力は、２つのステー
トマシン５０ａ（MLI）および５０ｂ（NDL）に
より分割される。第１Ｂ図に示されるようにその
能力は、４ないし７枚のRAMカードのいずれに
おいても与えられ得る。 シエアドメモリRAMカードの１つの特定な装
置は、それが、シエアドメモリアドレスラインの
ためおよびメモリアウト（MEMOUT）バスのた
めの終了レジスタを有するという点において独特
である。この特定のカードは、RAM終了カード
と呼ばれ、かつ32KB RAM TERとして示され
る。終了RAMカードは、ネツトワークサポート
プロセサにおけるメモリバスの端部に位置されな
ければならない。 RAMカードは、68個の4096×1RAMチツプを
含む。各カードは、MLIメモリ制御カード６８ａ
に接続される１つのデータおよび１つのアドレシ
ングポート（第２図）を有しており、RAMカー
ドにおける第２のデータおよびアドレシングポー
トは、NDLメモリ制御カード６６ｂに接続され
る。これによつて、シエアドメモリは、ステート
マシンプロセサのいずれでもアクセスされる。メ
モリ制御カードとの通信は、フオアプレーンコネ
クタを介してなされる。 第１２図に示されるように、MLIステートマシ
ンおよびNDLステートマシンのメモリ制御カー
ドからのアドレスは、それぞれ、Ｂポート９０
abおよびＡポート９０aaに入り、かつそれから
たとえば９０１のようなRAMカードのアドレス
入力に接続される。入来データパルスにおける第
１および第２のステートマシン（マスタ５０ｄお
よびスレイブ５０ｂ）からのデータは、ポート
Bd1およびAd1へ送られ、そこからそれらはカー
ド９０１のデータ入力にある。RAMデータ９０
１のデータ出力は、ポートBd2およびAd2内に送
られ、そこからそれらは、それぞれMLIステート
マシンメモリ制御およびNDLステートマシンメ
モリ制御へのデータライン上を送られる。 ネツトワークサポートプロセサの機能的な局面 ネツトワークサポートプロセサの多種な機能の
統合は、第１３図に示されるように、バスを使用
してなされかつ３つのバスリンクからなる。これ
らのリンクは、MLIリンク、NDLリンク、および
INTERリンクである。これらのリンクにより、
ネツトワークサポートプロセサを構成するカード
の組合せが、全体装置として統一された態様で作
用することができる。 ネツトワークサポートプロセサ（NSP）８０
は、本質的にマルチプロセサコンピユータであ
る。（MLI制御器として示される）１つのプロセ
サは、第２図に示されるように、MLIステートマ
シンカード５０ａとMLIメモリ制御カード６６ａ
とインターフエイスカード１０５ｉとからなる。 （NDL制御器５０ｂとして示される）第２の
プロセサは、NDLステートマシンカード５０ｂ
およびNDLメモリ制御カード６６ｂからなる。
これらのプロセサ−制御器の両方は、同一の態様
で構成され、かつ両方は、シエアドメモリ９０に
アクセス可能である。 多種なカード（第１３図）の間を情報およびア
ドレスを運ぶ主な３本のバスは、Ｉ／Ｏバス１０
とメモリアドレス（MADDR）バス１６とメモリ
データアウトバス（MEMOUT）１２とである。
さらに、付加的な制御情報が、フオアプレーンコ
ネクタ（第１Ｂ図に図示）によつて、各制御器の
カードの間を送られる。 第１３図に示されるように、MLIリンクは、
MLI制御器の３枚のカード１０５ｉ，６６ａ，５
０ａに接続する。それはまたMLI制御器およびシ
エアドメモリ９０の間の接続をも与える。NDL
リンクは、カード６６ｂおよび５０ｂを接続す
る。INTERリンクは、シエアドメモリ９０を６
６ａおよび６６ｂに接続する。 入力／出力（Ｉ／Ｏ）バス：Ｉ／Ｏバス１０ａ
は、MLI制御器の３枚のカードを接続する共通の
データバスである。このバス上の情報は、以下の
ものを含む。 (a) MLIステートマシン５０ａからインターフエ
イスカード１０５ｉへの制御情報。 (b) ステートマシン５０ａからMLIメモリ制御カ
ード６６ａへの制御情報。 (c) インターフエイスカードからステートマシン
へのステータス情報。 (d) インターフエイスFIFOレジスタ（第１０
図）に記憶されかつそれからステートマシンま
たはメモリ９０のいずれかに送られるDLI上の
ホストコンピユータ１００から受信されたデー
タ。 (e) DLIを介してホストコンピユータへの後続す
る伝送のためにFIFOレジスタに記憶するイン
ターフエイスカード１０５ｉに送られるステー
トマシンまたはメモリのいずれかからのデー
タ。 (f) MLI上のLSP３００から受けかつステートマ
シン、非DMAモードにおけるメモリ９０また
はDMAモードにおけるメモリ９０のいずれか
へ送られるデータ。 (g) MLI上のラインサポートプロセサ３００への
伝送のため非DMAモードにおけるインターフ
エイスカード１０５ｉに送られるステートマシ
ン５０ａまたはメモリ９０のいずれかからのデ
ータ。 (h) ローカル６６ｍまたはシエアドメモリ９０へ
書込まれるべきステートマシン５０ａからのデ
ータ。 メモリアドレス（MADDR）バス：メモリアド
レスバス１６ａは、カード５０ａ，６６ａおよび
１０５ｉからなるMLI制御器のための３枚の制御
器カードを接続する共通のアドレスバスである。
以下の情報は、メモリアドレスバス１６ａ上で送
られる。 (a) アドレシングのときのステートマシンのプロ
グラムカウンタ４１出力（またはメモリ基準レ
ジスタ４０出力）：ステートマシン５０ａ上の
PROM回路またはメモリ制御カード６６ａ上の
ローカルメモリ６６ｍ。 (b) メモリ制御カード（MEMCTL）６６上のロ
ーカルメモリ６６ｍをアドレスするために用い
られるインターフエイスカード１０５ｉ上の
DMAアドレスレジスタ（第９図）。 (c) シエアドメモリ９０をアドレスするためにメ
モリ制御カード６６ａ上のモジユール選択論理
（第１１図）をアドレスしかつベースアドレス
レジスタ（BAR６６）をアドレスするMLIイ
ンターフエイス（第９図）上のDMAアドレス
レジスタ１６０またはステートマシンMRR４
０出力またはプログラムカウンタ４１出力。第
１１図のモジユール選択論理は、カード５０ａ
または５０ｂが、任意の期間でメモリ９０への
アクセスを得たかどうかを判断するために用い
られる。 メモリアドレスバス１６ｂは、NDL制御器
（ステートマシンカード５０ｂおよびメモリ制御
６６ｂ）を接続する共通のアドレスバスとして用
いられる。 ここで、以下の情報データが、そのバス上を転
送される。 (a) メモリ制御カード６６ｂ上のローカルメモリ
６６ｍをアドレスするためまたはNDL PROM
５０をアドレスするために用いられるNDLス
テートマシン５０ｂ出力のプログラムカウンタ
４１出力（またはMRR４０出力）。 (b) シエアドメモリ９０をアドレスするためにメ
モリ制御カード６６ｂ上の論理およびベースア
ドレスレジスタ、BAR６６ｒ（第１１図）へ
情報を転送するNDLステートマシンのプログ
ラムカウンタ４１出力（またはMRR４０出
力）。 メモリ出力バス（MEMOUT）：メモリ出力バ
ス１２ａは、MLI制御器の３枚のカード５０ａ，
６６ａ，１０５ｉを接続する共通のデータバスで
ある。このバス上の情報は、以下のもので構成さ
れる。 (a) メツセージレベルインターフエイスを介する
ラインサポートプロセサ（LSP）へのデータの
伝送のためのインターフエイスカード１０５ｉ
上のDMAレジスタ１２０（第９図）または
（プログラム情報またはデータのための）ステ
ートマシン５０ａのいずれかへのメモリ制御カ
ード６６ａ上のローカルメモリ６６ｍの出力。 (b) ステートマシン５０ａまたはインターフエイ
スカード１０５ｉおよびLSP３００へのシエア
ドメモリ９０の出力。 (c) MLIステートマシン５０ａへプログラム情報
またはデータのいずれかを転送するメモリ制御
カード６６ａ上のローカルメモリ６６ｍの出
力。 (d) NDLステートマシン５０ｂへ情報を転送す
るシエアドメモリ９０の出力。 同様に、MEMOUTバス１２ｂは、NDLステー
トマシン５０ｂ（第１３図）に同様の機能を与え
る。 シエアドメモリインターフエイス：MLIメモリ
制御カード６６ａは、メモリ９０におけるシエア
ドメモリワードを選択するために用いられるシエ
アドメモリアドレスを発生するために、ベースア
ドレスレジスタ（BAR）の出力とメモリアドレ
ス（MADDR）とを総和する。このMEMCTLカ
ード６６ａはまた、シエアドメモリ９０へ書込デ
ータを転送しかつシエアドメモリ９０から読出デ
ータを戻す双方向性のシエアドメモリデータバス
１０ａを処理する。書込データは、MLIリンクの
Ｉ／Ｏバス１０ａにより与えられる。読出データ
は、第１３図のMLIリンクのメモリアウトバス１
２ａへアイソレータを介して転送される。 NDLメモリ制御カード６６ｂは、メモリ９０
からのメモリワードを選択するシエアドメモリア
ドレスを発生するためにロードされるベースアド
レスレジスタ（BAR）の出力とメモリアドレス
とを総和する。メモリ制御カード６６ｂもまた、
シエアドメモリ９０へ書込データを転送しかつシ
エアドメモリ９０から読出データを戻す双方向性
のシエアドメモリデータバスを処理する。書込デ
ータは、NDLリンクのＩ／Ｏバス１０ｂにより
与えられる。読出データは、NDLリンクのメモ
リアウトバス１２ｂへアイソレータを介して送ら
れる。 NDLリンク：第１３図に示されるNDLリンク
は、５０ｂおよび６６ｂからなるNDL制御器の
２枚のカードに接続する。このリンクはまた、
NDL制御器およびシエアドメモリ９０の間の接
続をも与える。 NSPインターリンク：MLI制御器（カード５０
ａ，６６ａおよび１０５ｉ）とNDL制御器（カ
ード５０ｂおよび６６ｂ）との間の唯一の“デー
タ”通信は、シエアドメモリ９０を介してなされ
る。 MLI制御器は、MLIリンク内のシエアドメモリ
インターフエイスを介してシエアドメモリ９０と
通信する。第１３図に説明されるMLIリンクは、
MLI制御器の３枚のカードに接続され、かつまた
シエアドメモリ９０を有する制御器へも接続され
る。同様に、NDL制御器は、シエアドメモリ９
０と通信する。シエアドメモリ９０における各
RAMカード（第１２図）は、別々のポートを有
しており、２つの（MLIおよびNDL）シエアドメ
モリインターフエイスの各々のためのそれ自身の
ポート選択論理回路とを有している。 ポート選択論理（第１２図）は、MLIメモリ制
御カード６６ａ上で発生された信号により制御さ
れる。制御フラグ（第１３図）は、メモリ９０へ
のアクセスを制御するために２枚のメモリ制御カ
ード６６ａおよび６６ｂの間を送られる。これら
のフラグにより、MLI制御器がシエアドメモリ９
０へのアクセスを必要とするときMLIリンクポー
トが選択される。そうでない場合は、NDLリン
クポートが活性化される。 同じRAMカード９０は、MLI制御器および
NDL制御器の両方により同時にアクセスされる
ことができない。MLIメモリ制御カード６６ａ上
の論理回路によりこの同時のアクセスが妨げられ
る。しかしながら、シエアドメモリ９０における
２枚の異なるRAMカードは、同時にアクセスさ
れようとしているものが同じRAMカードでない
限りは、MLIおよびNDL制御器により同時にアク
セスされる。 ステートマシン外部割込み 第３図ないし第６図において述べたように、ス
テートマシンプロセサは、“フオアグラウンド”
または“バツクグラウンド”モードのいずれかで
動作する。フオアグラウンドモードは、正常の動
作のために用いられ、かつインターフエイスカー
ド１０５ｉからの信号により割込まれることがで
きる。バツクグラウンドモードは、ステートマシ
ンが“外部”割込みを行なうときに用いられる。
バツクグラウンドモードの間、ステートマシン
は、それがまずプログラムによりフオアグラウン
ドモードに戻されるまで再び割込まれることがで
きない。 その２つのモードを処理する論理回路は、８個
のアキユムレータが各モードに割当てられる16個
のアキユムレータと、各モードに割当てられるフ
ラツグレジスタと、ステートマシンをフオアグラ
ウンドからバツクグラウンドモードに切換えると
MRR４０の内容を保持する１つのMRRセーブレ
ジスタ４７とからなる。第１４図に示されるよう
に、フオアグラウンドアキユムレータは、３０ｆ
で示され、それに対しバツクグラウンドアキユム
レータは、３０ｂで示される。フオアグラウンド
フラグレジスタは、３５で示され、一方バツクグ
ラウンドフラグレジスタは、３６で示され、かつ
MRRセーブレジスタは、４７で示される。 “フオアグラウンド”モードにおいて動作して
いるステートマシンが、割込みを検出すると、ス
テートマシンのステータスが、セーブされる。ま
ず、プログラムカウンタPC４１の内容が、スタ
ツクメモリ４５においてセーブされ、第２に、プ
ログラムカウンタ４１が、割込みのソース（イン
ターフエイスカード１０５ｉ）により設けられた
アドレスでロードされ、第３に、フオアグラウン
ドアキユムレータ３０ｆが不能化され、かつバツ
クグラウンドアキユムレータ３０ｂが能動化さ
れ、第４に、フオアグラウンドフラグレジスタ３
５が不能化され、かつバツクグラウンドフラグレ
ジスタ３６が能動化され、かつ第５に、MRR４
０データがMRRセーブレジスタ４７（第１４
図）において記憶される。 このように、ステートマシンの前割込み状態
が、将来の使用のために変更することなく記憶さ
れる。ステートマシンが、割込みサービスルーチ
ンを実行することが可能である。ステートマシン
ステータスは、割込みサービスが完了した後、ス
テータスセーブ手続きを反転することにより再び
記憶される。外部割込みが検出されたときプロセ
スにあつたフアームウエアルーチンが、割込みの
生じた箇所で実行を再開する。 ネツトワークサポートプロセサ（NSP）におい
て、MLIステートマシン５０ａのみが、割込み可
能である。その割込みは、インターフエイスカー
ド１０５ｉにおいて発生する。次のステツプを決
定するためにステートマシンの助けを必要とする
箇所にPROMシーケンサ１００psが到達する
と、割込みが生ずる。この箇所は、ホストコンピ
ユータ１００へのメツセージの完全な伝送と、ホ
ストコンピユータからのメツセージの完全な受信
とを含む。 インターフエイスカード１０５ｉは、MLIステ
ートマシンをアドレス０００２に強制する。この
アドレスは、割込みサービスルーチンへのブラン
チをホールドする。このルーチンにおける最初の
命令の間には、インターフエイスカードステータ
スレジスタ２００の内容を取出す命令がある。こ
の情報は、割込み信号への適当な応答を判断する
ために用いられる。 ２つのフラグレジスタ３５，３６は、条件付ブ
ランチ動作を実行しかつ条件付呼出もしくは条件
付リターンを実行するかどうか、またはサブルー
チンを呼出しもしくはサブルーチンから復帰する
かどうかを判断するステートマシン上の７ビツト
レジスタである。 フラグレジスタには２組のビツトがある。３つ
のビツトの一方の組は、“外部”フラグである。
この組は、カードに対して外部であるデータを受
けるために用いられる。第２の組は、４ビツトか
らなる。この組は、最後の算術動作の後ALU出
力のステートをホールドする。これらのビツト
は、完全なALU出力が、０（最上位および最下
位のALU出力ビツトのステート）ならびにALU
“キヤリイ”出力のステートであるかどうかを記
録する。 ステートマシンは、動作モードを選択するバツ
クグラウンド−フオアグラウンド制御フリツプフ
ロツプ（第１４図）を有する。このフリツプフロ
ツプは、NSPが開始されるとフオアグラウンドモ
ードに自動的にセツトされる。それは、外部割込
みによりバツクグラウンドモードにセツトされ
る。フリツプフロツプが、バツクグラウンドモー
ドに留まつている限りは、さらに他の割込みは、
認められない。このフリツプフロツプは、割込み
サービスルーチンの結果でフオアグラウンドモー
ドにリセツトされる。新しい割込みがそれから認
められる。 ステートマシンは、以下の２つのプログラム割
込み命令を認める。 (1) 割込み不能化のための命令。 (2) 割込み検出能動化のための命令。 これらの命令は、外部割込みの有無に無関係で
ある。割込み命令は、外部割込みから、プログラ
ムのエリアを保護する。第１４図において、
PROMシーケンサ１００psがPUT命令からの開
始アドレスにより開始されるNSP割込み論理が示
される。 メモリアドレシング：第１５図に示されるよう
に、ネツトワークサポートプロセサのブロツク図
は、各々が共通のシエアドメモリ９０に接続する
NDL制御器５０ｂ，６６ｂとMLI制御器５０ａ，
６６ａを示すNSP８０の主なエレメントを説明す
る。 ネツトワークサポートプロセサには以下のよう
なメモリの３つの異なる形式がある。 (a) 各ステートマシンカードは、ステートマシン
プログラムの部分をホールドするPROMを有す
る。第１５図において、NLIステートマシン５
０ａは、そのプログラムのストレージのため
8K PROM５０ｍを有して示され、同様に、
NDLステートマシン５０ｂは、2Kワードを伴
うそのプログラムのストレージのためのPROM
５０ｎを有することがわかる。 (b) 各メモリ制御（MEMCTL）カードは、ステ
ートマシンプログラムの一部とステートマシン
ごとのローカルメモリとを備える。たとえば、
第１５図において、MILメモリ制御６６ａは、
そのローカルメモリのための16KワードRAM
６６ｍを有することが示され、同様に、NDL
メモリ制御６６ｂは、16K RAMを含むそれ自
身のローカルメモリ６６ｍを有し、さらに第１
５図における各メモリ制御カードは、ステート
マシンプログラムの一部を含みかつローカルメ
モリ６６ｍの一部であるPROMをも備える。 (c) 第１５図（および第１Ｂ図）のメモリ９０
は、各々が32キロバイトの容量を有する一連の
RAMカードである。これらのRAMカードは、
ステートマシンの両方のためのプログラムの部
分をホールドすることができ、かつそれらは、
それらに関連するメモリ制御カードによつてス
テートマシンのいずれかによりアクセスされ得
るシエアドメモリ９０を与える。 ステートマシンは、PROMメモリにおいて16K
ほどのプログラムワードを有することができる。
好ましい実施例において、MLIステートマシン５
０ａは、8Kプログラムワードを有し、かつNDL
ステートマシン５０ｂは、2Kワードのプログラ
ムを有する。各メモリ制御カードは、関連するス
テートマシンへ利用できる8Kワードのローカル
メモリを有する。シエアドメモリ９０におけるワ
ードの数は、第１Ｂ図に示されるネツトワークサ
ポートプロセサにおいて取付けられたRAMカー
ドの数で変わる。シエアドメモリは、ステートマ
シンのいずれかでアドレスされる。 第１Ｂ図に示される好ましい実施例の例のよう
に、もし４枚のカードがあるならば、シエアドメ
モリは、65、536ワードと131、072バイトを与
え、もし５枚のRAMカードがあると、シエアド
メモリは、81、920ワードと163、840バイトとを
備え、６枚のRAMカードでは、シエアドメモリ
は、98、304ワードと196、608バイトであり、７
枚のRAMカードでは、シエアドメモリは、114、
688ワードと229、376バイトである。 PROMおよびローカルメモリ：PROMメモリお
よびローカルRAMは、アドレシング目的のため
の4Kワードのブロツクに分割される。PROM
は、４つのアドレス可能ブロツク：PROM０、
PROM１、PROM２、PROM３に分割される。必
ずしもすべてのPROMアドレスブロツクが用いら
れるわけではない。ローカルRAMは、２つのア
ドレス可能ブロツク：RAM0−4KおよびRAM4−
8Kに分割される。 PROMまたはローカルRAMは、メモリアドレ
スMADDRバス１６から16ビツトだけ直接アドレ
スされる。メモリアドレスバス上の最上位ビツト
（15：４）は、4Kワードのブロツクを選択するた
めに用いられる。それから、そのブロツク内のワ
ードが、12個の最下位ビツト（11：12）により選
択される。 シエアドメモリアドレシング：（メモリアドレ
スバス）上の16ビツトは、最大64Kワードをアド
レスする。ネツトワークサポートプロセサは、
162Kワードまでのメモリを有しているので、基
本アドレス範囲を拡張する方法が必要である。 第１１図において、メモリ制御カードは、17ビ
ツト“シエアドメモリ”アドレスへの16ビツトメ
モリアドレスの変換のための論理回路６６ａ，６
６ｒ，６６ｕを有して示される。この論理回路
は、16個のベースアドレスレジスタBAR６６ｒ
および17ビツトALU６６ｕからなる。BARは、
ALU６６ｕのＡ入力へ与えられるベースアドレ
スを伴うソフトウエアにより予めロードされる。
メモリアドレスバス１６の最下位の12ビツトが、
Ｂ入力に与えられる。この２つの値は、シエアド
メモリ９０へ17ビツトアドレスを与えるために
ALUにおいてともに総和される。14個のベース
アドレスレジスタ（BAR）が用いられ、それら
はベースアドレスの間ソフトウエアによりプリロ
ードされることができる。BARは、シエアドメ
モリの全エリアをアドレスし得る。しかしなが
ら、このことは、以下に示す２つのアドレシング
制限とともになされる。 (a) BAR内へロードされるベースアドレスは、
ALUへの最下位BAR入力がローに強制される
ので係数４でなければならない。 (b) ベースアドレスは、設けられたシエアドメモ
リ９０の制限内で4Kメモリブロツクを指示し
なければならない。 ALU６６ｕは、17ビツトの広さであり、かつ
BARは16ビツトの広さであるので、ALUへの
BAR入力は、１ビツトだけオフセツトされなけ
ればならない。言い換えれば、BARビツト１５
が、ALUビツト１６に与えられる。このオフセ
ツトの結果として、シエアドメモリベースアドレ
スは、BARにおいてホールドされた絶対値の２
倍である。ALUへの余分のビツト（ビツト−
０）は、グラウンドされる。BARからALUへの
ビツト−１も、シエアドメモリボード上のタイミ
ング問題を防止するためにグラウンドされる。 メモリ制御（第１１図）のベースアドレスレジ
スタ（BAR）は、PUT STROBE １命令により
ステートマシンからのＩ／Ｏバス１０によりロー
ドされる。この例として、以下のPUT命令が例
示される。 PUT XVVV XXOO nnn nnn nnn nnOO ここで、Ｘ−ビツトは、“不注意”ビツトであ
り、 Ｖ−ビツトは、16個のBARのうちの１つを選
択するために用いられ、 ｎ−ビツトは、BARにロードされるデータビ
ツトである。 特定のベースアドレスレジスタBAR６６ｒ
は、メモリアドレスバス１６およびMRR出力イ
ネーブル信号のビツト（15：04）の組合せによる
アドレシングのために選択される。メモリアドレ
スが、プログラムカウンタ、PC４１から取出さ
れると、MRR出力イネーブル信号（MRROE）
が“偽”であり、かつそのビツト選択は、BAR
０ないしBAR７のものである。 メモリアドレスが、MRR４０（第４図）から
取出されると、MRR出力イネーブル信号が
“真”であり、かつビツト選択は、BAR８ないし
BAR１５である。以下の表は、プログラムカ
ウンタ４１およびメモリアドレスビツト15：04の
関数としてベースアドレスレジスタ選択を示す。
【表】
以下の表は、MRR４０の関数としてベース
アドレスレジスタ選択を示す。
アドレスレジスタ選択を示す。
【表】
シエアドメモリ９０に与えられた17個のアドレ
スビツトは、３つのグループに分けられる。１つ
のグループ（16：03）が、８個の可能なRAMカ
ードのうちの１つを選択するために用いられる。
第２のグループ（13：12）は、選択されたページ
内で4Kワードブロツクのうちの１つを選択する
ために用いられる。第３のグループ（01：02）
が、選択されたカード上の４つのページのうちの
１つを選択するために用いられる。 プログラムアドレシング：各ステートマシン上
に位置するプログラムPROM５０は、メモリアド
レスの第１の16Kをホールドする。しかしなが
ら、プログラム情報を含むPROMのその部分のみ
が、プログラムカウンタ、PC４１またはメモリ
基準レジスタ、MRR４０のいずれかにより直接
アドレスされる。上述したように、MLIステート
マシンは、8KワードのPROMを有し、一方NDL
ステートマシンは、ネツトワークサポートプロセ
サの好ましい実施例において2KワードのPROM
を有する。 機能的な説明 ネツトワークサポートプロセサ（NSP）へのデ
ータ通信能力を与えるのは、“フアームウエア”
である。“フアームウエア”は、プログラム
PROM５０に記憶される命令であり、フアームウ
エアは、“ハードウエア形式におけるソフトウエ
ア”と同様であると見なされてもよい。記憶され
た命令により、ハードウエアは、フロントエンド
通信プロセサとして実行する。 ホストコンピユータ１００内で、NSP通信が
DCCまたはデータ通信制御として知られるMCP
（マスタ制御プログラム）ルーチンにより処理さ
れる。別々のホストコンピユータDCCルーチン
が、データ通信サブシステムにおける各およびそ
れぞれのNSPごとに存在し、それは、IODCまた
は入力出力データ通信サブシステムとして示され
る。DCCは、ネツトワークサポートプロセサ
（NSP）へのメツセージを開始し、かつNSPから
メツセージを受ける。“メツセージ”は、メツセ
ージ内容の妥当性をチエツクする縦パリテイワー
ド（LPW）の前の情報のブロツクである。 通信は、“要求”および“結果”と呼ばれるメ
ツセージによつて処理される。（表において示
される）メツセージは、Ｉ／Ｏ記述子ワードのデ
ータコンポーネントとして付加される。要求メツ
セージは、SENDメツセージＩ／Ｏ記述子が開始
されると、ホストコンピユータ１００からNSPへ
送られる。結果メツセージは、GETメツセージ
Ｉ／Ｏ記述子が開始されるとNSPからホストコン
ピユータに送られる。両方のメツセージの場合に
おいて、特定のＩ／Ｏ動作の結果を記述する結果
記述子が、NSPからホストコンピユータに送られ
る。結果記述子は、表に示されるものと同じ
“結果メツセージ”ではない。
スビツトは、３つのグループに分けられる。１つ
のグループ（16：03）が、８個の可能なRAMカ
ードのうちの１つを選択するために用いられる。
第２のグループ（13：12）は、選択されたページ
内で4Kワードブロツクのうちの１つを選択する
ために用いられる。第３のグループ（01：02）
が、選択されたカード上の４つのページのうちの
１つを選択するために用いられる。 プログラムアドレシング：各ステートマシン上
に位置するプログラムPROM５０は、メモリアド
レスの第１の16Kをホールドする。しかしなが
ら、プログラム情報を含むPROMのその部分のみ
が、プログラムカウンタ、PC４１またはメモリ
基準レジスタ、MRR４０のいずれかにより直接
アドレスされる。上述したように、MLIステート
マシンは、8KワードのPROMを有し、一方NDL
ステートマシンは、ネツトワークサポートプロセ
サの好ましい実施例において2KワードのPROM
を有する。 機能的な説明 ネツトワークサポートプロセサ（NSP）へのデ
ータ通信能力を与えるのは、“フアームウエア”
である。“フアームウエア”は、プログラム
PROM５０に記憶される命令であり、フアームウ
エアは、“ハードウエア形式におけるソフトウエ
ア”と同様であると見なされてもよい。記憶され
た命令により、ハードウエアは、フロントエンド
通信プロセサとして実行する。 ホストコンピユータ１００内で、NSP通信が
DCCまたはデータ通信制御として知られるMCP
（マスタ制御プログラム）ルーチンにより処理さ
れる。別々のホストコンピユータDCCルーチン
が、データ通信サブシステムにおける各およびそ
れぞれのNSPごとに存在し、それは、IODCまた
は入力出力データ通信サブシステムとして示され
る。DCCは、ネツトワークサポートプロセサ
（NSP）へのメツセージを開始し、かつNSPから
メツセージを受ける。“メツセージ”は、メツセ
ージ内容の妥当性をチエツクする縦パリテイワー
ド（LPW）の前の情報のブロツクである。 通信は、“要求”および“結果”と呼ばれるメ
ツセージによつて処理される。（表において示
される）メツセージは、Ｉ／Ｏ記述子ワードのデ
ータコンポーネントとして付加される。要求メツ
セージは、SENDメツセージＩ／Ｏ記述子が開始
されると、ホストコンピユータ１００からNSPへ
送られる。結果メツセージは、GETメツセージ
Ｉ／Ｏ記述子が開始されるとNSPからホストコン
ピユータに送られる。両方のメツセージの場合に
おいて、特定のＩ／Ｏ動作の結果を記述する結果
記述子が、NSPからホストコンピユータに送られ
る。結果記述子は、表に示されるものと同じ
“結果メツセージ”ではない。
【表】
ホストコンピユータおよびネツトワークサポー
トプロセサ（NSP）は、表に示されるような８
つの異なるメツセージ形式を用いる。
トプロセサ（NSP）は、表に示されるような８
つの異なるメツセージ形式を用いる。
【表】
メツセージ形式
Ｉ／Ｏ記述子は、NSP８０にある動作を実行す
ることを命ずるホストコンピユータ１００からの
コマンドである。このコマンドには、“ジヨブ識
別子”として用いられる記述子リンク（Ｄ／Ｌ）
が続く。ジヨブ識別子は、情報が、Ｉ／Ｏ記述子
の結果として転送されたかつ記述子リンクが最初
に伴つた各期間の始まりにおいてホストコンピユ
ータへ戻る。結果記述子は、Ｉ／Ｏ記述子実行周
期の結果を記述するメツセージである。結果記述
子と記述子リンクとＩ／Ｏ記述子は、参考のため
に引用された上述の特許において議論されかつ説
明された。 残りの５つのメツセージの形式は、Ｉ／Ｏ記述
子の多種な形式に応答して実行されるデータ転送
である。 ３つの特定のメツセージ形式は １ CODE FILE（コードフアイル）； ２ DUMP FILE（ダンプフアイル）： ３ NSP STATE（NSPステート）． と示される。 コードフアイルメツセージは、ホストコンピユ
ータからネツトワークサポートプロセサへフアー
ムウエアデータを転送する。ダンプフアイルメツ
セージは、ホストコンピユータへNSPメモリの部
分をダンプするために用いられる。NSPステート
メツセージが、ネツトワークサポートプロセサの
現在の状態をホストコンピユータに報告するため
に用いられる。 すべての残りのメツセージが、“要求”または
“結果”メツセージである。妥当なメツセージ
が、表およびに示される。それらの表におい
て、示されていないメツセージコードは、用いら
れない。要求メツセージは、SENDメツセージ動
作のデータ部分として送られる。結果メツセージ
は、GETメツセージ動作のデータ部分としてホ
ストコンピユータに戻される。 ADD GROUPメツセージは、１つのグループ
のサブシステムを加える。グループは、ステーシ
ヨンセツトの集まりである。ステーシヨンセツト
は、共同でかつ物理的に受けることのできるステ
ーシヨンの組として規定される。各ステーシヨン
は、唯一のステーシヨンセツトと関連する。各ス
テーシヨンセツトは、ただ１つのグループと関連
する。このように、グループがサブシステムに与
えられると、ステーシヨンセツトの全体の集まり
および各ステーシヨンセツトにおけるステーシヨ
ンが、システムに与えられる。
Ｉ／Ｏ記述子は、NSP８０にある動作を実行す
ることを命ずるホストコンピユータ１００からの
コマンドである。このコマンドには、“ジヨブ識
別子”として用いられる記述子リンク（Ｄ／Ｌ）
が続く。ジヨブ識別子は、情報が、Ｉ／Ｏ記述子
の結果として転送されたかつ記述子リンクが最初
に伴つた各期間の始まりにおいてホストコンピユ
ータへ戻る。結果記述子は、Ｉ／Ｏ記述子実行周
期の結果を記述するメツセージである。結果記述
子と記述子リンクとＩ／Ｏ記述子は、参考のため
に引用された上述の特許において議論されかつ説
明された。 残りの５つのメツセージの形式は、Ｉ／Ｏ記述
子の多種な形式に応答して実行されるデータ転送
である。 ３つの特定のメツセージ形式は １ CODE FILE（コードフアイル）； ２ DUMP FILE（ダンプフアイル）： ３ NSP STATE（NSPステート）． と示される。 コードフアイルメツセージは、ホストコンピユ
ータからネツトワークサポートプロセサへフアー
ムウエアデータを転送する。ダンプフアイルメツ
セージは、ホストコンピユータへNSPメモリの部
分をダンプするために用いられる。NSPステート
メツセージが、ネツトワークサポートプロセサの
現在の状態をホストコンピユータに報告するため
に用いられる。 すべての残りのメツセージが、“要求”または
“結果”メツセージである。妥当なメツセージ
が、表およびに示される。それらの表におい
て、示されていないメツセージコードは、用いら
れない。要求メツセージは、SENDメツセージ動
作のデータ部分として送られる。結果メツセージ
は、GETメツセージ動作のデータ部分としてホ
ストコンピユータに戻される。 ADD GROUPメツセージは、１つのグループ
のサブシステムを加える。グループは、ステーシ
ヨンセツトの集まりである。ステーシヨンセツト
は、共同でかつ物理的に受けることのできるステ
ーシヨンの組として規定される。各ステーシヨン
は、唯一のステーシヨンセツトと関連する。各ス
テーシヨンセツトは、ただ１つのグループと関連
する。このように、グループがサブシステムに与
えられると、ステーシヨンセツトの全体の集まり
および各ステーシヨンセツトにおけるステーシヨ
ンが、システムに与えられる。
【表】
なつた後サブシス
テムからステーシ
ヨンを除去する。
テムからステーシ
ヨンを除去する。
【表】
【表】
テーシヨン、翻訳
テーブルもしくは
ラインのある特定
の値のいずれかを
要求する。
テーブルもしくは
ラインのある特定
の値のいずれかを
要求する。
【表】
な終了についての
情報を戻す。
情報を戻す。
【表】
ーシヨン、翻訳テ
ーブルまたはライ
ンが、要求通りに
削除される。
ーブルまたはライ
ンが、要求通りに
削除される。
【表】
注意：星印は、結果メツセージが、フアーム
ウエアにのみ与えられたハードウエアには
与えられないことを示す。
ネツトワークサポートプロセサ内で、いくつか
のフアームウエアコンポーネントは、共同で、ホ
ストコンピユータとラインサポートプロセサ
（LSP）との通信を確実にする。これらのフアー
ムウエアコンポーネントは、以下のように分類で
きる。 (a) マネジヤ (b) ホスト依存型ポート（HDP）制御 (c) エグゼクテイブ (d) エデイター (e) ライン制御プロセス 第１Ａ図におけるホストコンピユータメツセー
ジレベルインターフエイス１５（MLI）が、ホス
トコンピユータとネツトワークサポートプロセサ
（NSP）との間の通信のために用いられ、それに
対しネツトワークサポートプロセサメツセージレ
ベルインターフエイス１００ｍ（MLI）は、ネツ
トワークサポートプロセサとラインサポートプロ
セサ（LSP）との間の通信のために用いられる。
第１６図において、ラインサポートプロセサとネ
ツトワークサポートプロセサとホストコンピユー
タとの間で情報を転送する場合に別々のフアーム
ウエアコンポーネントがどのように用いられるか
を示す。 第１７図において、異なるコンポーネントがど
こに位置するかということとそれらの相対的な大
きさとを説明するフアームウエアブロツク図が示
される。 第１６図のメツセージ転送ブロツク図におい
て、ラインサポートプロセサ３００は、メツセー
ジレベルインターフエイス１００ｍを介してネツ
トワークサポートプロセサ８０に接続される。
NSP８０は、実行フアームウエア８０exとライン
制御プロセスフアームウエア８０1cpと、エデイ
ター８０edとで示される。NSP８０は、ホスト
MLI１５を介してホストコンピユータ１００に接
続され、それはフアームウエアDCC（データ通
信制御）を備える。 第１７図のフアームウエアブロツク図は、２つ
の制御器、すなわちMLI制御器およびMDL制御
器から構成されるようにネツトワークサポートプ
ロセサ８０が示される。これらの制御器の両方
は、メモリ９０を共用する。NDL制御器は、ブ
ートストラツプ８０ｂで示されるステートマシン
上の2K PROMを有し、かつまた動作システムカ
ーネル８０ｋとして示される32K RAMを有す
る。 MLI制御器は、マネジヤ８０ｍとして示される
8K PROMを有し、かつまたHDP制御８０ｈで示
される32K RAMを有する。マネジヤ８０ｍは、
MLI１５を介して、ホストコンピユータ１００に
接続する。HDP制御８０ｈは、ラインサポート
プロセサ、LSP３００にMLI１００ｍを介して接
続する。 マネジヤ（MANAGER）：マネジヤ（第１７
図）は、メツセージレベルインターフエイスMLI
１５を横切るNSPとホストコンピユータとの間の
通信を制御するソフトウエアモジユールである。
それは、MLIの制御を有し、Ｉ／Ｏ動作を実行す
る。フアームウエアコード８０ｍの大部分は、５
０で示される8KワードのMLIステートマシン
PROMにホールドされる。 HDP制御：HDP制御（第１７図）は、ネツト
ワークサポートプロセサとメツセージレベルイン
ターフエイスとを駆動し、かつエグゼクテイブ８
０exへのインターフエイスを与える。HDP制御
へのフアームウエアは、特定のMLIステートマシ
ンに関連するメモリ６６ｍ制御カードのRAM部
分にある。 エグゼクテイブ：エグゼクテイブ（第１６図）
は、NSPデータ通信機能のほとんどを実行するソ
フトウエアモジユールである。それは、
OUTPUT要求メツセージ以外のホストコンピユ
ータからのすべての要求メツセージを処理する。
この特定のメツセージは、ライン制御プロセス装
置８０1cp上を送られる。ホストコンピユータが
ステータス結果を要求すると、エグゼクテイブ
は、OUTPUT要求が完了した後OUTPUT
STATUS結果メツセージを戻す。エグゼクテイ
ブは、予め受けられた要求メツセージと同時のサ
ブシステムのイベントとの両方に応答してホスト
コンピユータに結果メツセージを送る。 エグゼクテイブ８０exを構成するコンポーネ
ントは、パーマネント独立ランナー、インタープ
リター、Ｓ−プロセサおよびオペレーテイングシ
ステムとして大きくは分類される。 エグゼクテイブ８０exのためのフアームウエ
アコードは、NDLメモリ制御カード６６ｂの
RAM６６ｍにあり、かつまたシエアドメモリ９
０の一部にもある。シエアドメモリの残りのもの
は、ネツトワーク要求におけるアクテイビテイの
ように、ダイナミツクに割当てられかつ割当て解
除される。 パーマネント独立ランナー（PERMANENT
INDEPENDENT RUNNERS）：パーマネント独
立ランナーは、NSP８０のためのハンドラ機能を
実行する。これらの機能は、ネツトワーク構成お
よびステーシヨン形式とは無関係である。この独
立型ランナーのためのコードは、初期設定の間に
ロードされ、かつシエアドメモリ９０の固定した
位置に存在する。以下のような３つのパーマネン
ト独立型ランナーがある。 (a) HDPハンドラ (b) 要求ハンドラ (c) ステータスハンドラ 各ハンドラの機能は、以下のように要約され
る。 HDPハンドラ：HDPハンドラは、NSP８０お
よびLSP３００の間のＩ／Ｏ動作のすべてを処理
し、かつＩ／Ｏエラーのために各動作を分析す
る。それは、Ｉ／Ｏのラインサポートプロセサ３
００への正しい経路指定のためにHDP制御（フ
アームウエア）と協働する。それは、LSP３００
からすべての結果記述子を受けかつそれらを分析
し、さらにホストコンピユータ１００にすべての
NSP−LSP Ｉ／Ｏ動作のすべてのステータスを
報告する。 要求ハンドラ：要求ハンドラは、ホストコンピ
ユータ１００からの要求メツセージキユウを処理
しかつ（OUTPUT要求メツセージ以外の）すべ
ての要求メツセージをサービスする。OUTPUT
要求メツセージは、もし１が規定されるならば、
適当なエデイターコンポーネントに送られ、それ
は、それから適当なステーシヨン転送先に送られ
る。要求ハンドラは、マネージヤコンポーネント
８０ｍから待機していない要求メツセージを受け
る。 ステータスハンドラ：ステータスハンドラは、
“HDPハンドラ”により駆動される。このハンド
ラの主な機能は、HDPハンドラのためのＩ／Ｏ
動作を実行することである。特定的には、ステー
タスハンドラは、ラインサポートプロセサ
（LSP）により拒絶されるこれらのＩ／Ｏ動作を
検査し、かつ必要なラインアダプタの正しいステ
ータスをLSPに尋問する。それは、この情報を用
いて、HDPハンドラが最初のＩ／Ｏ動作を完了
することを可能にする。 Ｓ−プロセサ：Ｓ−プロセサは、ユーザ規定コ
ードの集まりである。その機能は、ネツトワーク
の構成およびステーシヨンの形式に従属してお
り、かつそのコードは、特定のネツトワークのた
めのNDLプログラムにより規定される。Ｓ−プ
ロセスのためのコードは、エグゼクテイブ８０
exに個別にロードされて、ネツトワークに対す
る特定のタスクを実行し、かつもはや必要でない
ときは割当て解除される。各Ｓ−プロセスの実行
は、インタプリタが呼出されることを必要とす
る。インタプリタにより、Ｓ−プロセスにおける
コードが、NDLステートマシン５０ｂにより実
行されることができる。編集およびライン制御機
能は、典型的なＳ−プロセスの例である。Ｓ−プ
ロセスの範囲は、エデイターおよびライン制御プ
ロセスの機能を理解することによつて理解でき
る。 インタプリタ：インタプリタは、“一時的な”
独立型ランナーである。パーマネント独立型ラン
ナーとは異なり、一時的な独立型ランナーは、活
性化されかつＳ−プロセスが存在する限りにおい
てのみ存在する各Ｓ−プロセスごとに呼出され
る。インタプリタは、Ｓ−プロセスにおいて含ま
れるコードを翻訳し、かつオペレーテイングシス
テムルーチンへのインターフエイスを与える。 オペレーテイングシステム：オペレーテイング
システムサポートは、２つのルーチンの形式でネ
ツトワークサポートプロセサに与えられ、それら
の形式は、 (a) 核（カーネル）ルーチン (b) 補助ルーチン 核ルーチン：核ルーチンは、各々が１つのオペ
レーテイングシステムタクスを実行するルーチン
または手続きの集まりである。たとえば、シエア
ドメモリ９０におけるスペースを獲得するため
に、GET−Spaceと呼ばれる手続きが活性化さ
れ、かつこのスペースを離すために、Forget−
Spaceと呼ばれる手続が活性化される。核ルーチ
ンは、設計のモジユール性を増加するために、７
つのレベルまたは副グループに組織される。核８
０ｋは、NDLメモリ制御カード６６ｂの高速
RAM６６ｍ部分にある。 補助ルーチン：補助ルーチンは、各々が共通の
サブシステム機能を与えるルーチンまたは手続の
集まりである。これらは、たとえばClear−
Adapter、Clear−StationおよびNotify Lineのよ
うなタスクであり、かつこのグループに属する手
続により達成される。 エデイター：エデイターは、NDLプログラム
内のユーザ付与およびユーザ規定ルーチンであ
る。それは、データ通信ネツトワークにおける特
定の端末機形式の必要条件に従つて、要求メツセ
ージおよび結果メツセージのテキスト部分を操作
するために用いられる。そのエデイターのための
コードは、Ｓ−プロセスの集まりとしてシエアド
メモリ９０に存在する。このように、コードは、
ネツトワークのためのユーザ書込NDLプログラ
ムから取出され、かつそれは、ネツトワーク構成
に従属する。NDLコンパイラは、Ｓ−プロセス
の集まりへのエデイターの変形を確実にする。 NDLにより特定されると、エデイターは、“要
求メツセージ”がホストコンピユータにより端末
機に送られるときエグゼクテイブコンポーネント
から制御を受ける。これにより、エデイターが、
“要求メツセージ”のテキスト部分を編集する。
その編集されたメツセージは、その後フアームウ
エアライン制御プロセス８０1cp上を進み端末機
に送られる。ホスト入力がネツトワークから受信
されると、同様のプロセスが逆の方向で生ずる。
エデイターは、ライン制御プロセスから制御を受
け、かつホスト入力“結果メツセージ”のテキス
トを編集することができる。 ライン制御プロセス：このフアームウエアコン
ポーネント８０1cpもまた、NDLプログラムにお
けるユーザ付与およびユーザ規定される。ライン
制御プロセスは、ラインとそのラインを介してサ
ブシステムに接続されるすべての端末機の両方を
処理する。それは、ラインプロトコルを満足する
こと、エラー回復を処理すること、および他の機
能に対して責任がある。このコンポーネントのた
めのコードは、Ｓ−プロセスの集まりとしてNSP
８０のシエアドメモリ９０に存在する。ライン制
御プロセスを表わすＳ−プロセスは、ネツトワー
クのためのユーザ書込NDLプログラムに始ま
り、かつネツトワーク構成に従属する。NDLコ
ンパイラは、Ｓ−プロセスの集まりへのライン制
御プロセスの変形を確実にする。 第１６図におけるライン制御プロセスは、ネツ
トワークに与えられた各ラインごとに活性化さ
れ、かつラインがネツトワークに取付けられたま
まである限りはNSP８０において実行する。それ
は、特定されれば、エグゼクテイブコンポーネン
トからまたはエデイターコンポーネントから
OUTPUT要求メツセージを受ける。順次、それ
は、INPUT“結果メツセージ”をフオーマツト
し、かつホストコンピユータ１００への送信のた
めにそれをエグゼクテイブまたはエデイターに送
る。 ライン制御プロセスは、NSP８０およびLSP３
００の間の通信に対して主に責任がある。この通
信は、NSPからLSP（第１６図）への“シグナ
ル”と呼ばれるメツセージと、LSP３００から
NSP８０への“リプライ”と呼ばれるメツセージ
とを用いる。ホストコンピユータおよびNSPの間
の通信が、完全にNSPフアームウエアにより規定
されるが、NSPおよびLSP３００の間の通信は、
ネツトワークNDLプログラムを介してユーザに
より規定される。 “シグナル”は、ライン制御プロセスにより形
成されたメツセージであり、かつそれはLSP３０
０に送られる。ラインサポートプロセサ（LSP）
３００は、ネツトワーク内の適当な転送先にその
信号を向ける。シグナルは、以下の２つのフイー
ルドを持つ。 (a) メツセージテキストフイールド (b) 制御情報フイールド メツセージテキストフイールドは、ホストから
の出力要求メツセージのテキストからなる。制御
情報フイールドは、NDLプログラムにより規定
されるように、経路指定および他の情報からな
る。 “リプライ”は、NSP３００により形成され、
かつネツトワークサポートプロセサ８０における
ライン制御プロセサ８０1cpに送られる。“リプラ
イ”は、以下の２つのフイールドからなる。 (a) テキストフイールド (b) 制御情報フイールド テキストフイールドは、ネツトワークに入つた
実際のテキストからなる。テキストフイールドに
伴う制御情報フイールドは、ライン制御プロセス
８０1cpにより用いられて、そのテキストを正し
く処理しかつそのテキストをホストコンピユータ
１００に送る。 ネツトワーク通信へのホストコンピユータ ネツトワークメツセージは、ホストコンピユー
タ１００において始まる。そのメツセージは、
SENDメツセージ動作によつて、MLIを渡り、
“要求”としてネツトワークサポートプロセサ８
０に送られる。もしエデイターがNDLプログラ
ムにおいて規定されると、NSPは、メツセージの
テキスト部分を編集することができる。編集され
たメツセージは、LSP３００へ送るための準備が
なされる。準備は、ライン制御プロセスフアーム
ウエアの制御下において、そのメツセージをシグ
ナルに再びフオーマツトすることによつてなされ
る。シグナルはそれから、NSP８０およびLSP３
００の間のMLI１００ｍを渡つてラインサポート
プロセスサ３００に送られる。ラインサポートプ
ロセサ３００は、その信号を受け、かつそれをネ
ツトワークの正しい転送先に向ける。 ネツトワークからホストコンピユータへの通信 ラインサポートプロセサ（LSP３００）は、ネ
ツトワークからテキストを受け、かつネツトワー
クサポートプロセサ（NSP８０）への伝送のため
それをリプライメツセージにフオーマツトする。
ネツトワークサポートプロセサがリプライメツセ
ージを受けると、それは、そのテキスト部分を
“入力結果メツセージ”に再びフオーマツトす
る。そのテキスト部分は、もしエデイターが特定
されると編集される。編集された“入力結果メツ
セージ”はそれから、ホスト１００への伝送のた
めの準備がされる。ホストコンピユータ１００
が、MLIを渡つてNSP８０から“入力結果メツセ
ージ”を受信するために、“GETメツセージＩ／
Ｏ記述子”が、ホストコンピユータ１００によつ
て与えられなければならない。 翻訳テーブル：翻訳テーブルは、データ通信サ
ブシスムにより用いられるEBCDIC文字セツト
を、特定のデータ通信ライン上で用いられる文字
セツトに翻訳する機構を与える。これらの翻訳テ
ーブルは、NDLプログラムにより命令される。 データ通信ネツトワーク Ｉ／Ｏデータ通信ネツトワーク（IODC）サブ
システムは、ホストコンピユータについて最大
256データ通信ラインをインターフエイスするこ
とができる。この最大の構成は、（第１Ａ図に示
されるように）ホストコンピユータあたり４個の
ネツトワークサポートプロセサ（NSP）と、ネツ
トワークサポートプロセサ（NSP）ごとに４個の
ラインサポートプロセサ（LSP）と、ラインサポ
ートプロセサ（LSP）ごとに16個の電気インター
フエイス（ラインアダプタ）をインターフエイス
することによりなされる。バロースデータ通信プ
ロトコルにより、データ通信装置が直列または並
列に接続されることができ、そのため各データ通
信ラインは、（通常、10個ほどの）多数の装置を
サービスすることができる。理論的に、１つのホ
ストコンピユータに2560個のデータ通信装置を取
付けることが可能である。 インターフエイス装置における限定的なフアク
タは、調整することができるスループツトと用い
られるソフトウエアである。IODCサブシステム
の場合には、限定的なフアクタは、ラインサポー
トプロセサ（LSP）の帯域である。LSP３００
は、１秒あたり約50Kビツトを処理することがで
きる。ネツトワークサポートプロセサ（NSP）
は、たとえばTD８３０のような10ないし15個の
端末機をサポートすることができ、9600ボーまた
は等価のワークロードを表わす任意のミツクスで
動作する。適応することのできる端末機の正確な
数は、平均的な端末機のスループツトに依存す
る。これは、順次、平均のメツセージ長さとデー
タの形式と（キーボードまたは録音された）容認
できる応答時間などに依存する。 ラインサポートプロセサ３００は、ベースモジ
ユール内に取付けられることのできる何枚かのス
ライドインカードからなる装置である。この装置
は、UIOステートマシンプロセサのためのカード
と、４個のラインアダプタがそのカード内へ形成
される“Quad LA”と呼ばれるカードの組と、
メツセージレベルインターフエイスバスへのライ
ンアダプタインターフエイスを表わすMLI／LA
と示されたインターフエイスカードとからなる。 データ通信ラインアダプタは、基本的には、デ
ータ通信ライン電気インターフエイスに一方でイ
ンターフエイスしかつ他方ステートマシンプロセ
サ（UIO−SM）にインターフエイスする装置で
ある。このラインアダプタの主な機能は、バイト
情報からのまたはバイト情報へのビツト情報を連
続させ、タイミングを与え、サービス要求を発生
し、RAMメモリストレージを与え、自動呼出イ
ンターフエイスを行ない、かつレベルチエンジヤ
への接続を与えてデータ通信ラインを一致させる
ことである。 バイト一方向づけられたラインアダプタは、基
本構成、すなわち４ラインアダプタおよび１ライ
ンアダプタに配置されることができる。１ライン
アダプタは、ラインサポートプロセサ３００の部
分であり、かつMLIを有する同じ回路基板を共用
し、かつラインサポートプロセサにより制御され
る通信ラインの量にかかわらず常に必要とされ
る。４ラインアダプタカードは、１枚の基板上に
４個のラインアダプタを含む。これらの基板は、
ベースモジユールバツクプレーン内へ差込まれる
スライドインボードである。 ラインアダプタカードは、ステートマシンプロ
セサ（UIO−SM）にフロントプレーンケーブル
によつて接続される。データ通信ラインへの接続
は、ラインアダプタへ接続する電気インターフエ
イス基板を介してなされる。４ラインアダプタ上
の異なる組合せ内へ接続される出口には、異なる
形式の電気インターフエイス基板があり、このよ
うに、電気インターフエイス基板だけが、データ
通信ラインの電気的特性によつて変更を必要とす
る。 １ないし16個のラインアダプタは、ラインサポ
ートプロセサのステートマシンプロセサによりア
ドレスされてもよい。各ラインアダプタは、その
アドレスを識別するために独自にジヤンパされ
る。 同様なアドレス可能なコンポーネントは、ステ
ートマシンプロセサが、書込／読出データもしく
は“ステータス”の形式でまたは制御を行なうた
めに通信し得るラインアダプタ上に含まれる。ラ
インアダプタにおけるアドレス可能なコンポーネ
ントは、以下のものである。(a)USART、(b)タイ
マ、(c)自動呼出出力、(d)自動呼出ステータス、(e)
コンポーネント要求者、(f)メモリ。 USART（ユニバーサル同期／非同期レシー
バ／トランスミツタ）は、ステートマシンプロセ
サからデータバイトを受けかつそれらを伝送のた
めに直列ビツトに変換し、それは、直列ビツトデ
ータを受けかつそれを並列データバイトに変換す
る。その装置は、動作する態様を特定する２個の
制御レジスタ内に書込むことによつて初期設定さ
れる。制御レジスタの多種なビツトは、以下のよ
うに特定される：(i)同期／非同期モード、(ii)文字
あたりのビツト、(iii)パリテイ、(iv)ボー速度、(v)透
過モード、(vi)エコーモード。このように、ライン
アダプタカードとステートマシンプロセサカード
とラインアダプタインターフエイスカードとの組
合せは、ベースモジユールのバツクプレーンとフ
ロントプレーンコネクタとを介してネツトワーク
に接続されるラインサポートプロセサを形成す
る。ここで用いられたデータ通信ラインアダプタ
は、LSP３００のステートマシンプロセサにより
制御される応用依存型装置である。利用できるラ
インアダプタの２つの基本形式、(a)文字方向づけ
および(b)ビツト方向づけ形式がある。 これらの各々は、多種なデータ通信ラインへの
電気インターフエイスを有してもよい。 １ないし16個のラインアダプタは、１つのLSP
ステートマシンプロセサによりサービスされても
よい。各ラインアダプタは、アドレス可能なコン
ポーネントを有し、かつRUTまたはGET命令で
ステートマシンプロセサによりサービスされるこ
とができる。ラインアダプタ上のコンポーネント
は、いくつかの場合、コンポーネントにシーケン
シヤル制御を与える１つの命令または一連の命令
でサービスされる。
ウエアにのみ与えられたハードウエアには
与えられないことを示す。
ネツトワークサポートプロセサ内で、いくつか
のフアームウエアコンポーネントは、共同で、ホ
ストコンピユータとラインサポートプロセサ
（LSP）との通信を確実にする。これらのフアー
ムウエアコンポーネントは、以下のように分類で
きる。 (a) マネジヤ (b) ホスト依存型ポート（HDP）制御 (c) エグゼクテイブ (d) エデイター (e) ライン制御プロセス 第１Ａ図におけるホストコンピユータメツセー
ジレベルインターフエイス１５（MLI）が、ホス
トコンピユータとネツトワークサポートプロセサ
（NSP）との間の通信のために用いられ、それに
対しネツトワークサポートプロセサメツセージレ
ベルインターフエイス１００ｍ（MLI）は、ネツ
トワークサポートプロセサとラインサポートプロ
セサ（LSP）との間の通信のために用いられる。
第１６図において、ラインサポートプロセサとネ
ツトワークサポートプロセサとホストコンピユー
タとの間で情報を転送する場合に別々のフアーム
ウエアコンポーネントがどのように用いられるか
を示す。 第１７図において、異なるコンポーネントがど
こに位置するかということとそれらの相対的な大
きさとを説明するフアームウエアブロツク図が示
される。 第１６図のメツセージ転送ブロツク図におい
て、ラインサポートプロセサ３００は、メツセー
ジレベルインターフエイス１００ｍを介してネツ
トワークサポートプロセサ８０に接続される。
NSP８０は、実行フアームウエア８０exとライン
制御プロセスフアームウエア８０1cpと、エデイ
ター８０edとで示される。NSP８０は、ホスト
MLI１５を介してホストコンピユータ１００に接
続され、それはフアームウエアDCC（データ通
信制御）を備える。 第１７図のフアームウエアブロツク図は、２つ
の制御器、すなわちMLI制御器およびMDL制御
器から構成されるようにネツトワークサポートプ
ロセサ８０が示される。これらの制御器の両方
は、メモリ９０を共用する。NDL制御器は、ブ
ートストラツプ８０ｂで示されるステートマシン
上の2K PROMを有し、かつまた動作システムカ
ーネル８０ｋとして示される32K RAMを有す
る。 MLI制御器は、マネジヤ８０ｍとして示される
8K PROMを有し、かつまたHDP制御８０ｈで示
される32K RAMを有する。マネジヤ８０ｍは、
MLI１５を介して、ホストコンピユータ１００に
接続する。HDP制御８０ｈは、ラインサポート
プロセサ、LSP３００にMLI１００ｍを介して接
続する。 マネジヤ（MANAGER）：マネジヤ（第１７
図）は、メツセージレベルインターフエイスMLI
１５を横切るNSPとホストコンピユータとの間の
通信を制御するソフトウエアモジユールである。
それは、MLIの制御を有し、Ｉ／Ｏ動作を実行す
る。フアームウエアコード８０ｍの大部分は、５
０で示される8KワードのMLIステートマシン
PROMにホールドされる。 HDP制御：HDP制御（第１７図）は、ネツト
ワークサポートプロセサとメツセージレベルイン
ターフエイスとを駆動し、かつエグゼクテイブ８
０exへのインターフエイスを与える。HDP制御
へのフアームウエアは、特定のMLIステートマシ
ンに関連するメモリ６６ｍ制御カードのRAM部
分にある。 エグゼクテイブ：エグゼクテイブ（第１６図）
は、NSPデータ通信機能のほとんどを実行するソ
フトウエアモジユールである。それは、
OUTPUT要求メツセージ以外のホストコンピユ
ータからのすべての要求メツセージを処理する。
この特定のメツセージは、ライン制御プロセス装
置８０1cp上を送られる。ホストコンピユータが
ステータス結果を要求すると、エグゼクテイブ
は、OUTPUT要求が完了した後OUTPUT
STATUS結果メツセージを戻す。エグゼクテイ
ブは、予め受けられた要求メツセージと同時のサ
ブシステムのイベントとの両方に応答してホスト
コンピユータに結果メツセージを送る。 エグゼクテイブ８０exを構成するコンポーネ
ントは、パーマネント独立ランナー、インタープ
リター、Ｓ−プロセサおよびオペレーテイングシ
ステムとして大きくは分類される。 エグゼクテイブ８０exのためのフアームウエ
アコードは、NDLメモリ制御カード６６ｂの
RAM６６ｍにあり、かつまたシエアドメモリ９
０の一部にもある。シエアドメモリの残りのもの
は、ネツトワーク要求におけるアクテイビテイの
ように、ダイナミツクに割当てられかつ割当て解
除される。 パーマネント独立ランナー（PERMANENT
INDEPENDENT RUNNERS）：パーマネント独
立ランナーは、NSP８０のためのハンドラ機能を
実行する。これらの機能は、ネツトワーク構成お
よびステーシヨン形式とは無関係である。この独
立型ランナーのためのコードは、初期設定の間に
ロードされ、かつシエアドメモリ９０の固定した
位置に存在する。以下のような３つのパーマネン
ト独立型ランナーがある。 (a) HDPハンドラ (b) 要求ハンドラ (c) ステータスハンドラ 各ハンドラの機能は、以下のように要約され
る。 HDPハンドラ：HDPハンドラは、NSP８０お
よびLSP３００の間のＩ／Ｏ動作のすべてを処理
し、かつＩ／Ｏエラーのために各動作を分析す
る。それは、Ｉ／Ｏのラインサポートプロセサ３
００への正しい経路指定のためにHDP制御（フ
アームウエア）と協働する。それは、LSP３００
からすべての結果記述子を受けかつそれらを分析
し、さらにホストコンピユータ１００にすべての
NSP−LSP Ｉ／Ｏ動作のすべてのステータスを
報告する。 要求ハンドラ：要求ハンドラは、ホストコンピ
ユータ１００からの要求メツセージキユウを処理
しかつ（OUTPUT要求メツセージ以外の）すべ
ての要求メツセージをサービスする。OUTPUT
要求メツセージは、もし１が規定されるならば、
適当なエデイターコンポーネントに送られ、それ
は、それから適当なステーシヨン転送先に送られ
る。要求ハンドラは、マネージヤコンポーネント
８０ｍから待機していない要求メツセージを受け
る。 ステータスハンドラ：ステータスハンドラは、
“HDPハンドラ”により駆動される。このハンド
ラの主な機能は、HDPハンドラのためのＩ／Ｏ
動作を実行することである。特定的には、ステー
タスハンドラは、ラインサポートプロセサ
（LSP）により拒絶されるこれらのＩ／Ｏ動作を
検査し、かつ必要なラインアダプタの正しいステ
ータスをLSPに尋問する。それは、この情報を用
いて、HDPハンドラが最初のＩ／Ｏ動作を完了
することを可能にする。 Ｓ−プロセサ：Ｓ−プロセサは、ユーザ規定コ
ードの集まりである。その機能は、ネツトワーク
の構成およびステーシヨンの形式に従属してお
り、かつそのコードは、特定のネツトワークのた
めのNDLプログラムにより規定される。Ｓ−プ
ロセスのためのコードは、エグゼクテイブ８０
exに個別にロードされて、ネツトワークに対す
る特定のタスクを実行し、かつもはや必要でない
ときは割当て解除される。各Ｓ−プロセスの実行
は、インタプリタが呼出されることを必要とす
る。インタプリタにより、Ｓ−プロセスにおける
コードが、NDLステートマシン５０ｂにより実
行されることができる。編集およびライン制御機
能は、典型的なＳ−プロセスの例である。Ｓ−プ
ロセスの範囲は、エデイターおよびライン制御プ
ロセスの機能を理解することによつて理解でき
る。 インタプリタ：インタプリタは、“一時的な”
独立型ランナーである。パーマネント独立型ラン
ナーとは異なり、一時的な独立型ランナーは、活
性化されかつＳ−プロセスが存在する限りにおい
てのみ存在する各Ｓ−プロセスごとに呼出され
る。インタプリタは、Ｓ−プロセスにおいて含ま
れるコードを翻訳し、かつオペレーテイングシス
テムルーチンへのインターフエイスを与える。 オペレーテイングシステム：オペレーテイング
システムサポートは、２つのルーチンの形式でネ
ツトワークサポートプロセサに与えられ、それら
の形式は、 (a) 核（カーネル）ルーチン (b) 補助ルーチン 核ルーチン：核ルーチンは、各々が１つのオペ
レーテイングシステムタクスを実行するルーチン
または手続きの集まりである。たとえば、シエア
ドメモリ９０におけるスペースを獲得するため
に、GET−Spaceと呼ばれる手続きが活性化さ
れ、かつこのスペースを離すために、Forget−
Spaceと呼ばれる手続が活性化される。核ルーチ
ンは、設計のモジユール性を増加するために、７
つのレベルまたは副グループに組織される。核８
０ｋは、NDLメモリ制御カード６６ｂの高速
RAM６６ｍ部分にある。 補助ルーチン：補助ルーチンは、各々が共通の
サブシステム機能を与えるルーチンまたは手続の
集まりである。これらは、たとえばClear−
Adapter、Clear−StationおよびNotify Lineのよ
うなタスクであり、かつこのグループに属する手
続により達成される。 エデイター：エデイターは、NDLプログラム
内のユーザ付与およびユーザ規定ルーチンであ
る。それは、データ通信ネツトワークにおける特
定の端末機形式の必要条件に従つて、要求メツセ
ージおよび結果メツセージのテキスト部分を操作
するために用いられる。そのエデイターのための
コードは、Ｓ−プロセスの集まりとしてシエアド
メモリ９０に存在する。このように、コードは、
ネツトワークのためのユーザ書込NDLプログラ
ムから取出され、かつそれは、ネツトワーク構成
に従属する。NDLコンパイラは、Ｓ−プロセス
の集まりへのエデイターの変形を確実にする。 NDLにより特定されると、エデイターは、“要
求メツセージ”がホストコンピユータにより端末
機に送られるときエグゼクテイブコンポーネント
から制御を受ける。これにより、エデイターが、
“要求メツセージ”のテキスト部分を編集する。
その編集されたメツセージは、その後フアームウ
エアライン制御プロセス８０1cp上を進み端末機
に送られる。ホスト入力がネツトワークから受信
されると、同様のプロセスが逆の方向で生ずる。
エデイターは、ライン制御プロセスから制御を受
け、かつホスト入力“結果メツセージ”のテキス
トを編集することができる。 ライン制御プロセス：このフアームウエアコン
ポーネント８０1cpもまた、NDLプログラムにお
けるユーザ付与およびユーザ規定される。ライン
制御プロセスは、ラインとそのラインを介してサ
ブシステムに接続されるすべての端末機の両方を
処理する。それは、ラインプロトコルを満足する
こと、エラー回復を処理すること、および他の機
能に対して責任がある。このコンポーネントのた
めのコードは、Ｓ−プロセスの集まりとしてNSP
８０のシエアドメモリ９０に存在する。ライン制
御プロセスを表わすＳ−プロセスは、ネツトワー
クのためのユーザ書込NDLプログラムに始ま
り、かつネツトワーク構成に従属する。NDLコ
ンパイラは、Ｓ−プロセスの集まりへのライン制
御プロセスの変形を確実にする。 第１６図におけるライン制御プロセスは、ネツ
トワークに与えられた各ラインごとに活性化さ
れ、かつラインがネツトワークに取付けられたま
まである限りはNSP８０において実行する。それ
は、特定されれば、エグゼクテイブコンポーネン
トからまたはエデイターコンポーネントから
OUTPUT要求メツセージを受ける。順次、それ
は、INPUT“結果メツセージ”をフオーマツト
し、かつホストコンピユータ１００への送信のた
めにそれをエグゼクテイブまたはエデイターに送
る。 ライン制御プロセスは、NSP８０およびLSP３
００の間の通信に対して主に責任がある。この通
信は、NSPからLSP（第１６図）への“シグナ
ル”と呼ばれるメツセージと、LSP３００から
NSP８０への“リプライ”と呼ばれるメツセージ
とを用いる。ホストコンピユータおよびNSPの間
の通信が、完全にNSPフアームウエアにより規定
されるが、NSPおよびLSP３００の間の通信は、
ネツトワークNDLプログラムを介してユーザに
より規定される。 “シグナル”は、ライン制御プロセスにより形
成されたメツセージであり、かつそれはLSP３０
０に送られる。ラインサポートプロセサ（LSP）
３００は、ネツトワーク内の適当な転送先にその
信号を向ける。シグナルは、以下の２つのフイー
ルドを持つ。 (a) メツセージテキストフイールド (b) 制御情報フイールド メツセージテキストフイールドは、ホストから
の出力要求メツセージのテキストからなる。制御
情報フイールドは、NDLプログラムにより規定
されるように、経路指定および他の情報からな
る。 “リプライ”は、NSP３００により形成され、
かつネツトワークサポートプロセサ８０における
ライン制御プロセサ８０1cpに送られる。“リプラ
イ”は、以下の２つのフイールドからなる。 (a) テキストフイールド (b) 制御情報フイールド テキストフイールドは、ネツトワークに入つた
実際のテキストからなる。テキストフイールドに
伴う制御情報フイールドは、ライン制御プロセス
８０1cpにより用いられて、そのテキストを正し
く処理しかつそのテキストをホストコンピユータ
１００に送る。 ネツトワーク通信へのホストコンピユータ ネツトワークメツセージは、ホストコンピユー
タ１００において始まる。そのメツセージは、
SENDメツセージ動作によつて、MLIを渡り、
“要求”としてネツトワークサポートプロセサ８
０に送られる。もしエデイターがNDLプログラ
ムにおいて規定されると、NSPは、メツセージの
テキスト部分を編集することができる。編集され
たメツセージは、LSP３００へ送るための準備が
なされる。準備は、ライン制御プロセスフアーム
ウエアの制御下において、そのメツセージをシグ
ナルに再びフオーマツトすることによつてなされ
る。シグナルはそれから、NSP８０およびLSP３
００の間のMLI１００ｍを渡つてラインサポート
プロセスサ３００に送られる。ラインサポートプ
ロセサ３００は、その信号を受け、かつそれをネ
ツトワークの正しい転送先に向ける。 ネツトワークからホストコンピユータへの通信 ラインサポートプロセサ（LSP３００）は、ネ
ツトワークからテキストを受け、かつネツトワー
クサポートプロセサ（NSP８０）への伝送のため
それをリプライメツセージにフオーマツトする。
ネツトワークサポートプロセサがリプライメツセ
ージを受けると、それは、そのテキスト部分を
“入力結果メツセージ”に再びフオーマツトす
る。そのテキスト部分は、もしエデイターが特定
されると編集される。編集された“入力結果メツ
セージ”はそれから、ホスト１００への伝送のた
めの準備がされる。ホストコンピユータ１００
が、MLIを渡つてNSP８０から“入力結果メツセ
ージ”を受信するために、“GETメツセージＩ／
Ｏ記述子”が、ホストコンピユータ１００によつ
て与えられなければならない。 翻訳テーブル：翻訳テーブルは、データ通信サ
ブシスムにより用いられるEBCDIC文字セツト
を、特定のデータ通信ライン上で用いられる文字
セツトに翻訳する機構を与える。これらの翻訳テ
ーブルは、NDLプログラムにより命令される。 データ通信ネツトワーク Ｉ／Ｏデータ通信ネツトワーク（IODC）サブ
システムは、ホストコンピユータについて最大
256データ通信ラインをインターフエイスするこ
とができる。この最大の構成は、（第１Ａ図に示
されるように）ホストコンピユータあたり４個の
ネツトワークサポートプロセサ（NSP）と、ネツ
トワークサポートプロセサ（NSP）ごとに４個の
ラインサポートプロセサ（LSP）と、ラインサポ
ートプロセサ（LSP）ごとに16個の電気インター
フエイス（ラインアダプタ）をインターフエイス
することによりなされる。バロースデータ通信プ
ロトコルにより、データ通信装置が直列または並
列に接続されることができ、そのため各データ通
信ラインは、（通常、10個ほどの）多数の装置を
サービスすることができる。理論的に、１つのホ
ストコンピユータに2560個のデータ通信装置を取
付けることが可能である。 インターフエイス装置における限定的なフアク
タは、調整することができるスループツトと用い
られるソフトウエアである。IODCサブシステム
の場合には、限定的なフアクタは、ラインサポー
トプロセサ（LSP）の帯域である。LSP３００
は、１秒あたり約50Kビツトを処理することがで
きる。ネツトワークサポートプロセサ（NSP）
は、たとえばTD８３０のような10ないし15個の
端末機をサポートすることができ、9600ボーまた
は等価のワークロードを表わす任意のミツクスで
動作する。適応することのできる端末機の正確な
数は、平均的な端末機のスループツトに依存す
る。これは、順次、平均のメツセージ長さとデー
タの形式と（キーボードまたは録音された）容認
できる応答時間などに依存する。 ラインサポートプロセサ３００は、ベースモジ
ユール内に取付けられることのできる何枚かのス
ライドインカードからなる装置である。この装置
は、UIOステートマシンプロセサのためのカード
と、４個のラインアダプタがそのカード内へ形成
される“Quad LA”と呼ばれるカードの組と、
メツセージレベルインターフエイスバスへのライ
ンアダプタインターフエイスを表わすMLI／LA
と示されたインターフエイスカードとからなる。 データ通信ラインアダプタは、基本的には、デ
ータ通信ライン電気インターフエイスに一方でイ
ンターフエイスしかつ他方ステートマシンプロセ
サ（UIO−SM）にインターフエイスする装置で
ある。このラインアダプタの主な機能は、バイト
情報からのまたはバイト情報へのビツト情報を連
続させ、タイミングを与え、サービス要求を発生
し、RAMメモリストレージを与え、自動呼出イ
ンターフエイスを行ない、かつレベルチエンジヤ
への接続を与えてデータ通信ラインを一致させる
ことである。 バイト一方向づけられたラインアダプタは、基
本構成、すなわち４ラインアダプタおよび１ライ
ンアダプタに配置されることができる。１ライン
アダプタは、ラインサポートプロセサ３００の部
分であり、かつMLIを有する同じ回路基板を共用
し、かつラインサポートプロセサにより制御され
る通信ラインの量にかかわらず常に必要とされ
る。４ラインアダプタカードは、１枚の基板上に
４個のラインアダプタを含む。これらの基板は、
ベースモジユールバツクプレーン内へ差込まれる
スライドインボードである。 ラインアダプタカードは、ステートマシンプロ
セサ（UIO−SM）にフロントプレーンケーブル
によつて接続される。データ通信ラインへの接続
は、ラインアダプタへ接続する電気インターフエ
イス基板を介してなされる。４ラインアダプタ上
の異なる組合せ内へ接続される出口には、異なる
形式の電気インターフエイス基板があり、このよ
うに、電気インターフエイス基板だけが、データ
通信ラインの電気的特性によつて変更を必要とす
る。 １ないし16個のラインアダプタは、ラインサポ
ートプロセサのステートマシンプロセサによりア
ドレスされてもよい。各ラインアダプタは、その
アドレスを識別するために独自にジヤンパされ
る。 同様なアドレス可能なコンポーネントは、ステ
ートマシンプロセサが、書込／読出データもしく
は“ステータス”の形式でまたは制御を行なうた
めに通信し得るラインアダプタ上に含まれる。ラ
インアダプタにおけるアドレス可能なコンポーネ
ントは、以下のものである。(a)USART、(b)タイ
マ、(c)自動呼出出力、(d)自動呼出ステータス、(e)
コンポーネント要求者、(f)メモリ。 USART（ユニバーサル同期／非同期レシー
バ／トランスミツタ）は、ステートマシンプロセ
サからデータバイトを受けかつそれらを伝送のた
めに直列ビツトに変換し、それは、直列ビツトデ
ータを受けかつそれを並列データバイトに変換す
る。その装置は、動作する態様を特定する２個の
制御レジスタ内に書込むことによつて初期設定さ
れる。制御レジスタの多種なビツトは、以下のよ
うに特定される：(i)同期／非同期モード、(ii)文字
あたりのビツト、(iii)パリテイ、(iv)ボー速度、(v)透
過モード、(vi)エコーモード。このように、ライン
アダプタカードとステートマシンプロセサカード
とラインアダプタインターフエイスカードとの組
合せは、ベースモジユールのバツクプレーンとフ
ロントプレーンコネクタとを介してネツトワーク
に接続されるラインサポートプロセサを形成す
る。ここで用いられたデータ通信ラインアダプタ
は、LSP３００のステートマシンプロセサにより
制御される応用依存型装置である。利用できるラ
インアダプタの２つの基本形式、(a)文字方向づけ
および(b)ビツト方向づけ形式がある。 これらの各々は、多種なデータ通信ラインへの
電気インターフエイスを有してもよい。 １ないし16個のラインアダプタは、１つのLSP
ステートマシンプロセサによりサービスされても
よい。各ラインアダプタは、アドレス可能なコン
ポーネントを有し、かつRUTまたはGET命令で
ステートマシンプロセサによりサービスされるこ
とができる。ラインアダプタ上のコンポーネント
は、いくつかの場合、コンポーネントにシーケン
シヤル制御を与える１つの命令または一連の命令
でサービスされる。
第１Ａ図は、ネツトワークサポートプロセサを
用いるデータ通信ネツトワークのネツトワークブ
ロツク図である。第１Ｂ図は、ベース接続モジユ
ールとネツトワークサポートプロセサを構成する
スライドインカードとの機構的な構成を示す図で
ある。第２図は、ネツトワークサポートプロセサ
を構成するカード装置のブロツク図である。第３
図は、ネツトワークサポートプロセサを構成する
基本エレメントを示すブロツク図である。第４図
は、ステートマシンプロセサのメモリアドレス論
理のエレメントを示すブロツク図である。第５図
は、ステートマシンプロセサのデータ操作論理の
エレメントを示すブロツク図である。第６図は、
ステートマシンプロセサのための命令実行論理の
エレメントを示すブロツク図である。第７図は、
ネツトワークサポートプロセサの多種なエレメン
トの間の外部バス接続を示すブロツク図である。
第８図は、ステートマシンプロセサへのインター
フエイス回路の関係を示すブロツク図である。第
９図は、インターフエイス回路のメツセージレベ
ルインターフエイス論理を示すブロツク図であ
る。第１０図は、インターフエイス回路のデータ
リンクインターフエイス論理を示すブロツク図で
ある。第１１図は、ネツトワークサポートプロセ
サのメモリ制御回路を示すブロツク図である。第
１２図は、外部シエアドメモリ手段のRAMカー
ドへおよびそこからのポート接続を示すブロツク
図である。第１３図は、外部ホストコンピユータ
および外部ライン通信プロセサへ相互接続するバ
スラインおよびリンクを示す全ネツトワークサポ
ートプロセサのブロツク図である。第１４図は、
割込み動作のためのインターフエイス回路との関
係においてステートマシンプロセサを示すブロツ
ク図である。第１５図は、ネツトワークサポート
プロセサのエレメントにおける多種なメモリ資源
の位置を示すブロツク図である。第１６図は、ネ
ツトワークサポートプロセサにおいて用いられる
あるフアームウエアパケツトに加えて、ホストコ
ンピユータとネツトワークサポートプロセサとラ
イン通信プロセサとの間のメツセージ転送方向を
示す概略的なブロツク図である。第１７図は、マ
スタおよびスレイブプロセサにおいて用いられる
あるフアームウエアパケツトを示すネツトワーク
サポートプロセサのブロツク図である。 図において、１００はホストコンピユータ、８
０はネツトワークサポートプロセサ、３００はラ
インサポートプロセサ、４００は電気インターフ
エイス、１０６は接続モジユールを示す。
用いるデータ通信ネツトワークのネツトワークブ
ロツク図である。第１Ｂ図は、ベース接続モジユ
ールとネツトワークサポートプロセサを構成する
スライドインカードとの機構的な構成を示す図で
ある。第２図は、ネツトワークサポートプロセサ
を構成するカード装置のブロツク図である。第３
図は、ネツトワークサポートプロセサを構成する
基本エレメントを示すブロツク図である。第４図
は、ステートマシンプロセサのメモリアドレス論
理のエレメントを示すブロツク図である。第５図
は、ステートマシンプロセサのデータ操作論理の
エレメントを示すブロツク図である。第６図は、
ステートマシンプロセサのための命令実行論理の
エレメントを示すブロツク図である。第７図は、
ネツトワークサポートプロセサの多種なエレメン
トの間の外部バス接続を示すブロツク図である。
第８図は、ステートマシンプロセサへのインター
フエイス回路の関係を示すブロツク図である。第
９図は、インターフエイス回路のメツセージレベ
ルインターフエイス論理を示すブロツク図であ
る。第１０図は、インターフエイス回路のデータ
リンクインターフエイス論理を示すブロツク図で
ある。第１１図は、ネツトワークサポートプロセ
サのメモリ制御回路を示すブロツク図である。第
１２図は、外部シエアドメモリ手段のRAMカー
ドへおよびそこからのポート接続を示すブロツク
図である。第１３図は、外部ホストコンピユータ
および外部ライン通信プロセサへ相互接続するバ
スラインおよびリンクを示す全ネツトワークサポ
ートプロセサのブロツク図である。第１４図は、
割込み動作のためのインターフエイス回路との関
係においてステートマシンプロセサを示すブロツ
ク図である。第１５図は、ネツトワークサポート
プロセサのエレメントにおける多種なメモリ資源
の位置を示すブロツク図である。第１６図は、ネ
ツトワークサポートプロセサにおいて用いられる
あるフアームウエアパケツトに加えて、ホストコ
ンピユータとネツトワークサポートプロセサとラ
イン通信プロセサとの間のメツセージ転送方向を
示す概略的なブロツク図である。第１７図は、マ
スタおよびスレイブプロセサにおいて用いられる
あるフアームウエアパケツトを示すネツトワーク
サポートプロセサのブロツク図である。 図において、１００はホストコンピユータ、８
０はネツトワークサポートプロセサ、３００はラ
インサポートプロセサ、４００は電気インターフ
エイス、１０６は接続モジユールを示す。
Claims (1)
- 【特許請求の範囲】 １ メインホストコンピユータと、ラインアダプ
タを介して遠隔データ端末機に接続された複数の
ライン通信プロセサとの間でデータ転送を実行
し、かつ前記ホストコンピユータへの／からのデ
ータ転送を制御するためのマスタプロセサと、前
記ライン通信プロセサへのデータ転送を制御する
ためのスレイブプロセサとを与える、データ通信
ネツトワークのためのプロセサ制御器において、 前記マスタプロセサに接続されて前記マスタプ
ロセサのメモリ要求をサービスするマスタメモリ
制御装置と、 前記スレイブプロセサに接続されて前記スレイ
ブプロセサのメモリ要求をサービスするスレイブ
メモリ制御装置と、 前記マスタおよび前記スレイブメモリ制御装置
に接続され、かつ前記マスタおよび前記スレイブ
メモリ制御装置へアクセス可能なデータストレー
ジエリアを与えるシエアドメモリストレージ手段
とを備える、メモリ制御回路。 ２ 割込みおよび制御信号の伝送のため前記マス
タおよび前記スレイブメモリ制御装置を接続する
制御バスを備える、特許請求の範囲第１項記載の
メモリ制御回路。 ３ 前記マスタおよび前記メモリ制御装置の各々
は、 プログラムおよびデータストレージを与えるロ
ーカルメモリを備え、前記ローカルメモリは、そ
れぞれの前記マスタおよび前記スレイブプロセサ
から送られたアドレスにより直接アドレス可能で
ある、特許請求の範囲第２項記載のメモリ制御回
路。 ４ 前記マスタおよび前記メモリ制御装置の各々
は、 前記シエアドメモリストレージ手段の選択可能
なエリアへのアドレスを与えるアクセス論理手段
と、 前記マスタまたは前記スレイブプロセサへのそ
れぞれの伝送のため前記シエアドメモリストレー
ジ手段からデータを受けるバス手段とをさらに備
える、特許請求の範囲第３項記載のメモリ制御回
路。 ５ 前記アクセス論理手段は、 前記マスタ／スレイブプロセサからアドレスデ
ータを受けるための第１の入力、およびベースア
ドレスレジスタからアドレスデータを受けるため
の第２の入力を有する算術論理装置を備え、前記
算術論理装置は、前記第１および第２のアドレス
入力を結合して前記シエアドメモリストレージ手
段にアドレス信号を送るように作動し、 前記マスタ／スレイブプロセサからのデータに
よりロードされかつ前記算術論理装置への出力を
有するベースレジスタ手段をさらに備える、特許
請求の範囲第４項記載のメモリ制御回路。 ６ 前記マスタプロセサに接続されたメモリ制御
装置は、 前記マスタプロセサまたは前記スレイブプロセ
サが、アクセスの要求が前記シエアドメモリスト
レージ手段における同じアドレスに対して同時に
生じたとき、前記シエアドメモリストレージ手段
へのアクセスの優先権を有するかどうかを制御す
るモジユール選択論理手段を備える、特許請求の
範囲第４項記載のメモリ制御回路。 ７ 前記アクセス論理手段は、 前記ローカルメモリまたはシエアドメモリ手段
がアドレスされるべきかどうかを選択するため
に、入来メモリアドレスの４つの最上位ビツトに
応答するデコーデイング手段をさらに備える、特
許請求の範囲第５項記載のメモリ制御回路。 ８ 前記ベースレジスタ手段は、 ８個のベースレジスタの第１のグループと、 ８個のベースレジスタの第２のグループとを備
え、 前記マスタ／スレイブプロセサからの信号が、
どのグループのベースレジスタが用いられかつど
のベースレジスタが選択されるかということを選
択するように動作する、特許請求の範囲第５項記
載のメモリ制御回路。 ９ 前記マスタおよび前記スレイブメモリ制御装
置の各々は、 WAIT信号を発生して前記マスタ／スレイブプ
ロセサをそれぞれ停止する手段を備え、前記
WAIT信号は、 メモリ制御装置が、前記シエアドメモリ手段へ
書込まれまたはそこから読出されるとき、または 前記メモリ制御装置の両方が、前記シエアドメ
モリ手段に同時にアクセスするときに発生する、
特許請求の範囲第４項記載のメモリ制御回路。 １０ メインホストコンピユータと、ラインアダ
プタを介して遠隔データ端末機に接続された複数
のライン通信プロセサとの間でデータ転送を実行
し、かつ前記ホストコンピユータへの／からのデ
ータ転送を制御するマスタプロセサと、前記ライ
ン通信プロセサへのデータ転送を制御するスレイ
ブプロセサとを与える、データ通信ネツトワーク
のためのプロセサ制御器において、 マスタメモリ制御装置およびスレイブメモリ制
御装置を備え、 前記メモリ制御装置の各々は、 Ｉ／Ｏバスを介して前記プロセサに接続された
ローカルメモリ手段と、 前記プロセサからメモリアドレスバスを介して
アドレスデータを受け、かつシエアドメモリスト
レージ手段における特定のメモリストレージエリ
アを選択するために前記アドレスデータを処理す
る、アクセス論理回路と、 前記プロセサおよび前記メモリ制御装置を接続
するバス手段とを含み、 前記バス手段は、 前記ローカルメモリ手段の出力を前記プロセサ
に接続するメモリ出力データバスと、 前記プロセサを前記アクセス論理回路に接続す
るメモリアドレスバスと、 前記プロセサを前記ローカルメモリ手段および
前記アクセス論理回路に接続するＩ／Ｏバスとを
含み、 前記メモリ制御装置の各々は、 バス接続手段を有するシエアドメモリストレー
ジ手段をさらに含み、 前記シエアドメモリストレージ手段は、 前記アクセス論理回路からのアドレス入力バス
と、 前記プロセサに接続されたデータ出力バスとを
含む、メモリ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29558881A | 1981-08-24 | 1981-08-24 | |
| US295588 | 1981-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835635A JPS5835635A (ja) | 1983-03-02 |
| JPS6212552B2 true JPS6212552B2 (ja) | 1987-03-19 |
Family
ID=23138354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115324A Granted JPS5835635A (ja) | 1981-08-24 | 1982-06-30 | メモリ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0074300B1 (ja) |
| JP (1) | JPS5835635A (ja) |
| DE (1) | DE3277992D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4443850A (en) * | 1981-12-01 | 1984-04-17 | Burroughs Corporation | Interface circuit for subsystem controller |
| US4456970A (en) * | 1981-12-10 | 1984-06-26 | Burroughs Corporation | Interrupt system for peripheral controller |
| US4648035A (en) * | 1982-12-06 | 1987-03-03 | Digital Equipment Corporation | Address conversion unit for multiprocessor system |
| CN85109292A (zh) * | 1985-02-25 | 1986-09-10 | 国际标准电气公司 | 数据通信网络 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065809A (en) * | 1976-05-27 | 1977-12-27 | Tokyo Shibaura Electric Co., Ltd. | Multi-processing system for controlling microcomputers and memories |
-
1982
- 1982-06-30 JP JP57115324A patent/JPS5835635A/ja active Granted
- 1982-08-19 EP EP82401555A patent/EP0074300B1/en not_active Expired
- 1982-08-19 DE DE8282401555T patent/DE3277992D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074300B1 (en) | 1988-01-13 |
| EP0074300A3 (en) | 1985-05-22 |
| JPS5835635A (ja) | 1983-03-02 |
| EP0074300A2 (en) | 1983-03-16 |
| DE3277992D1 (en) | 1988-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0073710B1 (en) | Data communications network | |
| US4590551A (en) | Memory control circuit for subsystem controller | |
| EP0080891B1 (en) | Direct memory access logic system for a data transfer network | |
| US4443850A (en) | Interface circuit for subsystem controller | |
| US4456970A (en) | Interrupt system for peripheral controller | |
| US5608884A (en) | Commonly housed multiple processor type computing system and method of manufacturing the same | |
| US4591973A (en) | Input/output system and method for digital computers | |
| US5918028A (en) | Apparatus and method for smart host bus adapter for personal computer cards | |
| US4430710A (en) | Subsystem controller | |
| WO1998048356A1 (en) | A single chip microcontroller having down-loadable memory organization supporting 'shadow' personality, optimized for bi-directional data transfers over a communication channel | |
| JPS6212552B2 (ja) | ||
| EP0118669A2 (en) | Channel subsystem | |
| GB2112186A (en) | Improved distributed processing system | |
| US5721954A (en) | Intelligent SCSI-2/DMA processor | |
| EP0376003A2 (en) | Multiprocessing system with interprocessor communications facility | |
| CA1091359A (en) | Unidirectional looped busses microprocessor | |
| US6085272A (en) | Transmitting command block data using the lower address part of the address phase | |
| Rap et al. | MicroStandards | |
| Marchioro | Event Builder User's Guide | |
| JPH04359350A (ja) | ワークステーション統合手段用のレジスタ制御装置 | |
| JPS61105662A (ja) | ダイレクトメモリアクセス装置およびデ−タ転送装置 | |
| Agnvall et al. | A generic programmable GPIB-interface | |
| McLaren et al. | The CERN host interface and the optical interconnect |