JPH056901B2 - - Google Patents

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JPH056901B2
JPH056901B2 JP61219126A JP21912686A JPH056901B2 JP H056901 B2 JPH056901 B2 JP H056901B2 JP 61219126 A JP61219126 A JP 61219126A JP 21912686 A JP21912686 A JP 21912686A JP H056901 B2 JPH056901 B2 JP H056901B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor

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Description

【発明の詳細な説明】 〔概要〕 複数の入出力装置をそれぞれ制御する為の制御
レジスタ群を、入出力制御装置のマイクロプロセ
ツサバスに接続されたランダムアクセスメモリ
（RAM）に形成し、このRAMに対する中央処理
装置等からのプログラムモード・アクセスについ
て、その履歴をフアーストイン・フアーストアウ
ト・メモリ（FIFO）に記録し、入出力制御装置
のマイクロプロセツサがそのFIFOのアクセス情
報を読取つて、RAM上の制御レジスタ群をアク
セスし、読取つた制御情報に従つて入出力装置を
制御することにより、１個の入出力制御装置によ
つて、複数の各種入出力装置の制御を行わせるも
のである。
〔産業上の利用分野〕
本発明は、１個の入出力制御装置で複数の入出
力装置の制御を可能とし、この入出力制御装置と
中央処理装置等との間のプログラムモード・アク
セスを高速で実行できるようにしたプログラムモ
ード・アクセス制御方式に関するものである。
磁気テープ装置、磁気デイスク装置、磁気フロ
ツピイ装置、ラインプリンタ等の入出力装置を制
御する入出力制御装置は、マイクロプロセツサを
用いた構成が一般的であるが、それぞれ入出力装
置対応にその種別に従つた構成を有するものであ
る。従つて、入出力制御装置の汎用化が要望され
た。
〔従来の技術〕
従来の処理システムは、例えば、第５図に示す
構成を有するものであり、プロセツサバス３３に
中央処理装置（CPU）３１と主記憶装置（MM）
３２とチヤンネル装置（CH）３４とが接続さ
れ、このチヤネル装置３４と共通バス３５を介し
て複数の入出力制御装置（IOC）３６が接続さ
れ、各入出力制御装置３６に磁気テープ装置、磁
気デイスク装置、磁気フロツピイ装置、ラインプ
リンタ、表示装置等の入出力装置（Ｉ／Ｏ）４１
が接続されている。
各入出力制御装置３６は、マイクロプロセツサ
等により構成された内部制御部（CTL）３７、
レシーバ・ドライバ（RV／DV）３８、制御レ
ジスタ（REG）３９、入出力装置インタフエー
ス回路（INF）４０等から構成され、入出力装置
インタフエース回路４０に同一種類の入出力装置
４１が１台或いは複数台接続される。
制御レジスタ３９は、例えば、入出力制御装置
がデータ伝送中か否か等の状態を表示するデバイ
スステータス・レジスタ（DSR）と、転送デー
タのバイト数を示すバイトカウント・レジスタ
（BCR）と、主記憶装置３２に書込むデータのア
ドレス或いは読出すデータのアドレスを指定する
メモリアドレス・レジスタ（MAR）と、書込み
や読出し等の指定を行うコマンド・レジスタ
（CMR）等から構成されている。
中央処理装置３１からプロセツサバス３３、チ
ヤネル装置３４、共通バス３５を介して、制御レ
ジスタREGに対する書込みをプログラムモード
により行う。この場合、入出力制御装置３６では
図示を省略したアドレス照合回路に於いて自入出
力制御装置が指定されたか否かを識別する。
制御レジスタREGに書込まれた内容に従つて
内部制御部３７は、入出力装置４１からのデータ
を主記憶装置３２に転送し、又は主記憶装置３２
から読出したデータを入出力装置４１へ転送する
制御を行う。この場合、ダイレクトメモリアクセ
ス（DMA）方式により、データの転送制御を行
う構成が一般的である。
〔発明が解決しようとする問題点〕
前述のように、従来の入出力制御装置３６は、
複数のレジスタからなる制御レジスタ３９を備え
て、この制御レジスタ３９に制御情報を設定し、
その内容を読出して所望の制御動作を行うもので
あり、従来は、ワイヤード・ロジツクによる制御
方式が一般的であつたが、近年のマイクロプロセ
ツサの進歩により、フアームウエア化される傾向
にあり、入出力装置に対する柔軟な制御を可能と
し、且つハードウエアの消減を図つている。
又このようなワイヤード・ロジツクによる制御
方式或いはフアームウエアは、磁気テープ装置、
磁気デイスク装置、表示装置等の入出力装置４１
の種類対応に構成されていたので、複数の入出力
装置４１の制御を行う場合でも、同一種類の入出
力装置に限られるものであつた。
そこで、複数種類の入出力装置を同一の入出力
制御装置によつて制御することが考えられる。そ
の場合、入出力制御装置３６内のマイクロプロセ
ツサ（内部制御部３７）の動作速度の関係から、
中央処理装置３１側からコマンドチエン等による
高速の制御レジスタ３９に対するアクセス動作に
追随できないことになる。又ハード・ロジツクに
よる場合は、制御レジスタの為のハードウエアが
大きくなり、複数種類の入出力装置を統合して制
御することは困難となる。
本発明は、複数種類の入出力装置を１台の入出
力制御装置で制御可能とし、且つ中央処理装置等
のマスタ装置側からの制御レジスタに対する高速
アクセス動作が行われても、入出力制御装置内の
マイクロプロセツサが充分に対処できるようにす
ることを目的とするものである。
〔問題点を解決するための手段〕
本発明のプログラムモード・アクセス制御方式
は、複数の入出力装置対応の制御レジスタ群をラ
ンダムアクセスメモリに形成し、又中央処理装置
等のマスタ装置側からのアクセス動作についてフ
アーストイン・フアーストアウト・メモリを用い
て記録し、その内容を読取つてマイクロプロセツ
サが制御を行うものであり、第１図を参照して説
明する。
中央処理装置或いはチヤネル装置等のマスタ装
置１と、各種の入出力装置（Ｉ／Ｏ）４とのイン
タフエース制御を行う入出力制御装置３とが、共
通バス２により接続された処理システムに於い
て、入出力制御装置３の内部プロセツサバス５
に、マイクロプロセツサ（MPU）６とランダム
アクセスメモリ（RAM）７と入出力装置インタ
フエース回路（INF）１０とが接続され、その内
部プロセツサバス５と共通バス３との間に、フア
ーストイン・フアーストアウト・メモリ（FIFO）
８とレシーバ・ドライバ（RV／DV）９とが接
続され、ランダムアクセスメモリ７に、複数の入
出力装置４対応の制御レジスタ群（REGA）７
ａを形成している。
マスタ装置１から制御レジスタ群７ａに対する
プログラムモード・アクセス時に、制御レジスタ
対応のアドレス情報と、書込み又は読出しの動作
情報とを少なくとも含むアクセス情報を、プログ
ラムモード・アクセスの履歴として、フアースト
イン・フアーストアウト・メモリ８に記録し、こ
のフアーストイン・フアーストアウト・メモリ８
に記録されたアクセス情報をマイクロプロセツサ
６の処理速度に対応して読取り、そのアクセス情
報に基づいた制御レジスタ群７ａの内容を読取つ
て、複数の入出力装置４の中の指定された入出力
装置を制御するものである。
〔作用〕
ランダムアクセスメモリ７は、マスタ装置１側
からレシーバ・ドライバ９を介して直接的にアク
セス可能であり、入出力装置４対応の制御レジス
タ群７ａにプログラムモード・アクセスにより各
種の制御情報を書込んだ時に、そのアクセス情報
（アドレス、ライト／リード、パリテイエラーの
有無等の情報）をフアーストイン・フアーストア
ウト・メモリ８に同時に記録する。
マイクロプロセツサ６は、このフアーストイ
ン・フアーストアウト・メモリ８に記録されたア
クセス情報を読取り、そのアクセス情報に従つて
制御レジスタ群７ａの内容を読取つて、入出力装
置４の制御を行う。従つて、複数の入出力装置４
対応の制御レジスタ群７ａに対する高速アクセス
があつても、マイクロプロセツサ６は余裕をもつ
てこの制御レジスタ群７ａの内容を読取つて、入
出力装置４を制御できるから、１台の入出力制御
装置３でもつて、容易に複数の入出力装置４を制
御できることになる。
〔実施例〕
以下図面を参照して本発明の実施例について詳
細に説明する。
第２図は本発明の実施例のブロツク図であり、
１１は中央処理装置（CPU）、１２は主記憶装置
（MM）、１３はプロセツサバス、１４はチヤネル
装置（CH）、１５は共通バス、１６は入出力制
御装置、１７はマイクロプロセツサ（MPU）、１
８はプログラム等を格納したリードオンリメモリ
（ROM）、１９は各種データの一時記憶等に使用
するランダムアクセスメモリ（RAM）、１９ａ
は入出力装置対応の制御レジスタ群（REGA）、
２０は内部プロセツサバス、２１はプログラムモ
ード制御回路（PMCTL）、２２はレシーバ・ド
ライバ（RV／DV）、２３はレシーバ（RV）、２
４は制御レジスタ群１９ａに対するアクセス情報
を記録するフアーストイン・フアーストアウト・
メモリ（FIFO）、２５はフアーストイン・フアー
ストアウト・メモリ２４にアクセス情報が記録さ
れているか否かを表示するアクセス情報有無表示
回路（PMACT）、２６はダイレクトメモリアク
セス制御回路（DMAC）、２７はバス競合制御回
路（ABTSTL）、２８は入出力装置インタフエ
ース回路（INF）、２９−０，２９−１，…２９
−ｎは入出力装置（Ｉ／Ｏ）である。
各種の入出力装置２９−０〜２９−ｎは、入出
力制御装置１６の入出力装置インタフエース回路
２８に接続され、ランダムアクセスメモリ１９に
は、これらの入出力装置２９−０〜２９−ｎ対応
の制御レジスタ群１９ａが形成されている。この
制御レジスタ群１９ａは、例えば、第３図に示す
ように、デバイスステータス・レジスタDSR、
バイトカウント・レジスタBCR、メモリアドレ
ス・レジスタMAR、コマンド・レジスタCMR
等から構成され、各符号の最後の０，１，２，…
の数字は、入出力装置の符号の最後の数字に対応
するものである。
このランダムアクセスメモリ１９は、中央処理
装置１１からプロセツサバス１３、チヤネル装置
１４、共通バス１５、レシーバ・ドライバ２２、
内部プロセツサバス２０を介してアクセスできる
ものであり、この場合、プログラムモード制御回
路２１からの情報に従つてバス競合制御回路２７
が内部プロセツサバス２０の使用権を制御し、チ
ヤネル装置１４側からレシーバ・ドライバ２２を
介したアクセスを可能とし、例えば、制御レジス
タ群１９ａに制御情報の書込みを行うことができ
るものである。
この制御レジスタ群１９ａに対するアクセス情
報をフアーストイン・フアーストアウト・メモリ
（以下FIFOと略称する）２４に記録するものであ
り、このFIFO２４は、例えば、第４図に示すよ
うに、パリテイエラーの有無の表示ビツトDPE
と、入出力装置からデータを読取るか或いはデー
タを書込むかを示すリード／ライト・ビツトＲ／
Ｗと、ランダムアクセスメモリ１９上のアドレス
情報とから構成され、例えば、ランダムアクセス
メモリ１９に直接的にアクセスされる速度と、マ
イクロプロセツサ１７の処理速度との差に対応し
て、記録回数（記憶容量）を選定することができ
る。
次に、制御レジスタ群１９ａに制御情報を書込
む場合について説明する。
中央処理装置１１が主記憶装置１２に格納され
たプログラムを実行し、チヤネル装置１４経由で
制御レジスタ群１９ａに対して制御情報を書込む
場合、 (a) チヤネル装置１４から共通バス１５を経由し
て入出力制御装置１６へアクセスする。
(b) 入出力制御装置１６では、プログラムモード
制御回路２１によりバス競合制御回路２７にラ
ンダムアクセスメモリ１９の使用権（内部プロ
セツサバス２０の使用権）を要求する。
(c) バス競合制御回路２７は、マイクロプロセツ
サ１７から内部プロセツサバス２０の使用権を
得ると、プログラムモード制御回路２１に許可
通知を行う。
(d) プログラムモード制御回路２１は、ランダム
アクセスメモリ１９の入出力装置対応の制御レ
ジスタ群１９ａへ制御情報を、レシーバ・ドラ
イバ２２、内部プロセツサバス２０を介して設
定する制御を行う。
(e) この制御情報の設定と並行してFIFO２４へ
共通バス１５上の第４図に示すようなアクセス
情報を記録する。
(f) 共通バス１５上のプログラムモード・アクセ
スが終了すると、バス競合制御回路２７は、マ
イクロプロセツサ１７へ内部プロセツサバス２
０の使用権を返す。
(g) マイクロプロセツサ１７は、内部プロセツサ
バス２０の使用権を獲得してアクセス情報有無
表示回路２５の内容を読取り、FIFO２４にア
クセス情報が記録されているか否かを識別し、
アクセス情報が記録されている場合は、FIFO
２４に先に記録されたアクセス情報を読取り、
そのアドレス情報とリード／ライト・ビツト
Ｒ／Ｗとにより、入出力装置対応の制御レジス
タ群とアクセス情報種別とを認識する。
(h) マイクロプロセツサ１７は、FIFO２４から
読取つたアクセス情報を基に、制御レジスタ群
１９ａの内容を読取り、そのアドレス情報に対
応する入出力装置の制御を行う。
(i) その場合の制御が、入出力装置の動作終了を
伴う場合は、必要な情報を制御レジスタ群へ設
定し、共通バス１５へ割込みを行う。それによ
り通常の割込処理が実行される。
又制御レジスタ群１９ａの読取りを行う場合、
前述の(a)と同様にチヤネル装置１４より共通バス
１５を経由して入出力制御装置１６にアクセスす
る。この場合、実際の入出力装置の状態と、制御
レジスタ群１９ａの内容とが異なることがある
が、マイクロプロセツサ１７は入出力装置から最
新の状態情報を読取つて、制御レジスタ群１９ａ
を更新するので、次のプログラムモードのリード
動作時に更新された内容を読取ることができる。
前述の制御レジスタ１９ａに、例えば、入出力
装置２９−０，２９−１対応に制御情報が高速で
設定され、バイトカウント・レジスタBCR０に
「10」、メモリアドレス・レジスタMAR０に
「AAA」が設定され、コマンド・レジスタCMR
０に入出力装置２９−０のデータをリードする命
令が設定され、又バイトカウント・レジスタ
BCR１に「20」、メモリアドレス・レジスタ
MAR１に「BBB」が設定され、コマンド・レジ
スタCMR１に入出力装置２９−１にデータを転
送する命令が設定された場合、アクセス情報有無
表示回路２５にはアクセス情報が記録されたこと
が表示され、マイクロプロセツサ１７はこれを読
取つてFIFO２４の先に記録された前述の入出力
装置２９−０に対するアクセス情報を読取る。こ
の読取りにより、FIFO２４の先に記録されたア
クセス情報はクリアされる。
FIFO２４から読取つたアクセス情報によりラ
ンダムアクセスメモリ１９上のアドレス情報が判
るから、制御レジスタ群１９ａに設定された制御
情報を読取ることができる。そして、コマンド・
レジスタCMR０の内容により入出力装置２９−
０のデータを主記憶装置１２に転送することが指
示されているので、ダイレクトメモリアクセス制
御回路２６を起動し、バイトカウント・レジスタ
BCR０、メモリアドレス・レジスタMAR０等の
転送制御に必要な情報をダイレクトメモリアクセ
ス制御回路２６に転送する。
ダイレクトメモリアクセス制御回路２６は、バ
ス競合制御回路２７に内部プロセツサバス２０の
使用権を要求し、バス競合制御回路２７は、マイ
クロプロセツサ１７から内部プロセツサバス２０
の使用権を得て、ダイレクトメモリアクセス制御
回路２６に内部プロセツサバス２０の使用許可通
知を行う。それによつて、ダイレクトメモリアク
セス制御回路２６は、入出力装置２９−０のデー
タを主記憶装置１２のアドレスAAAに１バイト
宛転送し、10バイトの転送終了により内部プロセ
ツサバス２０の使用権を返す。
そして、マイクロプロセツサ１７は、アクセス
情報有無表示回路２５に未だアクセス情報有りが
表示されているから、FIFO２４の次のアクセス
情報を読取つて、そのアクセス情報に従つた制御
レジスタ群１９ａに設定された制御情報を読取
り、FIFO２４のそのアクセス情報をクリアする。
この場合、コマンド・レジスタCMR１の内容に
より入出力装置２９−１へ主記憶装置１２からデ
ータを転送することが判る。この場合も前述と同
様にダイレクトメモリアクセス制御回路２６を起
動し、バス競合制御回路２７の制御により内部プ
ロセツサバス２０の使用権を獲得した後、メモリ
アドレス・レジスタMAR１に設定された主記憶
装置１２のアドレスBBBから20バイトのデータ
を１バイト宛入出力装置２９−１に転送する。
前述の２個の入出力装置２９−０，２９−１に
対応する制御レジスタ群にのみ制御情報が書込ま
れた場合は、FIFO２４から最後のアクセス情報
を読取ると、アクセス情報有無表示回路２５はア
クセス情報無しを表示するから、マイクロプロセ
ツサ１７はFIFO２４からアクセス情報を読取る
制御は行わない。
前述のダイレクトメモリアクセス制御回路２６
によるデータ転送制御に於いて、入出力制御回路
１６にバツフアメモリを設けて、このバツフアメ
モリを共通バス１５に接続し、主記憶装置１２と
の間を、このバツフアメモリを介してデータ転送
を行う構成とすることもできる。又１台の入出力
制御装置１６に接続し得る入出力装置の種類や台
数は、マイクロプロセツサ１７の速度等を考慮し
て選定することができ、最大接続可能台数に対応
してランダムアクセスメモリ１９に、制御レジス
タ群１９ａの領域を設定することになる。或い
は、接続された台数に対応してその都度設定する
こともできる。
〔発明の効果〕
以上説明したように、本発明は、ランダムアク
セスメモリ７に制御レジスタ群７ａを形成し、こ
の制御レジスタ群７ａに対するアクセス情報を
FIFO８に記録し、マイクロプロセツサ６がこの
FIFO８のアクセス情報を読取つて、制御レジス
タ群７ａの内容を読取るものであり、中央処理装
置等のマスタ装置１からランダムアクセスやチエ
ンコマンド等による制御レジスタ群７ａへの高速
アクセスが行われても、そのアクセス情報が
FIFO８に記録されるので、マイクロプロセツサ
６は、その動作速度に対応してFIFO８に記録さ
れたアクセス情報を読取つて、制御レジスタ群７
ａにアクセスすることができ、又制御レジスタ群
７ａにアクセスするものであり、入出力装置対応
の制御レジスタ群７ａをランダムアクセスメモリ
７に形成するものであるから、多数の入出力装置
を制御する場合も、容易に対処することが可能と
なる。又FIFO８には、制御レジスタ群７ａのア
ドレス情報と書込み又は読出しの動作情報とを少
なくとも含むアクセス情報をアクセス履歴として
記録するもので、FIFO８は比較的少ない容量の
構成で充分であるから、経済的な構成となり、複
数種類の複数台の入出力装置を、１台の入出力制
御装置によつて制御できる利点がある。
【図面の簡単な説明】
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図はレジスタ領
域説明図、第４図はFIFO内部定義説明図、第５
図は従来例のブロツク図である。 １はマスタ装置、２は共通バス、３は入出力制
御装置、４は入出力装置（Ｉ／Ｏ）、５は内部プ
ロセツサバス、６はマイクロプロセツサ
（MPU）、７はランダムアクセスメモリ
（RAM）、７ａは制御レジスタ群（REGA）、８
はフアーストイン・フアーストアウト・メモリ
（FIFO）、９はレシーバ・ドライバ（RV／DV）、
１０は入出力装置インタフエース回路（INF）、
１１は中央処理装置（CPU）、１２は主記憶装置
（MM）、１３はプロセツサバス、１４はチヤネル
装置（CH）、１５は共通バス、１６は入出力制
御装置、１７はマイクロプロセツサ（MPU）、１
８はリードオンリメモリ（ROM）、１９はラン
ダムアクセスメモリ（RAM）、１９ａは制御レ
ジスタ群（REGA）、２０は内部プロセツサバ
ス、２１はプログラムモード制御回路
（PMCTL）、２２はレシーバ・ドライバ（RV／
DV）、２３はレシーバ（RV）、２４はフアース
トイン・フアーストアウト・メモリ（FIFO）、２
５はアクセス情報有無表示回路（PMCTL）、２
６はダイレクトメモリアクセス制御回路
（DMAC）、２７はバス競合制御回路
（ABTCTL）、２８は入出力装置インタフエース
回路（INF）、２９−０〜２９−ｎは入出力装置
（Ｉ／Ｏ）である。

Claims (1)

  1. 【特許請求の範囲】 １ 中央処理装置或いはチヤネル装置等のマスタ
    装置１と、該マスタ装置１の制御のもとに各種の
    入出力装置４とのインタフエース制御を行う入出
    力制御装置３とが共通バス２を介して接続された
    処理システムに於いて、 前記入出力制御装置３の内部プロセツサバス５
    にマイクロプロセツサ６と共に接続され、前記マ
    スタ装置１から直接的にアクセス可能のランダム
    アクセスメモリ７に、複数の前記入出力装置４対
    応の制御レジスタ群７ａを形成し、 且つ前記共通バス２と前記内部プロセツサバス
    ５との間にフアーストイン・フアーストアウト・
    メモリ８を接続し、 前記マスタ装置１から前記制御レジスタ群７ａ
    に対するプログラムモード・アクセス時の前記制
    御レジスタ群対応のアドレス情報と、書込み又は
    読出しの動作情報とを少なくとも含むアクセス情
    報をアクセス履歴として前記フアーストイン・フ
    アーストアウト・メモリ８に記録し、 該フアーストイン・フアーストアウト・メモリ
    ８に記録された前記アクセス情報を前記マイクロ
    プロセツサ６によつて読取り、該アクセス情報に
    基づいて前記制御レジスタ群７ａの内容を読取つ
    て、複数の前記入出力装置４の中の指定された入
    出力装置を制御する ことを特徴とするプログラムモード・アクセス
    制御方式。
JP61219126A 1986-09-19 1986-09-19 プログラムモ−ド・アクセス制御方式 Granted JPS6375955A (ja)

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JPH056901B2 true JPH056901B2 (ja) 1993-01-27

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EP (1) EP0260693B1 (ja)
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