JPS58221425A - マルチアクセス入出力インタ−フエイス - Google Patents
マルチアクセス入出力インタ−フエイスInfo
- Publication number
- JPS58221425A JPS58221425A JP10221682A JP10221682A JPS58221425A JP S58221425 A JPS58221425 A JP S58221425A JP 10221682 A JP10221682 A JP 10221682A JP 10221682 A JP10221682 A JP 10221682A JP S58221425 A JPS58221425 A JP S58221425A
- Authority
- JP
- Japan
- Prior art keywords
- interface
- vector
- buffer
- interrupt
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ブロック転送方式のマルチアクセス入出力イ
ンターフェイスに係り、特に１インターフエイスが複数
台のＩＯをサポートするのに好適なマルチアクセス可能
な入出力インターフェイスに関する。
ンターフェイスに係り、特に１インターフエイスが複数
台のＩＯをサポートするのに好適なマルチアクセス可能
な入出力インターフェイスに関する。
従来、コンピュータのＩＯインターフェイスにおいては
、大別すると、（１）大型機でみられるチャンネル方式
、（２）中〜小型機でみられる方式で、コンピュータは
ＩＯの制御も行うが、ＩＯに特有の制御はインターフェ
イス（以下、ＣＥと略す）にまかせ、ある程度標準化さ
れた手順でアクセスできる方式、（３）マイクロコンピ
ュータ等でみられるような、ＬＳＩ化された工０インタ
ーフェイスを直接ＣＰＵ−ＢＵＳに接続し、ＣＰＵ（中
央処理装置）が各ＬＳＩ特有の処理を全て個々にサポー
トする方式の３つの方式がある。
、大別すると、（１）大型機でみられるチャンネル方式
、（２）中〜小型機でみられる方式で、コンピュータは
ＩＯの制御も行うが、ＩＯに特有の制御はインターフェ
イス（以下、ＣＥと略す）にまかせ、ある程度標準化さ
れた手順でアクセスできる方式、（３）マイクロコンピ
ュータ等でみられるような、ＬＳＩ化された工０インタ
ーフェイスを直接ＣＰＵ−ＢＵＳに接続し、ＣＰＵ（中
央処理装置）が各ＬＳＩ特有の処理を全て個々にサポー
トする方式の３つの方式がある。
本発明は上記（２）の方式を対称どしたものである。上
記（２）の方式において、ＣＥがＩＯとのデータのやり
とりを１語（またはバイト等）単位に取扱い、１語処理
する毎にＣＰＵに割込をかける方式が以前より行われて
いたが、最近この方式の分野でもデータをブロック（パ
ケット）化してデータの取合いを行う方式のものも現わ
れてきた。こうすることにより、ＣＰＵへの割込回数が
減Ｌ ＣＰＵの負担が軽くなるというメリットカミ出て
くる。しかし、パケット方式を取った場合、ＣＥ側でも
ある程度のインテリジェント化が必要であり、こうした
場合、１インターフェイス当り１工１０では負担が軽す
ぎ、コストパーフォーマンスが悪くなるものが出てくる
。そこで１インターフェイス当り、複数台の工０機器を
サポートするＣＥが作られるようになってきた。しかし
、このような複数台サポートのＣＥにおいてもＣＰＵと
ＣＥのコミュニケーションの窓口は一つであるため、Ｃ
ＰＵ側のオペレーティングシステム（Ｏ８）はＩＯの管
理と工０インターンェイスの管理との二重の管理を行な
わなければならず、Ｏ８が複雑になるとともに、ｏｓオ
ーバーヘッドが多くなるという欠点がある。
記（２）の方式において、ＣＥがＩＯとのデータのやり
とりを１語（またはバイト等）単位に取扱い、１語処理
する毎にＣＰＵに割込をかける方式が以前より行われて
いたが、最近この方式の分野でもデータをブロック（パ
ケット）化してデータの取合いを行う方式のものも現わ
れてきた。こうすることにより、ＣＰＵへの割込回数が
減Ｌ ＣＰＵの負担が軽くなるというメリットカミ出て
くる。しかし、パケット方式を取った場合、ＣＥ側でも
ある程度のインテリジェント化が必要であり、こうした
場合、１インターフェイス当り１工１０では負担が軽す
ぎ、コストパーフォーマンスが悪くなるものが出てくる
。そこで１インターフェイス当り、複数台の工０機器を
サポートするＣＥが作られるようになってきた。しかし
、このような複数台サポートのＣＥにおいてもＣＰＵと
ＣＥのコミュニケーションの窓口は一つであるため、Ｃ
ＰＵ側のオペレーティングシステム（Ｏ８）はＩＯの管
理と工０インターンェイスの管理との二重の管理を行な
わなければならず、Ｏ８が複雑になるとともに、ｏｓオ
ーバーヘッドが多くなるという欠点がある。
本発明の目的は、複数ＩＯをサポートするインターフェ
イスにおいて、ｏｓから見た場合に１つのインターフェ
イスが複数のＩＯをサポートしているということを意識
させずに、あたかも１インターンエイス／ＩＩＯと見な
すことができ、ｏｓのＩＯ管理が単純になる、マルチア
クセフェ０インターフエイスを提供することにある。
イスにおいて、ｏｓから見た場合に１つのインターフェ
イスが複数のＩＯをサポートしているということを意識
させずに、あたかも１インターンエイス／ＩＩＯと見な
すことができ、ｏｓのＩＯ管理が単純になる、マルチア
クセフェ０インターフエイスを提供することにある。
本発明においては、（１）パケットの送受信をコントロ
ールするパラメータ（インターフェイスコマンド、以下
１．Ｃと記す）に複数台の■ｏのどれに対するアクセス
かを示すｌ０ＮＯを含め、＜２ＪＣＥ内のパラメータを
取り込むバッファをＦＩＦＯバッファメモリとして複数
台ＩＯへの非同期アクセスにも対処できるようにし、（
３）ＣＥ内に、ＩＯ毎に異なる割込ベクター（割込発生
時にその割込に対応する処理プログラムヘジャンプする
だめの情報）を格納するベクターテーブルを持たせ、（
４）１．Ｃの実行終了時１．１．Ｃで示されるｌ０ＮＯ
のベクターブロックの１つを選択してＣＰＵに割込をか
ける、という手順を取ることにより、ＣＰＵがｒＣＦが
１つである」ことを意識させずに複数台の工０に個別ア
クセスすることを可能にしたものでおる。
ールするパラメータ（インターフェイスコマンド、以下
１．Ｃと記す）に複数台の■ｏのどれに対するアクセス
かを示すｌ０ＮＯを含め、＜２ＪＣＥ内のパラメータを
取り込むバッファをＦＩＦＯバッファメモリとして複数
台ＩＯへの非同期アクセスにも対処できるようにし、（
３）ＣＥ内に、ＩＯ毎に異なる割込ベクター（割込発生
時にその割込に対応する処理プログラムヘジャンプする
だめの情報）を格納するベクターテーブルを持たせ、（
４）１．Ｃの実行終了時１．１．Ｃで示されるｌ０ＮＯ
のベクターブロックの１つを選択してＣＰＵに割込をか
ける、という手順を取ることにより、ＣＰＵがｒＣＦが
１つである」ことを意識させずに複数台の工０に個別ア
クセスすることを可能にしたものでおる。
以下、実施例に基づき本発明を説明する。
第１図は本発明が適用されるコンピュータシステムの概
略ブロック図である。図において、中央処理装置（ＣＰ
Ｕ）１はＢＵＳ３を介して複数のＣＥＺをサポートし、
またＣＥ２は複数台の工０４をサポートする構成となっ
ている。
略ブロック図である。図において、中央処理装置（ＣＰ
Ｕ）１はＢＵＳ３を介して複数のＣＥＺをサポートし、
またＣＥ２は複数台の工０４をサポートする構成となっ
ている。
第２図は工０インターフェイスの従来例を示す図でｉ、
ＣＰＵはコマンドパケットバッファ２０２（１）に対し
、コマンド責及びデータ）を書き込み、インターフェイ
スコマンド・レジスタ２０９に対し１．Ｃを書き込み、
ＣＥ２に起動をかける。、ＣＥ２のコントロール部２０
４は、１．Ｃにより、パケットバッファ２０２からデー
タを引き出し各ＩＯのコントロールロジック２０５にデ
ータを渡した後、ベクタレジスタ２０３に対しパケット
受は取り完の意味を持つベクタをセットしてＣＰＵへ割
込をかける。ＣＰＵはこの割込がかカルト、コマンドパ
ケットバッファ２０２（１）があいだことを知り、次の
５ＥＮＤパケツトを送ることができる。ただし、ＣＰＵ
は現在起動中の工０に対し又はアクセスを起こすことが
できない。
ＣＰＵはコマンドパケットバッファ２０２（１）に対し
、コマンド責及びデータ）を書き込み、インターフェイ
スコマンド・レジスタ２０９に対し１．Ｃを書き込み、
ＣＥ２に起動をかける。、ＣＥ２のコントロール部２０
４は、１．Ｃにより、パケットバッファ２０２からデー
タを引き出し各ＩＯのコントロールロジック２０５にデ
ータを渡した後、ベクタレジスタ２０３に対しパケット
受は取り完の意味を持つベクタをセットしてＣＰＵへ割
込をかける。ＣＰＵはこの割込がかカルト、コマンドパ
ケットバッファ２０２（１）があいだことを知り、次の
５ＥＮＤパケツトを送ることができる。ただし、ＣＰＵ
は現在起動中の工０に対し又はアクセスを起こすことが
できない。
起動されたＩＯの動作が終了すると、ＣＥ２はスティタ
スパケットバッファ２０２（２）に対し、終了スティタ
ス及びデータを書き込み、工Ｏ動作完の意味を持つベク
タをセットしてＣＰＵへ割込をかける。ＣＰＵはこの割
込を受けとると、スティタスパケットを読み出し、ＩＯ
へのアクセスを終了する。このように、第２図の構成で
は、ＣＰＵはＩＯに対する管理の他に、ＣＥに対する管
理も行わなければならず、Ｏ８が繁雑になる。また、パ
ケットバッファ容量は大きければ大きいほど、効率は良
くなるのであるが、この構成ではコマンド用とスティタ
ス用の２倍必要となり、バッファ容量の増加がかなり負
担となる。
スパケットバッファ２０２（２）に対し、終了スティタ
ス及びデータを書き込み、工Ｏ動作完の意味を持つベク
タをセットしてＣＰＵへ割込をかける。ＣＰＵはこの割
込を受けとると、スティタスパケットを読み出し、ＩＯ
へのアクセスを終了する。このように、第２図の構成で
は、ＣＰＵはＩＯに対する管理の他に、ＣＥに対する管
理も行わなければならず、Ｏ８が繁雑になる。また、パ
ケットバッファ容量は大きければ大きいほど、効率は良
くなるのであるが、この構成ではコマンド用とスティタ
ス用の２倍必要となり、バッファ容量の増加がかなり負
担となる。
次に、第３図に本発明の実施例を示す。
本実施例によれば、バケットバッファ２０２はコマンド
用、スティタス用の２種が共用できる。
用、スティタス用の２種が共用できる。
ＣＰＵは、バケットバッファにコマンド及びデータを書
き込む前に、ＣＥに対してバケットバッファ書き込み要
求のコマンド責１．Ｃの一種）をバケットバッファ２０
１に薔き込む。バッファ２０１はＦＩＦＯとなっている
ため、ＣＰＵは異なるＩＯに対するアクセスならば、非
同期に書き込むことができる。ＣＥはＦＩＦＯバッファ
から１、Ｃを取り出して順次処理していく。１．Ｃがバ
ッファ書き込み要求であったならば、ＣＥはベクター別
ロジック２０７によりベクターテーブル２０６から概当
するベクターを選択してベクタレジスタ２０３にセット
しＣＰＵに割込をかける。
き込む前に、ＣＥに対してバケットバッファ書き込み要
求のコマンド責１．Ｃの一種）をバケットバッファ２０
１に薔き込む。バッファ２０１はＦＩＦＯとなっている
ため、ＣＰＵは異なるＩＯに対するアクセスならば、非
同期に書き込むことができる。ＣＥはＦＩＦＯバッファ
から１、Ｃを取り出して順次処理していく。１．Ｃがバ
ッファ書き込み要求であったならば、ＣＥはベクター別
ロジック２０７によりベクターテーブル２０６から概当
するベクターを選択してベクタレジスタ２０３にセット
しＣＰＵに割込をかける。
ベクターテーブル２０６の選択は、１．Ｃ及び■０の終
゛了条件等により決定される割込要因（バッファ書き込
みＯＫ、ＩＯ動作終了、外部からのデータの到来等）と
１．Ｃ内のｌ０ＮＯとから第４図に示されるように一意
的に決定され行なわれる。
゛了条件等により決定される割込要因（バッファ書き込
みＯＫ、ＩＯ動作終了、外部からのデータの到来等）と
１．Ｃ内のｌ０ＮＯとから第４図に示されるように一意
的に決定され行なわれる。
バッファ書き込みＯＫの応答割込、′ｆｒ、受けとった
ＣＰＵは、該当するＩＯのコマンドパケットをバケット
バッファ２０２に書き込み、工０起動の１、Ｃを発行す
る。ＣＥ２はこの１．Ｃを受けとると、バケットバッフ
ァ２０２からコマンドを取り出してＩＯ動作を実行し、
終了した時点でスティタスパケットをバケットバッファ
２０２に書き込み、工０動作終了のベクターによりＣＩ
） Ｕに割込をかける。ＣＰＵ側ではこの割込を受けと
ると、バケットバッファ２０２からスティタスを読み取
って一回のＩＯアクセスを終了する。
ＣＰＵは、該当するＩＯのコマンドパケットをバケット
バッファ２０２に書き込み、工０起動の１、Ｃを発行す
る。ＣＥ２はこの１．Ｃを受けとると、バケットバッフ
ァ２０２からコマンドを取り出してＩＯ動作を実行し、
終了した時点でスティタスパケットをバケットバッファ
２０２に書き込み、工０動作終了のベクターによりＣＩ
） Ｕに割込をかける。ＣＰＵ側ではこの割込を受けと
ると、バケットバッファ２０２からスティタスを読み取
って一回のＩＯアクセスを終了する。
この方式では、バケットバッファ２０２の管理が完全に
ＣＥ２で行われるため、送受のパケットの競合が起こら
ず、バケットバッファ２０２が単一ですむというメリッ
トがある。これは、１．ＣのレジスタをＦＩＦＯにした
こと及び、ベクターテーブル２０６を持つことによるハ
ードウェアの増加をおぎなって余りあるものである。ま
たＣ Ｉ） Ｕは異なるＩＯであれば、非同期にアクセ
スを開始（パケットバーツファ使用要求）することがで
きるため、ＣＥ２のＢＵＳＹ管理を行なわなくてすむ。
ＣＥ２で行われるため、送受のパケットの競合が起こら
ず、バケットバッファ２０２が単一ですむというメリッ
トがある。これは、１．ＣのレジスタをＦＩＦＯにした
こと及び、ベクターテーブル２０６を持つことによるハ
ードウェアの増加をおぎなって余りあるものである。ま
たＣ Ｉ） Ｕは異なるＩＯであれば、非同期にアクセ
スを開始（パケットバーツファ使用要求）することがで
きるため、ＣＥ２のＢＵＳＹ管理を行なわなくてすむ。
また本方式は、マルチパケットになった時に特に効果を
発揮しくマルチしくケラトとは１つのＩＯに対するコマ
ンド子データが複数のパケットに分かれて出されるもの
を言う）、第２図の例ではｎブロック送るのに２ｎ回の
割込が発生するのに対し、第３図の方式ではｎ＋１回の
割込で処理することが可能でろ６、ＣＰＵの負担を軽く
できる。
発揮しくマルチしくケラトとは１つのＩＯに対するコマ
ンド子データが複数のパケットに分かれて出されるもの
を言う）、第２図の例ではｎブロック送るのに２ｎ回の
割込が発生するのに対し、第３図の方式ではｎ＋１回の
割込で処理することが可能でろ６、ＣＰＵの負担を軽く
できる。
以上の説明から明らかなように、本発明によれば、ハー
ドウェアの増加をきたさずに、またインターフェイスが
単一であることを意識させずに複数ＩＯインターフェイ
スをＩＯ毎の管理のみで動作させることができる。また
、割込の発生頻度を減少させることができるため、Ｏ８
の負担、オーバーヘッドを著しく減少させることができ
るというコストハーフォーマンスの高い、インターフェ
イスを実現できるという効果がある。
ドウェアの増加をきたさずに、またインターフェイスが
単一であることを意識させずに複数ＩＯインターフェイ
スをＩＯ毎の管理のみで動作させることができる。また
、割込の発生頻度を減少させることができるため、Ｏ８
の負担、オーバーヘッドを著しく減少させることができ
るというコストハーフォーマンスの高い、インターフェ
イスを実現できるという効果がある。
第１図は本発明の対称となるＣＰＵシステムのハード構
成を示すブロック図、第２図は複数ＩＯサポートＣＥの
従来例を示す図、第３図は本発明を適用したインターフ
ェイスの実施例を示す図、第４図はベクターテーブルの
説明図である。 １・・・ＣＰＵ、２・・・インターフェイス、３・・・
インターフェイスバス、４・・・工０．２０１・・・イ
ンターフェイスコマンド用ＦＩＦＯバッファ、２０２・
・・バケットバッファ、２０３・・・ベクターレジスタ
、２０４・・・インターフェイスコントロール回路、２
０５・・・■０コントロール回路、２０６・・・ベクタ
ーテーブル、２０７川ベクタ一選別ロジック、２０８・
・・■０接続端子、２０９・・・インターフェイスコマ
ンドレジスタ。 芽 Ｉ 目 茅２目 第３図 ＄４ 目 予 ｌ電 シ 沖 ら
成を示すブロック図、第２図は複数ＩＯサポートＣＥの
従来例を示す図、第３図は本発明を適用したインターフ
ェイスの実施例を示す図、第４図はベクターテーブルの
説明図である。 １・・・ＣＰＵ、２・・・インターフェイス、３・・・
インターフェイスバス、４・・・工０．２０１・・・イ
ンターフェイスコマンド用ＦＩＦＯバッファ、２０２・
・・バケットバッファ、２０３・・・ベクターレジスタ
、２０４・・・インターフェイスコントロール回路、２
０５・・・■０コントロール回路、２０６・・・ベクタ
ーテーブル、２０７川ベクタ一選別ロジック、２０８・
・・■０接続端子、２０９・・・インターフェイスコマ
ンドレジスタ。 芽 Ｉ 目 茅２目 第３図 ＄４ 目 予 ｌ電 シ 沖 ら
Claims (1)
- １、中央処理装置との間で一定の形式を持ったデータブ
ロックを用いて、動作コマンド、リザルトステイタス、
入出力データ等の変換を行う入出力インターフェイスに
おいて、中央処理装置から入出力インターフェイスに起
動をかけるためのインターフェイスコマンドを受けつけ
るＦＩＦＯノ（ソファと、ＩＯの動作終了時その他イン
ターフェイスより中央処理装置へ割込をかける時にその
割込要因を知らせて割込処理プログラムへ直接ジャンプ
させる割込ベクターをセットするベクターレジスタと、
割込ベクターの組を記憶するパンツアメモリと、インタ
ーフェイスコマンド内のベクターブロック指定とインタ
ーフェイス内の割込発生要因により上記バッファメモリ
内のベクターから１つを選択して上記ベクターレジスタ
にセットするベクター選択機構を有し、ベクターブロッ
クの数だけ中央処理装置から多重アクセスできることを
特徴とするマルチアクセス入出力インターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221682A JPS58221425A (ja) | 1982-06-16 | 1982-06-16 | マルチアクセス入出力インタ−フエイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221682A JPS58221425A (ja) | 1982-06-16 | 1982-06-16 | マルチアクセス入出力インタ−フエイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58221425A true JPS58221425A (ja) | 1983-12-23 |
Family
ID=14321465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10221682A Pending JPS58221425A (ja) | 1982-06-16 | 1982-06-16 | マルチアクセス入出力インタ−フエイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375955A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | プログラムモ−ド・アクセス制御方式 |
-
1982
- 1982-06-16 JP JP10221682A patent/JPS58221425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375955A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | プログラムモ−ド・アクセス制御方式 |
| JPH056901B2 (ja) * | 1986-09-19 | 1993-01-27 | Fujitsu Ltd |
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