KR19990067846A

KR19990067846A - 버스 시스템 동작 방법 및 장치

Info

Publication number: KR19990067846A
Application number: KR1019990000519A
Authority: KR
Inventors: 토마조 바치갈루포; 미하엘 에르트만; 페터 롬
Original assignee: 피터 토마스; 지멘스 악티엔게젤샤프트
Priority date: 1998-01-12
Filing date: 1999-01-12
Publication date: 1999-08-25
Also published as: US6032178A; EP0929041B1; JPH11272608A; EP0929041A2; EP0929041A3

Abstract

본 발명은 적어도 하나의 마스터 유닛 및 적어도 하나의 슬레이브 유닛을 가지며, 데이터 전송 제어 및 버스 중재를 위한 버스 제어 유닛과 버스를 갖는 버스 시스템 동작 장치 및 방법에 관한 것이다. 데이터 전송은 요구 데이터 전송과 응답 데이터 전송으로 분할되며, 요구 데이터 전송과 응답 데이터 전송 사이의 시간에, 버스는 다른 마스터 유닛과 슬레이브 유닛의 데이터 전송을 위해 클리어된다. 응답 전송의 경우에, 마스터 유닛 및 슬레이브 유닛은 라운드 방식으로 변경된다.

Description

버스 시스템 동작 방법 및 장치 {METHOD AND ARRANGEMENT FOR OPERATING A BUS SYSTEM}

본 발명은 특허청구된 청구항 1의 방법 및 청구항 18의 장치에 관한 발명이다. 즉 본 발명은,

(1) 적어도 하나의 주 유닛,

(2) 적어도 하나의 부 유닛,

(3) 적어도 하나의 주소 버스, 적어도 하나의 데이터 버스 및 적어도 하나의 제어 라인을 갖는 주 유닛과 부 유닛 사이의 버스, 및

(4) 버스에 할당된 주 유닛과 주 유닛에 의해 주소지정된 부 유닛 사이에 적어도 하나의 데이터 전송을 제어하고 버스를 제어하는 적어도 하나의 버스 제어 유닛을 포함하며,

(5) 상기 데이터 전송은 제 1 구성 또는 제 2 구성으로 행해지는,

버스 시스템을 동작시키는 방법 및 장치에 관한 것이다.

마이크로처리기 특히 마이크로제어기를 위한 버스 시스템은 처리기 코어에 주변 유닛을 연결시키기 위해 제공되며, 이것의 예가 1990년 10월 Elektronik Report 10a에 개시되어 있다. 이 간행물에서 페이지 58ff 특히 페이지 59와 관련도면은 이러한 마이크로처리기의 기본구조를 설명한다. 설명된 마이크로처리기는 중앙처리유닛(코어 처리기) 및 여러 주변유닛(직렬 I/O, 타이머, DMA 제어기)을 포함한다. 모든 유닛은 내부 버스(모듈간 버스)에 의해 서로 연결된다. 또한, 내부 버스에 외부 연결가능한 버스를 연결하는 버스 제어 유닛(시스템 인터페이스)이 제공된다.

이 버스에 연결된 주변 유닛은 일반적으로 중앙 처리 유닛 또는 기타 버스 마스터인 액세싱 기능 유닛이 주소지정되어야 할 주변 유닛의 주소를 주소 버스에 적용하고 전송되어야 할 데이터를 데이터 버스에 적용하도록 액세싱된다. 데이터 전송은 그후 제어신호에 의해 다양한 방식으로 일어난다. 디멀티플렉싱된 모드에서 동작하는 버스 시스템에서, 주소 신호는 관련 주소 라인상에서 동시에 전송된다. 멀티플렉싱된 모드에서 동작하는 버스 시스템에서, 주소의 일부분은 데이터 버스에 적용될 수 있고 주변 유닛의 메모리에 임시로 저장된다. 주소의 나머지 부분은 그후 주소 버스의 주소라인에 전송된다.

만일 각각의 주소가 이용가능하다면, 연관된 주소유닛이 선택되고 기록 동작 또는 판독 동작이 일어나는 지의 여부에 좌우되어, 대응하는 데이터가 중앙 처리 유닛 또는 주소지정된 주변 유닛에 의해 데이터 버스에 적용된다. 실제 데이터 전송에서, 후속하는 주소는 유효 데이터 전송이 보장되도록 주소 버스상에서 항상 이용가능해야 한다.

그러나, RISC 처리기와 같은 초고속 중앙 처리 유닛이 사용된다면, 이러한 버스에 의한 전송율은 흔히 충분히 고속이지 못하다. 따라서 더욱 고속인 전송율이 요구된다.

DE 43 17 567 A1은 일반적인 버스 시스템 동작 방법 및 이 방법을 실행하기 위한 장치를 개시한다. 이 문헌에 개시된 버스 시스템은 버스 제어 유닛의 제어하에 버스를 통해 슬레이브 유닛과 통신하는 마스터 유닛을 갖는다. 다수의 마스터 유닛이 존재한다면, 버스 제어 유닛은 버스 중재 즉, 버스를 마스터 유닛의 하나에 할당하는 것과, 초과된 임의의 시간으로 데이터를 전송하는 지에 대한 검사를 제어한다. 그후 실제 데이터 전송이 각각의 액티브 마스터 유닛에서 실행되며 슬레이브 유닛이 그것에 의해 주소지정된다. 이 경우에, 다수의 제어 라인이 코드화된 형태로 데이터 길이, 데이터 또는 제어 영역에 대한 액세스, 대기 사이클, 타임-아웃등과 같은 버스 사이클의 특성을 전송하는 데 사용된다.

하나의 칩에 마이크로제어기 및 마이크로처리기를 집적하는 것(시스템-온-칩)이 점점 복잡하게 됨에 따라, 시스템의 여러 구성요소간의 통신은 전체 시스템의 성능에 대한 결정적인 기준이 되어가고 있다. 이러한 버스 시스템은 전형적으로 더욱 많은 주 유닛(마스터 유닛)과 부 유닛(슬레이브 유닛)을 링크시킨다. 여러 슬레이브 유닛을 갖춘 소위 멀티-마스터 유닛과 주변 유닛간의 버스를 통한 통신은 더욱 복잡해 진다. 이것은 버스 시스템에 링크된 유닛과 버스를 동작시키는 데 더욱 지능적이고 융통성있는 프로토콜이 필요함을 의미한다.

따라서, 본 발명은 버스 시스템에 연결된 유닛간에 더욱 융통성있는 데이터 전송을 가능케하는 버스 시스템을 동작시키는 방법 및 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 장치의 기본 블록도.

도 2는 본 발명에 따른 버스 시스템의 신호 라인상에서의 여러 신호의 시간 특성을 나타낸 도.

도 3은 본 발명에 따른 버스 시스템을 구현하는 유익한 대표적 실시예를 나타낸 도.

도 4는 본 발명에 따른 버스 시스템을 구현하는 다른 유익한 대표적 또다른 실시예를 나타낸 도

* 도면의 주요부분에 대한 부호의 간단한 설명

1; 주 유닛, 마스터 유닛 2; 부 유닛, 슬레이브 유닛

3; 버스 4: 버스 제어 유닛

5; 주소 버스 6; 데이터 버스

7; 클록 신호 라인 8; 리셋트 신호 라인

9; TAG 제어 라인 10; 동작 코드 제어 라인

11; 중단 제어 라인 12; SVM 제어 라인

13; 승인 제어 라인 14; 준비 제어 라인

15; 분할안됨 제어 라인 16,17; 기록/판독 라인

18; 타임 아웃 제어 라인 19; 요구 제어 라인

20; 승낙 제어 라인 21; 랫치 제어 라인

22; 슬레이브-선택 제어 라인 23; 중재 유닛

24; 주소 디코더 25; 타임-아웃 제어기

26; 리셋트 제어기 27; 파워 관리 수단

28; 논리회로 29; 버퍼 메모리 디바이스

100; 반도체 성분 101; 외부 버스

110...116; 마스터 유닛 120; 슬레이브 유닛

130; 버스 140; 버스 제어 유닛

200; 집적회로 201; 외부 메모리

202...205; 외부 메모리 210...212; 마스터 유닛

220; 슬레이브 유닛 230; 버스

240; 버스 제어 유닛 250; 주소 버스

260; 데이터 버스

본 발명은 상기와 같은 목적을 청구항 1 및 19에서 특허청구된 특징부에 의해 달성한다. 따라서, 다음과 같은 구성이 제공된다.

제 1 구성에서, 데이터 전송은 요구 데이터 전송과 응답 데이터 전송으로 분할되며, 요구 데이터 전송과 응답 데이터 전송 사이의 시간에서 버스는 다른 주 유닛과 부 유닛의 데이터 전송을 위해 클리어되며, 제 2 구성에서, 버스는 요구 데이터 전송과 응답 데이터 전송 사이에서 클리어되지 않으며,

버스 시스템에 링크된 적어도 하나의 유닛은 제 1 구성 또는 제 2 구성으로데이터 전송을 요구, 거절 및 선택하는 논리회로를 가진다.

본 발명의 세부구성 및 개발은 다른 종속항에서 정의되어 있다.

본 발명은 첨부 도면에 나타낸 대표적 실시예를 이용하여 더욱 상세히 설명된다.

도 1은 본 발명에 따른 버스 시스템의 기본 블럭도를 나타낸다. 이 버스 시스템은 주 유닛(1)과 부 유닛(2)을 가진다. 다음 단락에서, 주 유닛(1)은 마스터 유닛으로 부 유닛(2)은 슬레이브 유닛으로 칭한다. 이 경우에 마스터 유닛(1)은 RISC 처리기와 같은 중앙 처리 유닛으로 표현된다. 예로서, 슬레이브 유닛은 임의의 주변 유닛, 메모리 유닛 유형등으로 형성될 수 있다. 이 경우에, 주변 유닛은 마스터 주변 유닛 및 슬레이브 주변 유닛 모두로 설계될 수 있다. 따라서 슬레이브 유닛(2)은 중앙처리 유닛 또는 코프로세서에 의해 형성됨이 인식될 수 있다.

도 1에 나타낸 바와 같이, 다수의 마스터 유닛 및 다수의 슬레이브 유닛은 버스 시스템에 링크될 수 있다. 다수의 마스터 유닛이 개별 버스(3)에 링크된 시스템은 멀티-마스터 버스 시스템으로 칭해진다. 마스터 유닛 및 슬레이브 유닛의 갯수는 시스템에 좌우되며 더 이상 정의되지 않는다.

마스터 유닛(1)과 슬레이브 유닛(2)은 버스(3)에 의해 서로 연결된다. 버스(3)는 다수의 주소 라인, 데이터 라인 및 제어라인을 포함한다. 또한, 버스(3)의 중재 및 제어를 수행하는 버스 제어 유닛(4)이 마스터 유닛(1)과 슬레이브 유닛(2) 사이에 제공된다.

6은 데이터 버스를 나타내며 5는 주소버스를 나타낸다. 데이터 버스(6)는 마스터 유닛(1)과 슬레이브 유닛(2) 사이에서 양방향으로 동작한다. 반면에, 주소 버스(5)는 마스터 유닛(1)과 슬레이브 유닛(2) 및 제어유닛(4) 사이에서 단방향으로 동작한다. 또한, 버스(3)는 데이터 전송을 제어하는 데 사용되는 다수의 제어라인(9...22)을 가진다. 더우기, 버스 시스템은 클록 라인(7)과 적어도 하나의 리셋트 라인(8)을 가진다. 버스 시스템의 버스 라인과 이것에 전송된 신호에 대한 더욱 상세한 설명은 다음과 같다.

시스템 신호:

클록 라인(7):

클록신호(CLK 신호); 클록라인(7)에 의해, 버스 클록이 버스 시스템에 링크된 각각의 유닛에 입력된다. 버스 클록은 버스(3)를 통한 신호 시퀀스의 타이밍을 위한 기준으로서 사용될 수 있다. 이것은, 버스 제어 유닛(4)에 의해 버스(3)가 임의의 한 시간에 하나의 클록 주기에서 단 하나의 마스터 유닛(1)에 할당됨을 의미한다.

리셋트 라인(8):

리셋트 신호(RES 신호); 발생된 리셋트 신호는 버스 시스템에 링크된 유닛을 리셋트시키는 데 사용된다. 시작 페이즈에서, 리셋트 신호는 비동기적일 수 잇고, 정상 동작에선 클록신호(1)로 동기적으로 액티베이팅된다. 그러나 리셋트 신호는 항상 클록과 동기적으로 디액티베이팅된다.

버스 제어 유닛(3)의 신호:

제어 라인(19):

버스 요구 신호(REQ 신호); 마스터 유닛(1)은 슬레이브 유닛(2)과의 데이터 전송을 위해 버스 사이클의 시작시에 버스(3)에 대한 요구를 위치시키기 위해 버스 요구 신호를 사용한다. 만일 다수의 마스터 유닛(1)이 버스 시스템에 연결되다면, 각각의 마스터 유닛(1)은 버스 제어 유닛(4)으로의 개별 라인을 가진다.

제어 라인(20):

버스 승낙 신호(GNT 신호); 버스 제어 유닛(4) 내부의 중재유닛(23)은 마스터 유닛(1)에게 마스터 유닛(1)이 버스(3)를 액세스하는 권한을 부여받았을 때와 데이터 전송을 시작한 때를 통지하기 위해 상기 버스 승낙 신호를 사용한다.

제어 라인(21):

잠금신호; 마스터 유닛(1)은 데이터 전송이 하나 이상의 다른 마스터 유닛에 의해 인터럽트되지 않고 연속적인 버스 사이클을 실행하기 위해 상기 잠금 신호를 사용할 수 있다.

제어 라인(22):

슬레이브 선택 신호(SEL 신호); 슬레이브 선택 신호는 슬레이브 유닛(2)을 선택하기 위해 사용된다. 이를 위해, 버스(3)를 통해 슬레이브 유닛(2)으로서 주소지정될 수 있는 각각의 유닛은 데이터 전송 동안 각각의 슬레이브 유닛(2)을 선택하기 위해 슬레이브 선택 신호가 입력될 수 있는 신호 입력을 가진다.

주소 및 데이터 신호:

주소 버스(5):

주소 신호(A 신호); 마스터 유닛(1)에 의해 구동된 주소버스(5)상의 주소신호는 데이터 전송시 포함된다. 이들 주소신호는 그후 버스 제어 유닛(3)의 주소 디코더(24)에 입력된다. 이 주소 신호를 기초로 하여, 슬레이브 선택 신호가 대응하는 주소지정된 슬레이브 유닛(2)을 선택하기 위해 산출된다. 이 경우에, 슬레이브 선택 신호를 발생하기 위해 모든 주소라인이 이용될 필요는 없지만, 전형적으로 상위 주소 라인의 필요한 갯수만이 필요하다.

또한, 일부 주소가 몇몇 주소라인(5)을 통해 대응하는 슬레이브 유닛(2)으로 직접 입력될 수 있다. 주소버스(5)의 주소길이는 이 경우에 8, 16 또는 32 비트일 수 있다. 간명을 위해, 아래에서 주소버스(5)는 32 비트의 주소길이를 가진는 것으로 가정된다. 이 주소는 주소 디코더(24)에 입력되지만 내부 주소지정을 위해 필요한 비트의 수(2 내지 n)는 슬레이브 유닛(2)으로 직접 입력된다.

데이터 버스(6):

데이터 신호(D 신호); 데이터 버스(6)상의 데이터 신호는 마스터 유닛(1) 또는 슬레이브 유닛(2)에 의해 양방향으로 구동된다. 데이터 방향은 버스 사이클 동안 마스터 유닛(1)이 데이터 버스(6)에 데이터를 기록하거나(기록 모드) 또는 데이터 버스(6)로 부터 데이터를 판독하는 지의 여부에 좌우된다. 데이터 버스에서 데이터 라인(6)의 수 또는 데이터 버스 길이는 시스템 구현에 좌우되어 8, 16, 32 또는 64 일 수 있다. 아래에서 데이터 버스(6)는 32 비트인 데이터 길이를 갖는 것으로 가정한다.

제어 신호:

제어 라인(9)(ID 버스):

TAG 신호; 데이터 전송을 실행하기 위해, 마스터 유닛(1)은 소위 식별신호(TAG 신호)를 주소지정된 슬레이브 유닛(2)에 보낸다. 이 식별신호는 응답을 위해 올바른 버스 사용자를 주소지정하기 위해 사용된다. 이것은 각각의 마스터 유닛(1)이 각각의 경우에 동시에 최대 단 한의 데이터 전송에 포함됨을 보장한다. ID 버스의 버스 길이는 버스 시스템에 링크된 마스터 유닛(1)의 최대 수를 제한한다. 현재의 경우에, 버스는 4-비트 ID 버스이다.이것은 최대 16 개 마스터 유닛(1)이 버스 시스템에 링크될 수 있음을 의미한다.

제어 라인(10)(동작 코드 버스):

동작 코드 신호(OPC 신호); 마스터 유닛(1)은 코드화된 형태로 버스 사이클의 추가 특성을 전송하기 위해 동작 코드 신호를 사용한다. 이러한 특성은 예를들어, 전송된 데이터 유닛의 사이즈(8/16/32/64 비트), 대기 상태, 요구 데이터 전송과 응답 데이터 전송으로 분할된 데이터 전송(분할 블록), 요구 데이터 전송과 응답 데이터 전송간의 인터럽션 주기, 승인 신호등일 수 있다. 동작 코드 버스(10)의 제어라인은 데이터 전송에 포함된 각각의 마스터에 의해 구동된다. 분할 데이터 전송의 경우에, 이것은 주소지정된 슬레이브 유닛(2)도 동작 코드 버스(10)를 구동할 수 있고, 슬레이브 유닛(2)은 여기서 마스터로서 기능한다.

10으로 표시된 동작 코드 버스는 코드화된 동작 코드 신호의 수에 좌우되어 예로서 4개 개별 라인(4 비트)인 개별 신호 라인의 수를 포함한다.

제어 라인(11):

중단신호; 이 중단신호는 다시 취소시키는 데 사용될 수 있거나 이미 시작된 데이터 전송을 중단시키는 데 사용될 수 있다.

제어 라인(12):

관리자 신호(SVM 신호); 이 관리자 신호는 데이터 전송에 포함된 마스터 유닛(1)이 소위 관리자 모드 또는 사용자 모드에서 동작되는 지를 구별한다. 관리자 모드 및 사용자 모드는 두 개의 상이한 액세스 레벨이고: 관리자 모드 액세스를 갖는 레지스터 및 주소는 사용자 모드로 기록되거나 사용자 모드로부터 판독될 수 없다. 이 경우에, 에러 메시지는 방출되어야 한다. 사용자 모드 액세스를 갖는 레지스터 및 주소는 어려움 없이 관리자 모드로 기록되거나 관리자 모드로부터 판독될 수 없다. 관리자 모드는 따라서 사용자 모드 보다 상위인 모드이다. 따라서, 현재 버스 마스터는 현재 동작하는 이들 모드를 지시하기 위해 svm 신호를 사용한다.

제어 라인(13)(ACK 버스):

승인 코드 신호(ACK 신호); 이 승인 신호는 데이터 전송에 포함된 슬레이브 유닛(2)에 의해 발생된다. 이 슬레이브 유닛(2)은 예로서 유효 데이터가 이용가능한 지, 데이터가 처리되었는 지, 대기 사이클이 삽입되었는 지, 에러 상태가 현재 버스 사이클에서 발생되었는 지 등의 여부를 지시하기 위해 상기 승인 신호를 사용한다. 제어라인(13)상의 승인신호는 전형적으로 코드화된 형태로 전송된다. 현재의 경우에, ACK 버스(13)는 2 비트 길이이다.

제어 라인(14):

준비 신호(RDY 신호); 제어라인(14)상의 승인신호는 데이터 전송에 포함된 슬레이브 유닛(2)에 의해 구동되며 대응하는 데이터 전송의 끝을 식별한다. 만일 데이터 전송이 대기상태를 이용하여 발생한다면, 즉 분할블록을 사용하지 않는다면 제어라인(14)도 디액티베이팅될 수 있다.

제어 라인(15):

분할-없음 신호; 마스터 유닛(1)에 의해 구동되는 이 신호는 대기상태에 의한 데이터 전을 강화시키는 데 사용될 수 있다. 즉, 데이터 전송은 분할 블록에서 일어나지 않는다.

제어 라인(16,17):

기록/판독 신호(WR/RD 신호); 버스 사이클의 시작에서, 마스터 유닛(1)은 이 버스 사이클에서 이 버스 슬레이브 유닛으로 또는 이 슬레이브 유닛으로부터 데이터가 전송되는 지의 여부를 슬레이브 선택 신호(22)를 통해 주소지정된 슬레이브 유닛(2)에 지시하기 위해 판독신호 또는 기록신호를 사용한다. 기록/판독 라인(16,17)은 데이터 전송에 포함된 마스터 유닛(1)에 의해 구동된다.

특히, 유익한 실시예에서, 이 경우엔 특정 판독/변경/기록 모드도 제공될 수 있다. 슬레이브 유닛(2)에는 판독/기록 제어라인(16,17)을 통한 상기 특정 데이터 전송의 수행이 통지된다. 따라서 변경되지 않은 비트를 보호할 수 있다. 예로서, 단 하나의 비트가 변경되었다면, 이 비트만이 다시 기록되고, 이에따라 다른 비트에서의 평균시간에서 발생된 변경은 손실되지 않는다.

제어라인(18):

타임-아웃 신호(TOUT 신호); 버스 제어 유닛(4)은 마스터 유닛(1)과 슬레이브 유닛(2) 사이에서 이미 시작된 데이터 전송을 중단시키기 위해 이 타임-아웃 신호, 예로서 시스템에 대해 수용될 수 없는 긴 시간 동안 액세스됨으로 인해, 을 사용한다. 만일 타임-아웃 신호가 액티브로 설정되면, 데이터 전송에 포함된 마스터 유닛(1)과 슬레이브 유닛(2)은 디액티베이팅되거나 액티제이팅된 신호 라인을 스위칭 오프시킨다. 스위칭 오프가 발생한 때를 결정하는 버스 점유 시간 즉, 클록 사이클의 수는 버스 제어 유닛(4)에서 고정되도록 또는 가변이도록 한정될 수 있다.

버스 시스템의 엘리먼트 및 그들의 기능은 아래에서 더욱 상세히 설명된다.

본 실시예에서, 다수의 마스터 유닛(1) 및 슬레이브 유닛(2)은 버스 시스템에 링크된다. 따라서 마스터 유닛(1)은 마스터 인터페이스를 가지며 슬레이브 유닛(2)은 버스(3)에 대한 버스 인터페이스를 가진다. 그러나, 마스터 유닛(1)을 위해 슬레이브 유닛(2)으로서 기능할 수 있고 슬레이브 유닛(2)을 위해 마스터 유닛(1)으로서 기능할 수 있다. 이러한 유닛은 마스터/슬레이브 유닛으로 칭해지며 버스(3)에 대한 마스터/슬레이브 인터페이스를 가진다. 이것은 단지 약간 더 많은 구현 노력을 필요로 하지만 이 마스터 유닛(1)의 기능성 및 유용성을 상당히 증대시키기 때문에 마스터 유닛(1) 대신에 마스터/슬레이브 유닛을 사용하는 것이 특히 유익하다.

마스터 유닛(1)과 슬레이브 유닛(2)은 주소버스(5)에 의해 그리고 제어라인(10,16,17,21)상의 제어신호(마스터로부터 슬레이브로)에 의해 그리고 제어라인(13)상의 제어신호(슬레이브로부터 마스터로)에 의해 서로 통신한다.

최대 주소 버스 길이는 전형적으로 시스템 메모리에 좌우된다. 마스터 유닛(1)은 이 경우에 주소버스(5)의 모든 주소라인에 연결된다. 반면에, 슬레이브 유닛(2)은 각각의 경우에 주소신호의 내부 디코딩을 위해 필요한 주소버스의 주소라인에만 연결되어질 것이 필요하다. 본 예에서, 슬레이브 유닛(2)은 각각의 주소신호 디코딩을 위해 단지 4 비트 예로서 4 주소라인만을 필요로 한다.

데이터 버스의 최대 데이터 길이는 데이터 전송 동안 데이터 버스(6)에 의해 전송되어야 할 최대 데이터 유형의 최대 사이즈에 의해 결정된다. 전형적인 데이터 유형은 예로서 1 바이트(8비트), 1 하프워드(16 비트), 1 워드(32 비트), 1 더블워드(64 비트) 이 있다. 이 경우, 최대 데이터 길이는 중앙처리유닛의 데이터 사이즈에 의해 결정된다. 또한 예를들어 이들 슬레이브 유닛(2)을 위해 데이터 버스(6)의 데이터 라인의 수를 감소시키기 위해, 특히 작은 데이터 셋트를 전송하는 것도 가능하다. 그러나, 데이터 라인의 감소는 주소지정된 슬레이브 유닛(2)의 주소에서 설명되어져야 한다.

데이터 버스(6)상에서의 데이터 전송은 항상 마스터 유닛(1)과 슬레이브 유닛(2) 사이에서 발생한다. 버스 제어 유닛(4)에 의해 버스(3)가 할당된 후, 마스터 유닛(1)은 주소버스(5)상에서 전송된 주소에 의한 데이터 전송에 필요한 슬레이브 유닛(32)을 선택한다. 이 주소는 버스 제어 유닛(4)에서의 주소 디코더(24)에 의해 중앙집중적으로 또는 슬레이브 유닛(2)에서의 특정 주소 디코더에서 국부적으로 디코딩될 수 있다. 이를 위해, 슬레이브 유닛(2)으로서 주소지정될 수 있는 각각의 유닛 즉, 이것은 마스터 유닛(1)일 수 있고(소위 예로서 마스터/슬레이브 유닛), 은 제어라인(22)을 위한 선택신호를 입력시키기 위한 입력을 제공하여야 한다.

버스(3)는 주소가 디멀티플렉싱된 주소버스(5)상에서 전송되거나 멀티플렉싱된 주소버스(5) 또는 데이터 버스(6)상에서 전송될 수 있는 방식으로 동작될 수 있다. 멀티플렉싱된 모드 및/또는 디멀티플렉싱된 모드에서의 주소의 전송은 통상적으로 버스 제어 유닛(4) 또는 대응하는 마스터 유닛(1)에 의해 선택된다. 본 바람직한 실시예에서, 버스(3)는 디멀티플렉싱된 모드에서 동작한다.

버스 제어 유닛(4)은 통상적으로 내부 중재 디바이스(23) 및 주소 디코더(24)를 포함한다. 이것은 주 마스터 유닛(1) 또는 슬레이브 유닛(2) 중의 하나에 배열되어져야 할 중재유닛(23) 및/또는 주소 디코더(24)에 대해 인식될 수 있다.

버스 제어 유닛(4)에는 주소버스(5)로부터의 신호, 제어라인(13,14,18)으로부터의 제어신호, 클록라인(7)으로부터의 클록신호 및 리셋트 라인(8)으로부터의 리셋트 신호가 공급된다. 중재 유닛(23)은 버스(3)의 할당을 제어하기 위해 제어 라인(19,20)을 사용한다. 이를위해, 버스 제어 유닛(4) 및 중재 유닛(23)은 각각의 경우에 제어라인(19,20)으로부터의 한 쌍의 신호에 의해 마스터 유닛(1)의 각각에 연결된다.

또한, 중재 유닛(23)은 우선순위화 논리를 가진다. 이것은 매우 중요하며, 특히 멀티-마스터 시스템에서 그렇다. 중재 유닛(23)에서 우선순위화 논리는 버스(3)를 어떤 마스터 유닛(1)이 액세스할 수 있고 이 유닛이 어느 우선순위를 갖는 지를 결정한다.

또한, 버스 제어 유닛(4)은 타임-아웃 제어기(25) 및 리셋트 제어기(26)를 가질 수 있다.

타임-아웃 제어기(25)는 제어라인(14)으로 부터의 준비신호에 의해 액티베이팅된다. 공지된 방식으로, 데이터 전송에 포함된 유닛의 버스 동작은 소위 타임-아웃 매커니즘에 의해 중단될 수 있다.

리셋트 제어기(26)는 버스(3)의 모든 주소 데이터 및 제어라인(5,6,9...22)을 소정 값으로 설정하는 데 사용될 수 있다. 또한 리셋트 제어기(26)는 마스터 유닛(1)중의 하나 또는 슬레이브 유닛(2)중의 하나에 배열되어 질 수도 있다.

또한, 버스 시스템은 파워 관리(27)를 위한 수단을 포함할 수 있다. 파워 관리(27)를 위한 수단은 배터리 또는 어큐물레이터와 같은 로컬 전압 서플라이에 의존하는 시스템에서 특히 중요하다. 파워 관리(28)를 위한 수단은 다수의 동작모드를 가질 수 있다. 가장 간단한 동작모드는 슬립 모드이다. 슬립 모드에서, 버스(3)의 신호라인은 단순히 스위칭 오프된다. 본 예에서, 이것은 버스 제어 유닛(4)에 의해 수행된다. 추가 선택은 슬로우-다운 모드이다. 슬로우-다운 모드에서, 버스 시스템에 연결된 모든 유닛의 전력 소비는 감소되어 버스 라인의 원치않는 충전 및/또는 방전이 감소된다. 특히, 버스 신호 변경 상태에서의 주파수는 슬로우-다운 모드로 감소된다. 이것은 전류 소비가 감소되게 한다. 그러나, 전압은 변경되지 않는다. 따라서 전력소비는 두 모드에서 상당히 감소돤다.

더우기, 버스 시스템은 디폴트 마스터를 포함한다. 이 경우에, 디폴트 마스터는 대응하는 "더미 전송"이 버스(3)상에서 일어나는 것을 보장한다. 무엇보다, 이것은 전류소비를 감소시키는 역할을 한다.

만일 데이터 전송이 나중에 일어날 것으로 의도된다면, 디폴트 마스터의 제공은 제어라인(19)을 통한 요구신호없이 데이터 전송을 실행할 수 있다는 장점을 가진다. 이러한 방식으로, 완전한 클록 사이클이 보존될 수 있다. 통상적으로, 중앙처리유닛(CPU)이 디폴트 마스터로서 선택된다. 그러나 데이터 전송에서 맨 나중에 포함된 마스터 유닛(1)이 각각의 경우에 디폴트 마스터로서 버스(3)에 대한 액세스 권한을 유지시키는 것이 인식된다.

발명성있게, 신규한 것으로 나타난 버스 시스템은 두 개의 기본적인 상이한 동작모드에 의해 동작될 수 있다. 제 1 모드에서, 데이터 전송은 분할 블록에서 일어나고(분할 전송), 제 2 모드에서 데이터 전송은 종래기술에서 설명된 바와 같이 분할블록에서 일어나지 않는다(비분할 전송).

분할전송에서, 데이터 전송은 두 개의 분할블록인 요구 전송 및 응답 전송으로 분할된다. 요구전송에서, 목적지 주소, 데이터 양 및 마스터 식별(마스터 ID)는 마스터 유닛91)으로부터 주소지정된 슬레이브 유닛(2)으로 전달된다. 이 요구전송은 전형적으로 단 하나의 클록 사이클 동안 지속한다. 요구 전송 및 응답 전송은 적어도 하나의 버스 사이클에 의해 분리된다.

이 중간 주기에서, 주소지정된 슬레이브 유닛(2)은 내부적으로 요구된 데이터를 수집하며 응답 요구를 위해 이것을 준비한다. 이 요구 전송과 응답 전송 사이의 중간 주기에서, 버스는 버스 시스템에 링크된 다른 유닛에 이용가능하다. 이것은 적어도 하나의 데이터 전송이 이 중간 주기에서 일어날 수 있음을 의미한다.

응답 전송중에, 주소지정된 슬레이브 유닛(2)은 버스(3)의 제어를 취하며 마스터로서 기능한다. 마스터로서, 슬레이브 유닛(2)은 TAG 신호에 의해 식별되는 전송을 요구한 마스터 유닛(1)에 요구된 데이터를 보낸다. 그러므로, 이 마스터 유닛(1)은 슬레이브로서 기능한다. 이 경우에 TAG 신호는 버스(3)가 도중에 클리어되고 다른 마스터 유닛(1)이 버스를 액세스할 수 있기 때문에 수신 유닛이 자체적으로 의도되는 바와 같은 버스(3)상에서 응답 전송을 인식할 수 있는 실제적인 타스크를 갖는다.

분할 전송은 따라서 버스 시스템에 링크된 다른 유닛을 위한 요구 전송 및 대응하는 응답 전송 사이의 중간 주기에서 클리어되는 버스(3) 및 상기와 같은 마스터 및 슬레이브의 변경에 의해 식별될 수 있다.

마스터로서 기능하는 슬레이브 유닛(2)의 응답 전송은 임의의 시간에 인터럽트될 수 있고 나중 순간에 다시 계속될 수 있다. 예로서, 데이터 전송이 인터럽트된 순간에, 다른 마스터 유닛(1)과 슬레이브 유닛(2)으로 부터의 데이터 전송이 일어날 수 있다. 인터럽션 후 데이터 전송이 또다시 완전히 지속하기 위해, 마스터 유닛(1) 및 대응하는 슬레이브 유닛(2)은 상기와 같이 인터럽션을 인식할 수 있어야 한다. 더우기, 유닛(1,2)은 이미 보내진 데이터와 보내지지 않은 데이터를 인식할 수 있어야 하며, 따라서 인터럽션 후, 데이터 전송은 보내진 최종 데이터 블록의 끝에서 즉시 계속된다. 데이터 전송의 끝은 OPC 버스(10)상에서 특정 코드에 의해 식별된다. 데이터 전송이 인터럽트되지 않는다면, 이것은 임의의 시간에서의 잠금신호에 의해 잠금된다.

대응하는 슬레이브 유닛(2)이 병렬로 데이터를 수집하기 때문에, 다수의 분할 데이터 전송이 동시에 개방되어야 함이 인식할 수 있다. 또한 개별 슬레이브 유닛(2)이 다수의 분할 전송을 개방할 수 있음이 인식될 수 있다. 개별 분할 전송을 처리하기 위한 우선순위는 시스템 필요조건 및 기준 갯수에 좌우된다. 본 실시예에서, 각각의 슬레이브 유닛(2)은 단 하나의 분할 전송 개방만을 가질 수 있다. 개방 분할 전송 처리를 중단시키는 방법 또는 새로운 조건으로 시잣시키는 방법도 이용될 수 있다.

데이터 전송이 일어날 수 없거나 계속되지 않는 다른 이유는 주소지정된 슬레이브 유닛(2)이 잠금되거나 대응 레지스터가 소망하는 속도로 데이터를 공급할 수 없다는 것이다. 통상적으로 반드시 그렇지는 않지만, 각각의 경우에 하나의 마스터 유닛 및 각각의 경우에 하나의 프로세스 유닛(2)이 단 하나의 분할 데이터 전송을 처리한다.

비분할 데이터 전송에서, 데이터 전송은 정의된 길이의 블록으로 또는 개별 전송으로 수행될 수 있다. 두 경우 모드에, 대기 상태의 동작 갯수는 지지된다. 새로운 버스 시스템은 바람직하게 보충으로서 상이한 동작모드로 동작된다. 버스 시스템의 상이한 동작 방법은 이 경우에 자신 스스로 또는 교대로 필요조건에 좌우되어 버스 시스템을 동작시킨다. 이것은 새로운 버스 시스템이 가능한한 융통성이 있음을 의미한다.

분할 전송 및 비분할 전송을 이용하는 본 발명에 따른 데이터 전송은 아래에서 신호 타이밍도의 사용과 함께 더욱 상세히 설명된다. 도 2는 분할 전송을 이용하는 데이터 전송을 위한 다양한 신호의 신호 특성을 나타낸다.

도 2는 슬레이브 유닛(2)으로 부터 마스터 유닛(1)으로의 4 개의 코헤시브 데이터 유닛(32 비트)의 전송을 도시한다. 클록 신호 라인(7)상의 클록신호(CLK)는 버스(3)상에서의 타이밍을 위한 기준으로서 사용된다. 버스(3)는 버스(3)상에서의 데이터 전송 전후에 스탠바이 상태 즉, 제 1 클록 사이클 및 제 9 클록 사이클에 있다.

제 2 클록 사이클에서, 버스 제어 유닛(4)은 버스(3)를 마스터 유닛(1)에 할당한다. 마스터 유닛(1)은 제어라인(9,10,16,17,21) 및 주소버스(5)상에서 다양한 제어 신호를 구동시키고 데이터 전송을 시작한다. 제 2 클록 사이클 동안, 주소 버스(5)상에서의 주소 정보는 슬레이브 유닛(2)에서 중앙집중적으로 또는 버스 제어 유닛(4) 또는 그 주소 디코더(24)에서 국부적으로 디코딩된다. OPC 신호(SBTR4= 분할-블록 전송 요구(4 전송))은 4 블록에서 분할 전송에 대한 요구를 제어라인(10)을 통해 슬레이브 유닛(Addr 1)에 보내는 데 사용된다. 마스터 유닛(1)은 TAG 신호(ID)에 의해 식별된다. 그후, 버스(3)는 제 3 클록을 위해 클리어 된다.

제 3 클록 사이클에서, 주소 지정된 슬레이브 유닛(2)은 제어라인(13)상의 ACK 신호(SPT = 분할 전송)에 의해 분할 데이터 전송을 위해 마스터 유닛(1)의 요구를 승인한다.

제 4 클록 사이클에서, 분할 전송 요구를 한 슬레이브 유닛(2)은 이제 마스터 유닛으로서 기능한다. 이것은 이 슬레이브 유닛(2)이 이용가능한 데이터 셋트를 이미 요구했다고 미리 가정할 필요는 없다. 제 4 클록 사이클의 시작에서, 슬레이브 유닛(2)은 주소버스(5) 및 대응하는 제어라인(10,11,12,16)상의 신호를 구동하기 시작한다. 파이프라인 구조에 따라, 데이터는 한 사이클 편이되어 구동된다. 따라서 다수의 연속적인 기록 프로시저가 있다. 슬레이브 유닛(2)은 그후 데이터 응답이 현재 보내지고 있는 대응하는 식별된 마스터 유닛(1)에 지시하는, OPC 신호(SBR = 분할-블록 응답)에 의해 응답 전송을 시작한다. 이 경우에 마스터 유닛(1)은 TAG 신호(ID)에 의해 식별된다. 동시에, 제어라인(16)은 기록신호에 의해 액티브로 설정된다.

나중 순간 예로서 고 우선순위를 갖춘 다른 데이터 전송이 먼저 처리되어야 할 때, 발생할 보내는 슬레이브 유닛(2)의 응답 전송도 가능하다.

제 5 및 제 6 클록 사이클에서, 제 1의 두 데이터 블록(데이터 1, 데이터 2)은 데이터 라인(6)을 통해 보내진다. 이 경우에, 보내는 슬레이브 유닛(2)은 아직까지 이용가능한 보내져야 할 전체 데이터 셋트를 가질 필요가 없다. 이 순간에, 단지 제 1의 두 개의 데이터 블록이 슬레이브 유닛의 우츨 레지스터에 있어야 한다. 수신 마스터 유닛(1)은 신호전송된 데이터 또는 에러 상태가 올바르게 수신되었음을 승인하기 위해 ACK 신호(NSC = 특정 조건 없음)를 사용한다.

제 7 클록 사이클에서, 제 3 데이터 블록이 보내진다. 동시에, 슬레이브 유닛(2)은 이전 마스터 유닛(1)으로의 응답 전송을 종료시키기 위해 OPC 신호(SBRE = 분할-블록 응답 종료)를 사용한다. 이 신호는 응답 전송의 최종 전송을 나타낸다. 후속 버스 사이클에서의 데이터는 보내져야 할 최종 데이터이다.

제 8 클록 사이클에서, 제 4 및 최종 데이터 블록(데이터 4)이 전송되고 버스(3)는 제 9 클록 사이클에서 다시 클리어된다.

파이프라이닝 시스템은 도 2에서 특히 잘 알 수 있다. 제 4 클록 사이클에서, 제어라인(9,10,16,17)상의 신호 및 주소는 배출된다. 이 사이클을 위한 데이터 전송은 한 클록 사이클 후에 발생한다.

도 2에서 마스터 유닛(1)은 분할 전송으로 데이터 전송을 요구한다. 그러나, 주소지정된 슬레이브 유닛(2)이 분할 전송을 위해 데이터 전송을 거절하며 다수의 개별 데이터 전송을 포함하는 데이터 전송으로 변경하는 것을 인식할 수 있다. 이것은 대응하는 ACK 코드를 이용하여 수행된다.

마스터 유닛(1)이 비분할 전송을 이용하여 데이터 전송을 요구할 때 추가의 가능성이 생기지만 주소지정된 슬레이브 유닛(2)은 이 비분할 전송을 거절하며 분할 전송을 위한 데이터 전송을 지정한다.

마지막으로, 마스터 유닛(1)이 제어라인(15)상의 특정 제어 비트(비분할 신호)에 의해 비분할 전송을 이용하여 데이터 전송을 강화시킬 수 있다. 또한, 슬레이브 유닛(2)은 다른 우선순위를 기초로 한 이들 전송을 거절하는 선택 권한을 갖는다.

이러한 필요조건을 충족시키기 위해, 본 발명에 따른 마스터 유닛(1) 및 슬레이브 유닛(2)은 논리회로(28)를 가져야 한다. 이 논리회로(28)는 분할 전송 또는 비분할 전송을 이용한 데이터 전송을 요구, 거절 및 선택할 수 있다. 또한, 이 논리회로(28)는 데이터 전송을 위한 타이밍 수단을 포함한다.

본 예에서, 부 유닛(2)은 버퍼 메모리 디바이스(29)를 가진다. 이 경우에, 버퍼 사이즈는 데이터 응답 전송을 최적 속도로 처리할 수 있기에 충분하도록 선택되어야만 한다.

버퍼 메모리 디바이스(29)는 데이터 전송 동안 데이터 전송이 중잔 신호에 의해 중단될 때 필요하다. 중단에 뒤이어, 이전 데이터는 다시 이용할 수 있어야 한다.

도 3은 본 발명에 따른 버스 시스템의 유익한 구현예를 도시한다.

본 발명에 따른 버스 시스템은 이 경우에 반도체 구성성분(100)상에서 소위 시스템-온-칩으로 구현된다. 도 3에서, 130은 버스를 나타낸다. 전체 7개 마스터 유닛(110...116) 및 슬레이브 유닛(120)은 버스(130)에 연결된다. 이 경우에 슬레이브 유닛(120)은 주변 유닛이다. 본 예에서, 마스터 유닛(110...116)은 마스터/슬레이브 유닛으로서 설계되고 각각의 경우에 마스터/슬레이브 인터페이스(M/F I/F)를 가진다.

본 예에서, 제 1 마스터 유닛(110)은 메모리 유닛이다. 마스터 유닛(111)은 예로서 중앙처리유닛(CPU) 또는 RISC 처리기와 같은 처리기 유닛이다. 마스터 유닛(112)은 또다른 처리기 유닛이고, 예로서 이 처리기 유닛은 코프로세서에 의해 형성될 수 있다. 이 경우에 마스터 유닛(114)은 DMA(직접 메모리 액세스) 유닛이다. 마스터 유닛(115)은 외부 버스(101)에 연결된 버스 브리지 유닛이다. 마스터 유닛(116)은 외부 버스 제어 유닛을 나타낸다. 따라서 외부 버스 제어 유닛(116)은 따라서 인터페이스 버스(130) 및 외부 연결된 버스(도시되지 않음) 사이의 인터페이스를 형성한다. 버스(130)를 통한 데이터 전송의 제어 및 버스(130)에 연결된 유닛(110...116, 120)의 제어 및 중재는 버스 제어 유닛(140)에 의해 수행된다.

도 4는 본 발명에 따른 버스 시스템의 구현에 대한 추가의 유익한 실시예를 나타낸다.

200은 여기서 집적회로를 나타낸다. 집적회로(200)는 버스(230)를 포한한다. 버스(230)는 주소버스(250) 및 데이터 버스(230)를 포함한다. 버스(230)의 나머지 제어라인은 단지 개략적으로 도시되었으며 더 이상 숫자로 표시되지 않았다. 도 4의 예에서, 3개의 마스터 유닛(210...212) 및 슬레이브 유닛(220)은 버스(230)에 연결된다. 슬레이브 유닛(220)은 이 경우에 주변 유닛에 의해 형성된다.

마스터 유닛(210)은 중앙처리유닛에 의해 형성된다. 중앙처리유닛(210)은 코어 디바이스(210a)를 포함한다. 주소 레지스터(210b) 및 데이터 레지스터(210c)는 양방향으로 동작하는 신호 라인에 의해 코어 디바이스(210a)에 연결된다. 마스터 유닛(211)은 온-칩 메모리 또는 실장된 메모리에 의해 형성될 수 있는 메모리 디바이스이다. 이 메모리 디바이스(211)는 RAM, ROM, SRAM등으로 설계될 수 있다. 메모리(211)는 버퍼 메모리 디바이스로서 설계되어야 함을 인식할 수 있다. 마스터 유닛(212)은 외부 버스 제어기로서 설계된다.

내부적으로 구성된 버스(230)의 버스 제어는 버스 제어 유닛(240)에 의해 수행된다. 외부 버스 제어 유닛(212)은 내부 버스(230)와 외부 버스(202) 사이에 인터페이스를 형성한다. 외부 버스(202)는 주소버스(203), 데이터 버스(204) 및 제어버스(205)를 가진다. 외부버스는 반도체 구성성분(200)을 외부 메모리(201)등과 같은 외부 유닛에 연결할 수 있다.

본 발명은 마이크로처리기 또는 마이크로컴퓨터에 사용될 때 특히 유익하다.

상기와 같은 본 발명의 구성에 의해, 버스 시스템에 연결된 유닛간에 복잡한 통신을 필요로 하지 않고 더욱 융통성있게 데이터를 전송할 수 있다.

Claims

버스 시스템을 동작시키기 위한 방법에 있어서,

상기 버스 시스템은,

적어도 하나의 주 유닛(1);

적어도 하나의 부 유닛(2);

적어도 하나의 주소 버스(5), 적어도 하나의 데이터 버스(6)와 적어도 하나의 제어 라인(9..22)을 가지며 상기 주 유닛(1)과 부 유닛(2) 사이에 있는 버스(3); 및

버스(3)에 할당된 주 유닛(1)과 주 유닛(1)에 의해 주소지정되는 부 유닛(2) 사이에 적어도 하나의 데이터 전송과 상기 버스(3)를 제어하는 적어도 하나의 버스 제어 유닛(4)을 포함하며,

상기 데이터 전송은 제 1 구성 및 제 2 구성으로 수행되며,

상기 제 1 구성에서, 상기 데이터 전송은 요구 데이터 전송과 응답 데이터 전송으로 분할되고, 상기 버스(3)는 상기 요구 데이터 전송과 응답 데이터 전송 사이의 시간에서 다른 주 유닛(1) 및 다른 부 유닛(2)의 데이터 전송을 위해 클리어되며,

상기 제 2 구성에서, 상기 버스(3)는 상기 요구 데이터 전송과 응답 데이터 전송 사이의 시간에서 클리어되지 않는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항에 있어서,

상기 제 1 구성의 요구 데이터 전송을 위해, 버스 액세스를 위해 할당된 주 유닛(1)은 마스터 유닛으로서 부 유닛(2)을 주소지정하며 이렇게 주소지정된 부 유닛(2)에 의한 데이터 전송을 요구하며,

상기 제 1 구성의 응답 데이터 전송을 위해, 상기 주소지정된 부 유닛(2)은 상기 응답 데이터 전송을 위한 데이터 셋트를 적어도 부분적으로 수집하여 이 데이터 셋트를 마스터유닛으로서 데이터 전송을 요구한 주 유닛(1)에 전달하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 또는 제 2 항에 있어서,

적어도 하나의 제어 라인(10)상의 제 1 구성 신호에 의해, 주 유닛(1)은 데이터 전송이 상기 제 1 구성으로 행해졌음을 명시하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 3 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(10)상의 제 2 구성 신호에 의해, 부 유닛(2)은 상기 제 1 구성 또는 제 2 구성으로 주 유닛(1)에 의해 지정된 데이터 전송을 거절하며 상기 제 1 구성 및/또는 제 2 구성으로 데이터 전송을 수행하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 ４ 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(15)상의 제 3 구성 신호에 의해, 주 유닛(1)은 상기 제 1 구성 또는 제 2 구성으로 데이터 전송을 수행하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 5 항중 어느 한 항에 있어서,

각각의 주 유닛(1)은 동시에 최대 하나의 데이터 전송을 수행하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 6 항중 어느 한 항에 있어서,

상기 버스 제어 유닛(4)은 하나의 주 유닛(1)에 버스를 할당하는 것을 제어하는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 7 항중 어느 한 항에 있어서,

상기 데이터 전송은 대기 상태 동안 상기 제 2 구성으로 수행되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 8 항중 어느 한 항에 있어서,

주소 사이클 및 데이터 사이클의 버스 동작은 파이프라이닝 방식을 이용하여 처리되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 9 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(16,17)상의 보호 비트는 데이터 전송에 관계된 부 유닛(2)에서, 판독 액세스의 발생과 동시에 발생하는 상기 부 유닛(2)의 대응 레지스터로의 기록 액세스를 방지하기 위해 사용될 수 있는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 10 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(10)상의 제 1 제어 신호는 전송된 데이터 길이를 지정하기 위해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 11 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(10)상의 제 2 제어 신호는 상기 주 유닛(1)이 버스(3)를 액세스하는 모드를 지정하기 위해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 12 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(13)상의 승인 신호는 데이터 전송을 승인하기 위해 상기 부 유닛(2)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 13 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(13)상의 제 1 상태 신호는 데이터가 처리를 위해 이용가능한 지 또는 데이터가 현재 처리되고 있는 지를 지시하기 위해 부 유닛(2)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 14 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(13)상의 제 2 상태 신호는 임의의 대기 상태가 입력되었는 지를 지시하기 위해 및/또는 입력된 대기 상태의 갯수를 지시하기 위해 부 유닛(2)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 15 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(12)상의 제 3 상태 신호는 연속적인 버스 사이클이 인터럽션 없이 수행되었는 지의 여부 또는 임의의 에러 상태가 발생되었는 지의 여부를 지시하기 위해 부 유닛(2)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 16 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(11)상의 중단 신호는 소정 시간 후 데이터 전송을 중단시키기 위해 버스 제어 유닛(4)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1 항 내지 제 17 항중 어느 한 항에 있어서,

적어도 하나의 제어 라인(19, 20)상의 요구 신호 및 승낙신호는 각각의 경우에 버스(3)에 주 유닛(1)의 할당을 지정하기 위해 버스 제어 유닛(4)에 의해 사용되는 것을 특징으로 하는 버스 시스템 동작 방법.
제 1항 내지 제 18항중 어느 한 항에 따른 방법을 실행하기 위한 회로 장치에 있어서,

적어도 하나의 주 유닛(1);

적어도 하나의 부 유닛(2);

적어도 하나의 주소 버스(5), 적어도 하나의 데이터 버스(6)와 적어도 하나의 제어 라인(9..22)을 가지며 상기 주 유닛(1)과 부 유닛(2) 사이에 있는 버스(3); 및

상기 버스(3)에 할당된 주 유닛(1)과 주 유닛(1)에 의해 주소지정되는 부 유닛(2) 사이의 적어도 하나의 데이터 전송과 상기 버스(3)를 제어하는 적어도 하나의 버스 제어 유닛(4)을 포함하며,

상기 데이터 전송은 제 1 구성 또는 제 2 구성으로 수행되며,

버스 시스템에 링크된 적어도 하나의 유닛(1, 2)은 상기 제 1 구성 또는 제 2 구성의 데이터 전송을 요구, 거절 및 선택하기 위한 논리회로(28)를 갖는 것을 특징으로 하는 회로장치.
제 19 항에 있어서,

할당된 주 유닛(1) 및 주소지정된 부 유닛(2)은 상기 제 1 구성의 데이터 전송을 위한 타이밍 수단을 갖는 것을 특징으로 하는 회로장치.
제 19 항 또는 제 20 항에 있어서,

부 유닛(2)은 적어도 하나의 버퍼 메모리 디바이스(29)를 포함하는 것을 특징으로 하는 회로장치.
제 21 항에 있어서,

버퍼 메모리 디바이스(29)의 메모리 사이즈는 적어도 최적 전송속도로 전송할 수 있는 사이즈인 것을 특징으로 하는 회로장치.
제 19 항 내지 제 22 항중 어느 한 항에 있어서,

적어도 두 개의 주 유닛(1)이 제공되며 상기 버스 제어 유닛(4)은 주 유닛(1)에 우선순위를 부여하는 우선순위화 수단(23)을 가지며, 상기 우선순위화 수단(23)은 버스(3)를 액세싱하는 주 유닛(1)의 우선순위를 지정하는 것을 특징으로 하는 회로장치.
제 19 항 내지 제 23 항중 어느 한 항에 있어서,

적어도 하나의 주 유닛(1)은 마스터/슬레이브 인터페이스를 갖는 것을 특징으로 하는 회로장치.
제 19 항 내지 제 24 항중 어느 한 항에 있어서,

버스(3)는 주소가 멀티플렉싱된 모드의 데이터 버스(6) 및 주소 버스(5)로 또는 멀티플렉싱되지 않은 모드의 주소 버스(5)로 전송될 수 있는 방식으로 동작될 수 있는 것을 특징으로 하는 회로장치.
제 19 항 내지 제 25 항중 어느 한 항에 있어서,

적어도 하나의 중앙 처리 유닛은 주 유닛(1)으로서 제공되는 것을 특징으로 하는 회로장치.
제 19 항 내지 제 26 항중 어느 한 항에 있어서,

주 유닛(1)의 하나는 디폴트 마스터로서 제공되고, 이 디폴트 마스터는 어떠한 주 유닛도 버스(3)를 요구하지 않는다면 버스에 할당되는 것을 특징으로 하는 회로장치.
제 19 항 내지 제 27 항중 어느 한 항에 있어서,

상기 회로장치는 마이크로처리기 또는 마이크로컴퓨터에 사용되는 것을 특징으로 하는 회로장치.