JPH11272608A - バスシステム作動方法及び装置 - Google Patents

バスシステム作動方法及び装置

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JPH11272608A
JPH11272608A JP11005203A JP520399A JPH11272608A JP H11272608 A JPH11272608 A JP H11272608A JP 11005203 A JP11005203 A JP 11005203A JP 520399 A JP520399 A JP 520399A JP H11272608 A JPH11272608 A JP H11272608A
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JP
Japan
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bus
unit
data
configuration
data transmission
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JP11005203A
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Tommaso Bacigalupo
バチガルポ トマゾ
Michael Erdmann
エルトマン ミヒャエル
Peter Rohm
ローム ペーター
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Siemens AG
Original Assignee
Siemens AG
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

Abstract

(57)【要約】 【課題】 バスシステムに接続されたユニット間のより
高度で融通性に富んだデータ伝送を可能にする、バスシ
ステム作動のための方法及び装置を提供すること。 【解決手段】 第１のコンフィグレーションにおいては
データ伝送を、要求データ転送と応答データ転送に分割
し、さらに該要求データ転送と応答データ転送の間の期
間において前記バスをさらなる上位ユニットと下位ユニ
ットのデータ伝送のためにリリースし、第２のコンフィ
グレーションにおいては前記バスを、要求データ転送と
応答データ転送の間でリリースしないようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つの
上位ユニットと、少なくとも１つの下位ユニットと、前
記上位ユニットと下位ユニットの間に設けられたバス
と、前記バスを制御する少なくとも１つのバス制御ユニ
ットからなり、前記バスは、少なくとも１つのアドレス
バスとデータバスと制御線路を備えており、前記バス制
御ユニットは、前記バスに割当てられる上位ユニットと
該上位ユニットによってアドレス指定される下位ユニッ
ト間の少なくとも１つのデータ伝送を制御しており、前
記データ伝送は、第１のコンフィグレーションか又は第
２のコンフィグレーションで実施される、バスシステム
の作動のための方法及び装置に関する。
【０００２】
【従来の技術】プロセッサコアに周辺ユニットを接続さ
せるためのバスシステムが設けられているマイクロプロ
セッサ（例えばマイクロコントローラ）用のバスシステ
ムは、例えば公知文献“Electronik Report 10a,Oktobe
r 1990”からも公知である。特にこの文献の５８頁以降
（特に５９頁）及びその対応図面には、この種のマイク
ロプロセッサの基本構造が示されている。ここに記載さ
れているマイクロプロセッサは、中央計算ユニット（コ
アプロセッサ）と、種々の周辺ユニット（シリアルＩ/
Ｏ、タイマ、ＤＭＡコントローラなど）からなってい
る。これらの全てのユニットは、内部バス（インターモ
ジュールバス）を介して相互に接続されている。さらに
バス制御ユニット（システムインターフェース）が設け
られており、これは外部から接続可能なバスを内部バス
に接続させている。
【０００３】前記バスに接続される周辺ユニットに対す
るアクセスは、通常は次のように行われている。すなわ
ちアクセスする機能ユニット（この場合大抵は中央計算
ユニットかその他のバスマスタ）が、アドレスバスにア
ドレス指定すべき周辺ユニットのアドレスを供給し、デ
ータバスには転送すべきデータを供給するように行われ
る。その後でコントロール信号を用いて種々の形式で、
データ伝送が行われる。デマルチプレクサモードで作動
するバスシステムでは、いくつものアドレス信号が同時
に、対応するアドレス線路で伝送される。マルチプレク
サモードで作動するバスシステムでは、アドレスの一部
がデータバスに供給され、これが周辺ユニットのメモリ
によって一時記憶される。アドレスの残りの部分は、ア
ドレスバスのアドレス線路で伝送される。
【０００４】各アドレスが供給されたならば、対応する
周辺ユニットが選択され、相応のデータが書込みないし
は読み出し動作に応じて中央計算ユニットか又はアドレ
ス指定された周辺ユニットによってデータバスに供給さ
れる。実際のデータ伝送においては、有効なデータ伝送
を保証するために、後続するアドレスがアドレスバスに
一定に供給されなければならない。
【０００５】しかしながら非常に高速な中央計算ユニッ
ト、例えばＲＩＳＣプロセッサが使用される場合には頻
繁に、伝送速度の早さがこの種のバスに対して不十分な
結果となる。そのためより高い伝送レートがますます望
まれる。
【０００６】ドイツ連邦共和国特許出願公開第４３１７
５６７号公報には、冒頭に述べたような形式のバスシス
テムの作動方法並びに該方法実施のための装置が開示さ
れている。そこに記載されているバスシステムは、１つ
のマスタユニットを有しており、このマスタユニット
は、バス制御ユニットの制御下でバスを介してスレーブ
ユニットと通信されている。複数のマスタユニットが存
在する場合には、バス制御ユニットはバスの仲介、すな
わち複数のマスタユニットの１つに対するバスの割当て
を制御し、時間超過が生じた際には場合によってデータ
伝送の監視を行う。実際のデータ伝送はそのつどの起動
しているマスタユニットと、このマスタユニットからア
ドレス指定されたスレーブユニットにおいて実施され
る。その際多数の制御線路を介してバスサイクルの特
性、例えばデータ長、データ域ないし制御域へのアクセ
ス、待ちサイクル、タイムアウトなどがコード化され伝
送される。
【０００７】しかしながら１つのチップ上へマイクロコ
ントローラないしマイクロプロセッサシステムの集積化
が益々複雑化して進む中では、システムの種々のコンポ
ーネント間の通信が全システムの能力に対する１つの確
定基準となる。この種のバスシステムにおいて典型的に
はさらに多くの上位ユニット（マスタユニット）と下位
ユニット（スレーブユニット）がリンクされる。そのた
めこのようなバスを介した種々のスレーブユニットない
し周辺ユニットといわゆるマルチマスターユニットとの
通信は、益々複雑化する一方である。このことは、バス
やこのバスシステムへリンクするユニットの作動のため
の、より高度で融通性に富んだプロトコルが益々望まれ
ることを意味している。
【０００８】
【発明が解決しようとする課題】それ故に本発明の課題
は、前述したような従来技術における要求に鑑み、バス
システムに接続されたユニット間のより高度で融通性に
富んだデータ伝送を可能にする、バスシステム作動のた
めの方法及び装置を提供することである。
【０００９】
【課題を解決するための手段】前記課題は本発明によ
り、第１のコンフィグレーションにおいてはデータ伝送
を、要求データ転送と応答データ転送に分割し、さらに
該要求データ転送と応答データ転送の間の期間において
前記バスをさらなる上位ユニットと下位ユニットのデー
タ伝送のためにリリースし、第２のコンフィグレーショ
ンにおいては前記バスを、要求データ転送と応答データ
転送の間でリリースしないようにして解決される。
【００１０】また前記課題は、バスシステムにリンクさ
れるユニットの少なくとも１つが、第１コンフィグレー
ション又は第２コンフィグレーションにおけるデータ伝
送の要求、拒否、選択のための論理回路を有するように
構成されて解決される。
【００１１】本発明の別の有利な実施例及び改善例は従
属請求項に記載される。
【００１２】
【発明の実施の形態】次に本発明を図面に基づき以下に
詳細に説明する。
【００１３】図１には、本発明によるバスシステムの基
本的なブロック回路図が示されている。このバスシステ
ムは、上位ユニット１と下位ユニット２を有している。
以下の明細書ではこの上位ユニット１をマスタユニット
と生じ、下位ユニット２をスレーブユニットと称する。
この場合マスタユニット１は、中央計算ユニット、例え
ばＲＩＳＣプロセッサで表されてもよい。またスレーブ
ユニットは、例えば種々の周辺ユニット、メモリユニッ
ト等で実現されてもよい。またその際に周辺ユニット
は、スレーブユニットとして構成されてもよいしマスタ
ユニットとして構成されてもよい。すなわちスレーブユ
ニット２が中央計算ユニット又はＣｏプロセッサで構成
されることも可能である。
【００１４】図１に示されているように多数のマスタユ
ニット１と多数のスレーブユニット２がバスシステムに
リンク可能である。多数のマスタユニットが個々のバス
３にリンクされているこの種のシステムは、マルチマス
タバスシステムとも称する。これらのマスタユニット１
とスレーブユニット２の数はシステムに依存し、さらな
る規定はない。
【００１５】マスタユニット１とスレーブユニット２
は、バス３を介して相互に接続されている。このバス３
は、多数のアドレス線路とデータ線路と制御線路を含ん
でいる。マスタユニット１とスレーブユニット２の間に
は付加的にバス制御ユニット４が設けられており、この
ユニットはバス３の仲介及び制御を行っている。
【００１６】図中データバスには符号６が付され、アド
レスバスには符号５が付されている。データバス６は、
マスタユニット１とスレーブユニット２の間で双方向に
作動する。それに対してアドレスバス５は、典型的には
マスタユニット１とスレーブユニット２並びにバス制御
ユニット４の間で単一方向にのみ作動する。また付加的
にバス３は、多数の制御線路９〜２２を有しており、こ
れらの線路を介してデータ伝送が制御される。さらにバ
スシステムは、クロック線路７と少なくとも１つのリセ
ット線路８を有している。
【００１７】以下ではバスシステムのバス線路と、これ
らの線路を介して伝送される信号に関して詳細に説明す
る。
【００１８】システム信号： クロック線路７： クロック信号（ＣＬＫ信号）；クロック線路７を介して
バスクロックは、バスシステムにリンクされている各ユ
ニットに入力される。このバスクロックは、バス３に関
する信号経過の時間的制御のための基準として用いられ
る。すなわちバス３は、１クロック周期毎にバス制御ユ
ニット４を介して常に１つのマスタユニット１のみに割
り当てられる。
【００１９】制御線路８： リセット信号（ＲＥＳ信号）；バスシステムにリンクさ
れているユニットは、生成されたリセット信号を介して
リセット可能である。スタートアップフェーズではこの
リセット信号は、非同期的であってもよい。それに対し
て通常の動作では、クロック信号に対して同期的に活動
化される。しかしながらリセット信号の非活動化は、典
型的には常にクロックに同期的に行われる。
【００２０】バス制御ユニット３の信号： 制御線路１９： バス要求信号（ＲＥＱ信号）；バス要求信号を用いてマ
スタユニット１は、スレーブユニット２とのデータ伝送
のためのバスサイクルの開始時点でバス３を要求する。
多数のマスタユニット１がバスシステムにリンクされて
いる場合には、マスタユニット１の各々は、バス制御ユ
ニット４に対して別個の線路を有している。
【００２１】制御線路２０： バス許可信号（ＧＮＴ信号）；この割当て信号を用い
て、バス制御ユニット４内部の割当てユニット２３はマ
スタユニット１に、バス３へのアクセス許可の時点とデ
ータ伝送開始可能の時点を通知する。
【００２２】制御線路２１： ロック信号；このいわゆるロック信号を用いることによ
り、マスタユニット１は、別の１つ又は複数のマスタユ
ニット１によってデータ伝送を中断されることなく逐次
バスサイクルを実施できる。
【００２３】制御線路２２： スレーブ選択信号（ＳＥＬ信号）；このスレーブ選択信
号は、スレーブユニット２の選択に用いられる。この目
的のために、スレーブユニット２としてバス３を介して
アドレス指定可能な各ユニットは、データ伝送の際のそ
のつどのスレーブユニット２の選択のためのスレーブ選
択信号が入力される信号入力側を有している。
【００２４】アドレス及びデータ信号： アドレスバス５： アドレス信号（Ａ信号）；アドレスバス５上のアドレス
信号は、データ伝送に割当てられたマスタユニット１に
よって起動される。このアドレス信号は、バス制御ユニ
ット４のアドレスデコーダ２４に入力される。このアド
レス信号に基づいて、相応にアドレス指定されるスレー
ブユニット２の選択のためのスレーブ選択信号が生成さ
れる。その際このスレーブ選択信号の生成に対しては強
制的に全ての制御線路が用いられるわけではなく、典型
的には必要な数だけのアドレス線路が用いられる。
【００２５】付加的に一部のアドレスは、アドレス線路
５の一部を介して相応のスレーブユニット２へ直接入力
されてもよい。説明をわかりやすくするために以下では
アドレスバス５が３２ビットのアドレス長を有している
ものとする。このアドレスは、アドレスデコーダ２４に
入力され、それに対して内部のアドレス指定に必要な数
（２〜ｎ）のビットがスレーブユニット２に直接入力さ
れる。
【００２６】データバス６： データ信号（Ｄ信号）；データバス６上のデータ信号
は、双方向でマスタユニット１かスレーブユニット２に
よって起動される。データの方向は、バスサイクルの期
間中においてマスタユニット１がデータをデータバス６
に書き込んでいる（書込みモード）のか、データバス６
からデータを読み取っている（読み取りモード）のかに
依存する。データバスのデータ線路６の数ないしはデー
タ長は、システム実現の具体化に依存して８，１６，３
２，６４ビットであってもよい。以下ではデータバス６
が３２ビットのデータ長を有しているものとする。
【００２７】制御信号： 制御線路９（ＩＤバス）： ＴＡＧ信号；データ転送を実施するために、マスタユニ
ット１はいわゆる識別信号（ＴＡＧ信号９を、アドレス
指定されたスレーブユニット２に送信する。この識別信
号は、応答に対する正規のバスユーザをアドレス指定す
るために利用される。それによりマスタユニット１の各
々が、それぞれ最大でも、唯１つのデータ転送にのみ同
時に割り当てられることが保証される。それによりＩＤ
バスのバス長も、バスシステムにリンクされたマスタユ
ニット１の最大数に制限される。当該ケースの場合は、
４ビットのＩＤバスである。すなわち最大で１６のマス
タユニット１がバスシステムにリンク可能である。
【００２８】制御線路１０（オペレーションコードバ
ス）： オペレーションコード信号（ＯＰＣ信号）；このオペレ
ーションコード信号を用いることにより、マスタユニッ
ト１から不明日サイクルの付加的特性がコード化されて
伝送される。そのような特性とは、例えば伝送されるデ
ータ単位のサイズ（８/１６/３２/６４ビット）、待ち
サイクル、要求データ転送と応答データ転送に分割され
たデータ転送（分割ブロック）、要求データ転送と応答
データ転送の間の中断期間、肯定応答信号などであって
もよい。オペレーションコードバスの制御線路１０は、
そのつどのデータ転送にリンクされたマスタによって駆
動される。すなわち分割されたデータ転送のもとでは、
アドレス指定されたスレーブユニット２もオペレーショ
ンコードバス１０を駆動し得る。この場合はスレーブユ
ニット２がマスタとして機能する。
【００２９】符号１０で示されたオペレーションコード
バスは、コード化されたオペレーションコード信号の数
に応じて複数の個別信号線路、例えば４つの個別線路
（４ビット）で形成されていてもよい。
【００３０】制御線路１１： 打切り信号；この中断信号を介して、既に開始されたデ
ータ転送を再び打切りないしは中断させることができ
る。
【００３１】制御線路１２： スーパーバイザー信号（ＳＶＭ信号）；この監視信号
は、データ伝送にリンクされたマスタユニット１がいわ
ゆるスーパーバイザーモードで作動されているのかある
いはユーザーモードで作動されているのかを区別する。
このユーザモードとスーパーバイザーモードは、２つの
異なるアクセスレベルである。スーパーバイザーモード
アクセスを有するレジスタとアドレスは、ユーザーモー
ドでは書込みないし読出しは不可能である。このような
場合ではエラーメッセージが発せられなければならな
い。ユーザーモードアクセスを有するレジスタとアドレ
スは、スーパーバイザーモードでも問題なく書き込み/
読出しが可能である。従ってスーパーバイザーモードの
方がユーザーモードよりも上である。そのため実際のバ
スマスタは、これらのモードのどれが目下作動中かを指
示するためにＳＶＭ信号を用いる。
【００３２】制御線路１３（ＡＣＫバス）： 肯定応答コード信号（ＡＣＫ信号）；この確認信号はデ
ータ転送に関係するスレーブユニット２によって生成さ
れる。このスレーブユニット２は、この確認信号を介し
て、例えば有効なデータが用意されているかどうか、デ
ータが処理されたかどうか、待ちサイクルが挿入される
かどうか、エラー状態が実際のバスサイクルのもとで発
生しているかどうかなどを示す。制御線路１３上の確認
信号は、典型的にはコード化された形態で伝送される。
本発明の実施例ではＡＣＫバス１３は、２ビット長であ
る。
【００３３】制御線路１４： 作動可能信号（ＲＤＹ信号）；この制御線路１４上の確
認信号は、データ伝送に関係するスレーブユニット２に
よって起動され、相応するデータ伝送の終了を特徴付け
ている。データ伝送が待ちサイクルを介して行われてい
る場合、つまり分割ブロック以外を介して行われている
場合には、制御線路１４が非活動状態におかれる。
【００３４】制御線路１５： 非分割信号；（マスタユニット１によって起動される）
この非分割信号を介して、データ伝送は待ちサイクルに
よって強いられる。すなわちデータ伝送は、分割ブロッ
ク内では行われない。
【００３５】制御線路１６,１７： 書込み/読取り信号（ＷＲ／ＲＤ信号）；この書込み/読
取り信号によってマスタユニット１は、スレーブ選択信
号２２を介してアドレス指定されたスレーブユニット２
のバスサイクルの開始時点で、当該バスサイクル内でデ
ータがこのスレーブユニットからないしはこのスレーブ
ユニットへ伝送されるかどうかを示す。この書込み/読
取り信号１６,１７は、データ伝送に関係するマスタユ
ニット１によって起動される。
【００３６】この場合別の有利な実施例において固有の
読取り/変更/書込みモードが設けられてもよい。スレー
ブユニット２は、この種の固有のデータ転送の実施を書
込み/読取り制御線路１６,１７を介して伝達される。そ
してスレーブユニット２は、ビットの変更を防ぐための
保護を実施する。それにより例えば１つのビットのみが
変更された場合でも、このビットのみを書込み直し、そ
の間の他のビットにおける変更が失われないようにされ
る。
【００３７】制御線路１８： タイムアウト信号（ＴＯＵＴ信号）；このタイムアウト
信号を介して、バス制御ユニット４は、既に開始されて
いるマスタユニット１とスレーブユニット２間のデータ
伝送を、例えば当該システムに許容されない位に長いバ
スアクセスの占有に基づいて中止させる。タイムアウト
信号が作動状態にセットされた場合には、データ伝送に
係わるマスタユニット１とスレーブユニット２は、作動
している自身の信号線路を非作動状態におくか遮断しな
ければならない。遮断を確定するバス占有時間は、すな
わちクロックサイクルの数は、バス制御ユニット４内で
固定的に又は可変に定めることができる。
【００３８】次に本発明によるバスシステムの構成要素
とその機能を以下に詳細に説明する。
【００３９】本発明の実施例では、多数のマスタユニッ
ト１とスレーブユニット２がこのバスシステムにリンク
されている。それにより、当該バス３に対してマスタユ
ニット１はマスタインタフェースを有し、スレーブユニ
ット２にはスレーブインタフェースを有している。しか
しながらマスタユニット１がスレーブユニット２として
機能することも、スレーブユニット２がマスタユニット
１として機能することも可能である。この種のユニット
は、マスタ/スレーブユニットと称され、バス３に対す
るマスタ/スレーブインターフェースを有している。こ
のマスタ/スレーブユニットを、マスタユニット１の代
わりに使用することは特に有利である。なぜならこのよ
うなユニットでの構成に係わるコストの増加は僅かであ
り、それにもかかわらずマスタユニットとしての機能性
と融通性は格段に向上するからである。
【００４０】マスタユニット１とスレーブユニット２
は、制御線路１０，１６，１７，２１上の制御信号を介
して（マスタからスレーブ）、並びに制御線路１３上の
制御信号を介して（スレーブからマスタ）相互に通信さ
れる。
【００４１】最大のアドレスバス長は、典型的にはシス
テムメモリに依存する。この場合マスタユニット１は、
アドレスバス５の全てのアドレス線路に接続されなけれ
ばならない。それに対してスレーブユニット２はアドレ
スバス５の、そのつどのアドレス信号の内部復号化に必
要なアドレス線路のみに接続されるだけでよい。本発明
の実施例では、スレーブユニット２は４ビットのみを必
要とする。つまりそのつどのアドレス信号の復号化に対
して４つのアドレス線路のみを必要とする。
【００４２】データバスの最大データ長は、データ伝送
中にデータバス６を介して伝送される最も長いデータタ
イプの最大サイズによって規定される。典型的なデータ
タイプは、例えば１バイト（８ビット）、１ハーフワー
ド（１６ビット）、１ワード（３２ビット）、１ダブル
ワード（６４ビット）である。この場合の最小データ長
は、中央計算ユニットのデータサイズによって規定され
る。例えば周辺ユニットに対する少ないデータセットの
データ転送に対しては、スレーブユニット２に対するデ
ータバス６のデータ線路の数を低減してもよい。しかし
ながらこのデータ線路の低減は、アドレス指定されたス
レーブユニット２のアドレスの中で考慮されなければな
らない。
【００４３】データバス６上のデータ伝送は、常にマス
タユニット１とスレーブユニット２の間で行われる。バ
ス３がバス制御ユニット４によって割当てられた後で
は、マスタユニット１が、データ伝送に必要なスレーブ
ユニット２を、アドレスバス５上で伝送されるアドレス
を介して選択する。このアドレスの復号化は、バス制御
ユニット４のアドレスデコーダ２４を介して集中的に行
われてもよいし、スレーブユニット２の特別なアドレス
デコーダで分散的に行われてもよい。スレーブユニット
２としてアドレス指定可能な各ユニット、すなわちマス
タユニット１にも可能なユニット（例えばいわゆるマス
タ/スレーブユニット）は、それに対して制御線路２２
に対する選択信号入力のための入力側を備えていなけれ
ばならない。
【００４４】バス３は次のように作動される。すなわち
マルチプレックスモード外ではアドレスバス５上でアド
レスが伝送可能であり、マルチプレックスモードではア
ドレスバス５とデータバス６上で伝送可能なように作動
される。マルチプレックスモードでのアドレス伝送の選
択及び/又はデマルチプレックスモードでのアドレス伝
送の選択は、典型的にはバス制御ユニット４によってか
又は相応のマスタユニット１によって実施される。しか
しながら本発明の実施例では、このバス３がデマルチプ
レックスモードで作動していることに基づいている。
【００４５】バス制御ユニット４は、典型的には内部割
当て装置２３を含んでいる。しかしながらこれ以外に
も、割当てユニット２３及び/又はアドレスデコーダ２
４を下位のマスタユニット１又はすれ＾不ユニット２に
配置することも可能である。
【００４６】バス制御ユニット４は、アドレスバス５の
信号並びに制御線路１３，１４，１８の制御信号並びに
クロック線路７のクロック信号及びリセット線路８のリ
セット信号を供給する。制御線路１９，２０を介して割
当てユニット２３は、バス３の割当て制御する。これに
対してはバス制御ユニット４ないし割当てユニット２３
が、それぞれ制御線路１９，２０の信号対を介して各マ
スタユニット１に接続される。
【００４７】割当てユニット２３は、付加的に優先式論
理回路を有している。これは特にマルチマスタバスシス
テムの元では大きな意味がある。この割当てユニット２
３内の優先式論理回路は、どのマスタユニット１がどの
優先度でバス３にアクセスできるかを決定する。
【００４８】付加的にバス制御ユニット４は、タイムア
ウトコントローラ２５とリセットコントローラ２６を有
していてもよい。
【００４９】タイムアウトコントローラ２５は、制御線
路１４の作動可能信号を介して活動する。いわゆるタイ
ムアウト機構を介して、公知の形式でデータ伝送に関与
しているユニットのバス作動が中断される。
【００５０】リセットコントローラ２６を介することに
より、バス３の全てのアドレス/データ/制御−線路５，
６，９〜２２は、所定の値にセットされる。これ以外に
もリセットコントローラ２６がマスタユニット１の１つ
又はスレーブユニット２の１つに配置されていてもよ
い。
【００５１】付加的にバスシステムは、パワーマネージ
メント手段２７を含んでいてもよい。このパワーマネー
ジメント手段は特に局所的電圧供給、例えばバッテリや
電池などに頼っているシステムにおいて特別な意味をな
す。パワーマネージメント手段２８は、複数の作動モー
ドを有していてもよい。最も簡素なモードは、スリープ
モードである。このスリープモードでは、バス３の信号
線路が容易に遮断される。本発明の実施例では、これは
バス制御ユニット４を介して行われている。さらなる可
能性は、スローダウンモードである。このスローダウン
モードでは、バスシステムにリンクされるユニット全て
の電力消費が低減され、それによってバス線路の不所望
な帯電や放電が回避されている。特にこのスローダウン
モードでは、バス信号の状態を変化させる周波数が低減
される。このことは結果的に電流消費の低減にもつなが
る。但し電圧は不変のまま維持される。それによりこの
２つのモードでのエネルギ消費は各段に低減される。
【００５２】さらに当該バスシステムはデフォルトマス
タを含んでいる。この場合このデフォルトマスタは、典
型的にはマスタユニット１の１つによって形成される。
このデフォルトマスタは、他のものがバス３を要求しな
い場合にはバスに対するアクセスを受け取る。このよう
な場合には、デフォルトマスタによってバス３上で相応
の“ダミー転送”が行われることが保証される。このこ
とはとりわけ電流消費の低減のもとで用いられる。
【００５３】このようなデフォルトマスタの適用は次の
ような利点を有している。すなわちデータ転送が後で行
われる予定の時でも、デフォルトマスタはこのデータ転
送を制御線路１９を介した要求信号なしでも実施できる
ことである。このようにして完全なクロックサイクルが
節約される。典型的にはこのデフォルトマストとして例
えば中央計算ユニット（ＣＰＵ）が選択される。しかし
ながら、データ伝送に最後に関与したマスタユニット１
をそのつどデフォルトマスタとしてバス３へのアクセス
許可の維持に用いてもよい。
【００５４】本発明によれば、新たに設定されたバスシ
ステムは、基本的に新たな異なる２つの作動モードで作
動可能である。第１のモードでは、データ伝送が分割さ
れたブロックで行われる（分割転送）。それに対して第
２のモードでは、データ伝送が分割されないブロックで
で従来技法に相応して行われる（非分割転送）。
【００５５】分割転送の場合にはデータ伝送は２つの転
送ブロック、すなわちいわゆる要求転送と応答転送に分
割される。要求転送では、目標アドレスやデータ量、ス
レーブユニット２のアドレス指定のためのマスタユニッ
ト１のマスタ識別子（マスタＩＤ）などの情報が伝送さ
れる。この要求転送は典型的には１つのクロックサイク
ルだけ持続する。要求転送と応答転送は、少なくとも１
つのバスサイクルによって分割される。
【００５６】これらの介在期間の間、アドレス指定され
たスレーブユニット２は内部的に要求されたデータを収
集し、応答転送の準備を行う。この要求転送と応答転送
の間の介在期間、バスは再び、バスシステムにリンクし
ている他のユニットに可用となる。つまり介在期間中は
少なくとも１つの別のデータ転送が実施可能である。
【００５７】応答転送の間はアドレス指定されたスレー
ブユニット２がバス３に対するコントロールを請け負
い、それによってマスタとして機能し始める。そしてこ
のスレーブユニット２はマスタとして、転送を要求し
た、ＴＡＧ信号によって特徴付けられるマスタユニット
１に要求されたデータを送信する。それによりこのマス
タユニット１はスレーブユニットとして機能する。ＴＡ
Ｇ信号はこの場合次のような重要な役目を持っている。
すなわち受信ユニットがバス３上で応答転送を自ら予定
していたものとして受け入れられるようにする役目を持
っている。なぜなら介在期間中バス３はリリースされ、
他のマスタユニット１がこのバスにアクセス可能だから
である。
【００５８】このようなマスタとスレーブの入れ替え
と、要求転送とバスシステムにリンクしたさらなるユニ
ットに対する相応の応答転送との間の介在期間中のバス
３のリリースは、分割転送を特徴付けている。
【００５９】マスタとして機能するスレーブユニット２
の応答転送は、いつでも中断が可能であり、後の時点で
再び継続することができる。データ伝送の中断の時点で
は、例えば他のマスタユニット１とスレーブユニット２
のデータ伝送が実施可能である。データ伝送を、中断の
後で再び正常に継続させ得るためには、マスタユニット
１も応答するスレーブユニット２もこれらのことを識別
できなければならない。それ以外にもこれらの２つのユ
ニット１,２は、どれが既にデータを送信し、どれがま
だ送信していないかを明確に見極めることができなけれ
ばならない。それによって、中断の後で、データ伝送を
最後に送信されたデータブロックの末端に速やかに継続
させることができる。データ伝送の終了は、ＯＰＣバス
１０上の特殊コードによって特徴付けられる。データ伝
送が中断されるべきでない場合には、データ伝送はいつ
でもロック信号によってロック可能である。
【００６０】また同時に多数の分割転送によるデータ伝
送を開放することも考えられる。なぜなら相応のスレー
ブユニット２はデータを並行して収集するからである。
また個々のスレーブユニット２が多数の分割転送をオー
プンに持つことも可能である。この場合個々の分割転送
の処理に対する優先度は、多数の基準とシステム要求度
に依存する。本発明の実施例では、各スレーブユニット
２は唯１つの分割転送のみをオープンに有している。優
先度は次のように設定される。すなわち第１の要求が最
初に処理されるように設定される。但しオープンな分割
転送の処理を中断したり新たな状態を開始させる手法も
存在する。
【００６１】データ伝送を実行させないかないしは継続
させないようにするさらなる手段として、例えばアドレ
ス指定されたスレーブユニット２をロックするか又は相
応のレジスタによってデータを所望の速度で供給しない
ようにすることが可能である。典型的には但しあくまで
も任意に、それぞれ１つのマスタユニット１とスレーブ
ユニット２を唯１度だけの分割されたデータ転送で処理
する。
【００６２】非分割形の転送においては、データ伝送は
例えば所定の長さのブロックで実施されるか又は個別の
転送で実施される。この両者の場合、時事変化する数の
待ちサイクル（待ち状態）でサポートされる。新たなバ
スシステムは、種々の作動モードで有利に補足されて作
動される。この場合バスシステム作動のための種々の方
法がそれ自身単独で、あるいは要求に応じて交互にバス
システムを作動させてもよい。このようにして新たなバ
スシステムは、最大限の融通性を得る。
【００６３】次に分割転送と非分割転送を用いた本発明
によるデータ伝送を図２の信号経過図を用いて説明す
る。この図２には、分割転送におけるデータ伝送に対す
る種々の信号に関する時間経過特性が示されている。詳
細には図２は、４つの関連するデータ単位（３２ビッ
ト）の、スレーブユニット２からマスタユニット１への
伝送を示している。バス３上のタイミングに対する基準
として、クロック信号線路上のクロック信号ＣＬＫ信号
が用いられる。バス３上でのデータ伝送の前後では、す
なわち第１のクロックサイクルと新たなクロックサイク
ルではバス３が待ち状態におかれる。
【００６４】第２のクロックサイクルではバス制御ユニ
ット４がマスタユニット１にバス３を割り当てる。この
マスタユニット１は、データ伝送を介し、種々の制御信
号を制御線路９，１０，１６，１７，２１とアドレスバ
ス５上に起動させる。この第２のクロックサイクル期間
中、アドレスバス５上のアドレス情報は、中央のスレー
ブユニット２においてか又は局所的なバス制御ユニット
４ないしはそのアドレスデコーダ２４において復号化さ
れる。制御線路１０上のＯＰＣ信号（ＳＢＴＲ４＝Spli
t-Block-Transfer-Request(4Transfers))を介して分割
転送の要求が４ブロックでスレーブユニット（Ａｄｄｒ
１）に送信される。マスタユニット１は、ＴＡＧ信号
（ＩＤ）によって特徴付けられる。それに従ってバス３
は第３のクロックサイクルで再びリリースされる。
【００６５】第３のクロックサイクルではアドレス指定
されたスレーブユニット２が制御線路１３上のＡＣＫ信
号（ＳＰＴ＝Split Transfer）によって、分割されたデ
ータ伝送に対するマスタユニット１の要求を確認する。
【００６６】第４のクロックサイクルでは、分割転送を
要求されたスレーブユニット２がマスタとして機能す
る。しかしながらこのことは必ずしもこのスレーブユニ
ット２が、要求されたデータセットを既に使用可能であ
ることを前提とするものではない。第４のクロックサイ
クルの開始と共にスレーブユニット２は、アドレスバス
５と、相応の制御線路１０，１１，１２，１６上の信号
を起動させる。データはパイプラインアーキテクチャに
応じてサイクル毎にシフトされて起動される。それによ
り多数の順次連続する書込過程が生じる。スレーブユニ
ット２はその後でＯＰＣ信号（ＳＢＲ＝Split-Block-Re
sponse）を介して応答転送を開始する。これは相応に識
別されるマスタユニット１に、データ応答が目下送信さ
れていることを指示する。この場合マスタユニット１は
ＴＡＧ信号（ＩＤ）によって特徴付けられている。同時
に制御線路１６は書込信号によってアクティブにセット
される。
【００６７】さらに例えば事前にさらに高い優先度のデ
ータ転送が展開されるべき場合には、送信すべきスレー
ブユニット２の要求転送を後の時点で行うことも可能で
ある。
【００６８】第５及び第６のクロックサイクルでは、最
初の２つのデータブロック（Ｄａｔａ１,Ｄａｔａ２）
がデータ線路６を介して送信される。しかしながらこの
場合送信すべきスレーブユニット２は、送信されるデー
タセットの全てをまだ使用できないようにすべきであ
る。この時点では最初の２つのデータブロックのみがス
レーブユニットの書込みレジスタ内にあるだけである。
ＡＣＫ信号（ＮＳＣ＝NoSpecial Condition）を介し
て、受信側のマスタユニット１は、データ又は信号化さ
れたエラー状態を正確に受け取ったことを確認する。
【００６９】第７のクロックサイクルでは、第３のデー
タブロック（Ｄａｔａ３）が送信される。同時にスレー
ブユニット２は、ＯＰＣ信号（ＳＢＲＥ＝Split-Block-
Response-End）を介して先のマスタユニット１において
応答転送を終了する。この信号は応答転送の最後の転送
を表している。故に後続するバスサイクルのデータは、
送信すべき最後のものである。
【００７０】第８のクロックサイクルでは第４及び第５
のデータブロック（Ｄａｔａ４）が伝送され、バス３は
第９のクロックサイクルで再びリリースされる。
【００７１】図２においては、パイプラインシステムが
特に良好に識別される。第４のクロックサイクルではア
ドレスと、制御線路９，１０，１６，１７上の信号が送
出される。このサイクルに対するデータ伝送は、後で１
つのクロックサイクルを実施する。
【００７２】図２では、マスタユニット１が分割転送を
伴ったデータ伝送を要求する。しかしながら、アドレス
指定されたスレーブユニット２が分割転送によるデータ
転送を拒絶し、複数の個別のデータ転送によるデータ伝
送に切換ることも可能である。これはＡＣＫコードを介
して行われる。
【００７３】別のさらなる手段によれば、マスタユニッ
ト１が非分割転送によるデータ伝送を要求し、アドレス
指定されたスレーブユニット２がこの非分割転送を拒絶
し、分割転送におけるデータ伝送が確定される。
【００７４】最後に次のような手段も可能である。すな
わち、マスタユニット１が制御線路１５上の特殊な制御
ビット（No-Split-Signal）を介して非分割転送による
データ伝送を強制することも可能である。さらにスレー
ブユニット２は、この転送を別の優先度に基づいて拒絶
することも可能である。
【００７５】このような要求に応じるためには、本発明
によるマスタユニット１とスレーブユニット２は、論理
回路２８を有する。この論理回路２８は、分割転送又は
非分割転送によるデータ転送を要求したり、拒んだり選
択することが可能である。このような論理回路２８は、
その他にもデータ伝送のタイミング制御のための手段も
含んでいる。
【００７６】本発明による実施例では、下位ユニット２
がバッファメモリ装置２９を有している。この場合この
バッファサイズは、次のように選択されるべきである。
すなわちデータ要求転送が最適な速度でなされるように
選択されるべきである。
【００７７】このバッファメモリ装置２９は、データ伝
送がデータの転送中に中止信号によって中断された場合
に必要となる。中断の後では先行のデータが再び使用可
能にならなければならない。
【００７８】図３には本発明によるバスシステムの有利
な実施例が示されている。
【００７９】本発明によるバスシステムはここではいわ
ゆるシステムオンチップとして半導体素子１００上で実
現されている。図３中符号１３０でバスが示されてい
る。このバス１３０には、全部で７つのマスタユニット
１１０〜１１６と１つのスレーブユニット１２０が接続
されている。このスレーブユニット１２０は、こここで
は周辺ユニットによって実現されている。マスタユニッ
ト１１０〜１１６は、本発明の実施例ではマスタ/スレ
ーブユニットとして構成されており、それぞれ１つのマ
スタ/スレーブインターフェースＭ／ＳＩ／Ｆを有して
いる。
【００８０】本発明の実施例では、第１のマスタユニッ
ト１１０はメモリユニットである。マスタユニット１１
１は、プロセッサユニット、例えば中央計算ユニット
（ＣＰＵ）ないしＲｉｓｃプロセッサである。マスタユ
ニット１１２は、さらなるプロセッサユニットである。
このさらなるプロセッサユニットは例えばＣｏプロセッ
サによって構成されていてもよい。マスタユニット１１
４は、ここではＤＭＡ（Direct-Memory-Access)ユニッ
トである。マスタユニット１１５は、バスブリッジユニ
ットであり、これはここでは外部バス１０１に接続され
ている。マスタユニット１１６は、外部バス制御ユニッ
トを表している。この外部バス制御ユニット１１６は、
内部バス１３０と外部から接続されるバス（ここには図
示されていない）との間のインタフェースを形成する。
バス１３０と、このバス１３０に接続されたユニット１
１０〜１１６，１２０の制御及び仲介を介してなされる
データ伝送の制御は、バス制御ユニット１４０によって
実施される。
【００８１】図４には本発明によるバスシステムの実現
に対するさらに別の有利な実施例が示されている。
【００８２】符号２００が付されているのは集積回路で
ある。この集積回路２００は、バス２３０を有してい
る。このバス２３０は、アドレスバス２５０とデータバ
ス２６０を含んでいる。バス２３０の残りの制御線路は
ここでは概略的にしか示さず、符号も付さない。図４の
実施例ではバス２３０に３つのマスタユニット２１０〜
２１２と１つのスレーブユニット２２０が接続されてい
る。このスレーブユニット２２０はここでは周辺ユニッ
トによって構成されている。
【００８３】マスタユニット２１０は中央計算ユニット
によって形成される。この中央計算ユニットは、コアデ
バイス２１０ａを含んでいる。このコアデバイス２１０
ａには、双方向に作動される信号線路を介してアドレス
レジスタ２１０ｂとデータレジスタ２１０ｃが接続され
ている。マスタユニット２１１は、メモリ装置であり、
これは例えばオンチップメモリによって、ないしはいわ
ゆる組込みメモリによって構成されてもよい。またこの
メモリ装置２１１は、ＲＡＭ、ＲＯＭ、ＳＲＡＭなどで
構成されてもよい。さらにこのメモリ２１１は、バッフ
ァメモリ装置として構成されてもよい。マスタユニット
２１２は、外部バスコントローラとして構成されてい
る。
【００８４】内部に形成されているバス２３０の制御
は、バス制御ユニット２４０によって実施される。外部
バス制御ユニット２１２は、内部バス２３０と外部バス
２０２の間のインタフェースを形成する。この外部バス
２０２は、アドレスバス２０３と、データバス２０４
と、制御バス２０５を有している。この外部バスは、半
導体構成素子２００を外部ユニット、例えば外部メモリ
２０１などに接続させる。
【００８５】特に有利には本発明はマイクロプロセッサ
又はマイクロコンピュータに適用される。
【図面の簡単な説明】
【図１】本発明による装置の基本的なブロック回路図で
ある。
【図２】本発明によるバスシステムの信号線路上の種々
の信号の時間経過図である。
【図３】本発明によるバスシステム実施のための有利な
実施例を示した図である。
【図４】本発明によるバスシステム実施のためのさらに
別の有利な実施例を示した図である。
【符号の説明】
１ マスタユニット ２ スレーブユニット ３ バス ４ バス制御ユニット ５ アドレスバス ６ データバス ７ クロック線路 ８ リセット線路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター ローム ドイツ連邦共和国 プファッフェンホーフ ェン ビストゥマーヴェーク ８

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの上位ユニット（１）
    と、 少なくとも１つの下位ユニット（２）と、 前記上位ユニット（１）と下位ユニット（２）の間に設
    けられたバス（３）と、 前記バス（３）を制御する少なくとも１つのバス制御ユ
    ニット（４）からなるバスシステムの作動のための方法
    であって、 前記バス（３）は、少なくとも１つのアドレスバス
    （５）とデータバス（６）と制御線路（９〜２２）を備
    えており、 前記バス制御ユニット（４）は、前記バスに割当てられ
    る上位ユニット（１）と該上位ユニット（１）によって
    アドレス指定される下位ユニット（２）間の少なくとも
    １つのデータ伝送を制御しており、 前記データ伝送は、第１のコンフィグレーションか又は
    第２のコンフィグレーションで実施される形式のものに
    おいて、 ａ）第１のコンフィグレーションにおいてはデータ伝送
    を、要求データ転送と応答データ転送に分割し、さらに
    該要求データ転送と応答データ転送の間の期間において
    前記バス（３）をさらなる上位ユニット（１）と下位ユ
    ニット（２）のデータ伝送のためにリリースし、 ｂ）第２のコンフィグレーションにおいては前記バス
    （３）を、要求データ転送と応答データ転送の間でリリ
    ースしないことを特徴とする、バスシステム作動方法。
  2. 【請求項２】 ａ１）前記第１のコンフィグレーション
    における要求データ転送に対し、バスアクセスに割当て
    られた上位ユニット（１）によってマスタとして下位ユ
    ニット（２）をアドレス指定し、このアドレス指定され
    た下位ユニット（２）からデータ転送を要求し、 ａ２）前記第１のコンフィグレーションにおける応答デ
    ータ転送に対し、アドレス指定された下位ユニット
    （２）によって少なくとも部分的に、応答データ転送に
    使用するデータセットを収集し、この収集されたデータ
    セットをマスタとして、データ転送を要求した上位ユニ
    ット（１）に送信する、請求項１記載のバスシステム作
    動方法。
  3. 【請求項３】 制御線路の少なくとも１つ（１０）のも
    とで第１のコンフィグレーション信号を介して、上位ユ
    ニット（１）がデータ伝送を第１のコンフィグレーショ
    ンで実施するように確定される、請求項１又は２記載の
    バスシステム作動方法。
  4. 【請求項４】 制御線路の少なくとも１つ（１０）のも
    とで第２のコンフィグレーション信号を介して、下位ユ
    ニット（２）が上位ユニット（１）によって確定された
    第１のコンフィグレーションでのデータ転送又は第２の
    コンフィグレーションでのデータ転送を拒絶し、第２の
    コンフィグレーションでのデータ転送又は第１のコンフ
    ィグレーションでのデータ転送を実施する、請求項１〜
    ３いずれか１項記載のバスシステム作動方法。
  5. 【請求項５】 制御線路の少なくとも１つ（１５）のも
    とで第３のコンフィグレーション信号を介して、上位ユ
    ニット（１）が第１のコンフィグレーションでのデータ
    転送又は第２のコンフィグレーションでのデータ転送を
    強制する、請求項１〜４いずれか１項記載の作動方法。
  6. 【請求項６】 前記上位ユニット（１）の各々によって
    そのつど最大のデータ伝送が同時に実施される、請求項
    １〜５いずれか１項記載のバスシステム作動方法。
  7. 【請求項７】 バス制御ユニット（４）を介して上位ユ
    ニット（１）の１つに対するバス（３）の割当てが制御
    される、請求項１〜６いずれか１項記載のバスシステム
    作動方法。
  8. 【請求項８】 データ伝送が、第２のコンフィグレーシ
    ョンで待ちサイクル中に実施される、請求項１〜７いず
    れか１項記載のバスシステム作動方法。
  9. 【請求項９】 アドレスサイクルとデータサイクルのバ
    ス作動が、パイプライン手法を用いて処理される、請求
    項１〜８いずれか１項記載のバスシステム作動方法。
  10. 【請求項１０】 制御線路の少なくとも１つ（１６，１
    ７）のもとで保護ビットを介して、データ伝送に関与し
    ている下位ユニット（２）において、読出しアクセス中
    に該下位ユニット（２）の相応のレジスタ上で書込アク
    セスの同時発生が回避される、請求項１〜９いずれか１
    項記載のバスシステム作動方法。
  11. 【請求項１１】 制御線路の少なくとも１つ（１０）の
    もとで第１の制御信号を介して、伝送されるデータ長が
    確定される、請求項１〜１０いずれか１項記載のバスシ
    ステム作動方法。
  12. 【請求項１２】 制御線路の少なくとも１つ（１０）の
    もとで第２の制御信号を介して、上位ユニットをバス
    （３）にアクセスさせるモードが確定される、請求項１
    〜１１いずれか１項記載のバスシステム作動方法。
  13. 【請求項１３】 制御線路の少なくとも１つ（１３）の
    もとで肯定応答信号を介して、下位ユニット（２）から
    データ伝送が肯定応答される、請求項１〜１２いずれか
    １項記載のバスシステム作動方法。
  14. 【請求項１４】 制御線路の少なくとも１つ（１３）の
    もとで第１の状態信号を介して、下位ユニット（２）か
    ら、データが処理のために使用可能であるか否か、又は
    データが目下処理されているか否かが示される、請求項
    １〜１３いずれか１項記載のバスシステム作動方法。
  15. 【請求項１５】 制御線路の少なくとも１つ（１３）の
    もとで第２の状態信号を介して、下位ユニット（２）か
    ら、待ちサイクルが挿入されたか否か、及び/又はいく
    つの待ちサイクルが挿入されるかが示される、請求項１
    〜１４いずれか１項記載のバスシステム作動方法。
  16. 【請求項１６】 制御線路の少なくとも１つ（１２）の
    もとで第３の状態信号を介して、下位ユニット（２）か
    ら、順次連続するバスサイクルが中断なしで実施された
    か否か、又はエラー状態が発生しているか否かが示され
    る、請求項１〜１５いずれか１項記載のバスシステム作
    動方法。
  17. 【請求項１７】 制御線路の少なくとも１つ（１１）の
    もとで中断信号を介して、バス制御ユニット（４）によ
    り、所定時間の経過後にデータ伝送が中断される、請求
    項１〜１６いずれか１項記載のバスシステム作動方法。
  18. 【請求項１８】 制御線路の少なくとも１つ（１９，２
    ０）のもとでそれぞれ要求信号と割当て信号を介して、
    バス制御ユニット（４）により、上位ユニット（１）の
    バス（３）への割当てが確定される、請求項１〜１７い
    ずれか１項記載のバスシステム作動方法。
  19. 【請求項１９】 少なくとも１つの上位ユニット（１）
    と、 少なくとも１つの下位ユニット（２）と、 前記上位ユニット（１）と下位ユニット（２）の間に設
    けられたバス（３）と、 前記バス（３）を制御する少なくとも１つのバス制御ユ
    ニット（４）からなり、 前記バス（３）は、少なくとも１つのアドレスバス
    （５）とデータバス（６）と制御線路（９〜２２）を備
    えており、 前記バス制御ユニット（４）は、前記バスに割当てられ
    る上位ユニット（１）と該上位ユニット（１）によって
    アドレス指定される下位ユニット（２）間の少なくとも
    １つのデータ伝送を制御しており、 前記データ伝送は、第１のコンフィグレーションか又は
    第２のコンフィグレーションで実施される、請求項１〜
    １８に記載の方法を実施するための回路装置において、 バスシステムにリンクされるユニット（１，２）の少な
    くとも１つが、第１コンフィグレーション又は第２コン
    フィグレーションにおけるデータ伝送の要求、拒否、選
    択のための論理回路（２８）を有していることを特徴と
    する回路装置。
  20. 【請求項２０】 第１のコンフィグレーションでのデー
    タ伝送に対して、割当てられた上位ユニット（１）も、
    アドレス指定された下位ユニット（２）も、データ伝送
    のタイミング制御のための手段を有している、請求項１
    ９記載の装置。
  21. 【請求項２１】 前記下位ユニット（２）は、少なくと
    も１つのバッファメモリ装置（２９）を含んでいる請求
    項１９又は２０記載の装置。
  22. 【請求項２２】 前記バッファメモリ装置（２９）のメ
    モリサイズは、転送を最適な速度でなすことのできる大
    きさである、請求項２１記載の装置。
  23. 【請求項２３】 少なくとも２つの上位ユニット（１）
    が設けられており、バス制御ユニット（４）は、上位ユ
    ニット（１）の優先度割当てのための手段（２３）を有
    しており、該優先度割当て手段（２３）は、バス（３）
    にアクセスする上位ユニット（１）の優先度を規定して
    いる、請求項１９〜２２いずれか１項記載の装置。
  24. 【請求項２４】 前記上位ユニット（１）の少なくとも
    １つがマスタ/スレーブインタフェースを有している、
    請求項１９〜２３いずれか１項記載の装置。
  25. 【請求項２５】 前記バス（３）は、アドレスが非マル
    チプレックスモードではアドレスバス（５）上で伝送可
    能となり、マルチプレックスモードではアドレスバス
    （５）とデータバス（６）上で伝送可能となるように作
    動される、請求項１９〜２４いずれか１項記載の装置。
  26. 【請求項２６】 少なくとも１つの中央計算ユニットが
    上位ユニット（１）として設けられている、請求項１９
    〜２５いずれか１項記載の装置。
  27. 【請求項２７】 前記上位ユニット（１）の１つは、デ
    フォルトマスタとして設けられており、該デフォルトマ
    スタは、他の上位ユニットがバス（３）を要求していな
    い場合に、バスに対する割当てを受け取る、請求項１９
    〜２６いずれか１項記載の装置。
  28. 【請求項２８】 前記装置はマイクロプロセッサか又は
    マイクロコンピュータに適用される、請求項１９〜２７
    いずれか１項記載の装置。
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