JP6951016B2 - 切り替え回路、管理システム、情報処理装置及びアクセス頻度の切り替え方法 - Google Patents

Description

本発明は、切り替え回路、管理システム、情報処理装置及びアクセス頻度の切り替え方法に関する。

情報処理装置には、障害発生時に障害情報を採取するサービスプロセッサ（以下、ＳＰと記載）を備えるものがある。ＳＰ及び関連する装置の一般的な構成を図８に示す。ＣＰＵ（central processing unit）１０１やＩＯ（input output）５０１，５０２で障害（情報処理装置の動作が可能な障害）が発生すると、メモリ４０１には、障害ログが格納される。ＳＰ３０１は、チップセット２０１およびＣＰＵ１０１を介してメモリ４０１から障害ログを採取する。

関連する技術として、特許文献１には、ＣＰＵとＳＰと外部記憶からなる情報処理装置において、ＣＰＵと同じサイクルタイムで動作する障害情報採取機構が、専用のローカルメモリへ障害情報を書き込んで退避し、全ての障害情報を退避した後にＳＰが、ローカルメモリから障害情報を採取するようにした情報処理装置が開示されている。
また、特許文献２には、２個のメインメモリと２個の保守診断プロセッサを備え、２個のメインメモリのそれぞれに２個の保守診断プロセッサを接続し、１個の保守診断プロセッサが故障した場合でも、残りの保守診断プロセッサに切り替えることよって、メインメモリに格納された障害ログを採取可能とする方法が開示されている。

特開昭６２−０７３３４１号公報 特開昭６３−２１３０３７号公報

一般にＳＰ３０１がメモリ４０１にアクセスする場合、ＣＰＵ１０１で稼働するＯＳ等がメモリ４０１にアクセスしているか否かにかかわらず、ＳＰ３０１が優先してメモリ４０１へアクセスする。そのため、ＣＰＵ１０１にて、高速に処理されるべきＪＯＢが実行されている場合でも、ＳＰ３０１からのメモリ４０１へのアクセスにより、ＣＰＵ１０１のメモリアクセス性能が悪化してしまう。また、ＳＰ３０１からのメモリアクセス間隔が短ければ短いほどメモリの帯域をＳＰ３０１が占有してしまい、ＣＰＵ１０１からのメモリアクセス性能が悪化してしまう。
特許文献１、２にはこのような課題を解決する手段は開示されていない。

そこでこの発明は、上述の課題を解決する切り替え回路、管理システム、情報処理装置及びアクセス頻度の切り替え方法を提供することを目的としている。

本発明の一態様によれば、切り替え回路は、ＣＰＵと、メモリと、チップセットと、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、を含む情報処理装置において、前記チップセットと前記サービスプロセッサの間で情報を転送するインタフェースを切り替える切り替え回路であって、前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへのアクセスが可能な前記サービスプロセッサから前記メモリへのアクセス頻度を切り替える切り替え部と、前記サービスプロセッサと前記メモリの間で情報を転送する転送速度の異なる複数のインタフェースと、を備え、前記切り替え部は、所望のアクセス頻度に応じた転送速度の前記インタフェースを選択する。

また、本発明の一態様によれば、管理システムは、サービスプロセッサと、上記の切り替え回路と、を備える。

また、本発明の他の一態様によれば、情報処理装置は、ＣＰＵと、メモリと、チップセットと、前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへアクセスできる、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、上記の切り替え回路と、を備える。

また、本発明の他の一態様によれば、ＣＰＵと、メモリと、チップセットと、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、を含む情報処理装置において、前記チップセットと前記サービスプロセッサの間で情報を転送するインタフェースを切り替えることによって前記サービスプロセッサから前記メモリへのアクセス頻度の切り替え方法であって、前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへアクセスできる前記サービスプロセッサと前記メモリの間で情報を転送する転送速度の異なる複数のインタフェースの中から、前記サービスプロセッサから前記メモリへの所望のアクセス頻度に応じた転送速度の前記インタフェースを選択する、アクセス頻度の切り替え方法。

本発明によれば、サービスプロセッサのメモリへのアクセス頻度を適切に制御することができる。

本発明の一実施形態に係る情報処理装置の概略図である。 本発明の一実施形態による管理システムの一例を示す図である。 本発明の一実施形態によるアクセス頻度の切り替えによる影響を説明する第１の図である。 本発明の一実施形態によるアクセス頻度の切り替えによる影響を説明する第２の図である。 本発明の一実施形態による切り替え制御の一例を示す第１のフローチャートである。 本発明の一実施形態による切り替え制御の一例を示す第２のフローチャートである。 本発明の一実施形態における切り替え回路の最小構成を示す図である。 一般的なサービスプロセッサの動作を説明する図である。

以下、本発明の一実施形態に係るサービスプロセッサのメモリへのアクセス頻度を切り替える制御について図面を参照して説明する。
図１は、本発明の一実施形態に係る情報処理装置の概略図である。
図１に情報処理装置１を示す。情報処理装置１は、ＣＰＵ１０１と、チップセット２０１と、ＳＰ（サービスプロセッサ）３０１と、メモリ４０１と、ＩＯ５０１，５０２とを備える。
ＣＰＵ１０１は、中央演算装置である。メモリ４０１は、ＣＰＵ１０１に接続されるメインメモリである。ＩＯ５０１は、ＣＰＵ１０１に接続される周辺装置、例えば、ＰＣＩカード、ＳＡＴＡ（Serial ATA）コントローラ、ＳＡＳ（Serial Attached SCSI）コントローラ、通信装置等である。チップセット２０１は、ＣＰＵ１０１に接続されＣＰＵ１０１と周辺機器（例えば、ＩＯ５０２、ＳＰ３０１）との接続やそれらの制御を行う。ＳＰ３０１は、診断インタフェース７０１でチップセット２０１に接続され、チップセット２０１を介してＣＰＵ１０１、ＩＯ５０１，５０２、メモリ４０１にアクセス可能である。ＳＰ３０１は、例えば、情報処理装置１で障害が発生した時にＣＰＵ１０１やＩＯ５０１等の障害ログを、メモリ４０１から採取する管理装置である。
情報処理装置１は、この他にも例えば、図示しない補助記憶装置を備え、補助記憶装置がＯＳ（operating system）や各種アプリケーションなどのプログラムを記憶する。そして、ＣＰＵ１０１は、プログラムを補助記憶装置から読み出してメモリ４０１に展開し、当該プログラムを実行する。

ＳＰ３０１は、プロセッサを備えた装置である。ＳＰ３０１は、ＣＰＵ１０１が実行するＯＳやアプリケーションおよびＩＯ５０１，５０２によるメモリ４０１へのアクセスとは別に、独立してメモリ４０１へアクセスすることが可能である。より具体的には、ＯＳやアプリケーション又はＩＯ５０１，５０２によるメモリ４０１へのアクセスは順序が保障されており、順次処理される。一方、ＳＰ３０１からのメモリアクセスは、これらとは異なり、ＯＳ等による処理が空になるまで待つことはなく、優先的にもしくは所定のルールに従って実行される。このため、ＳＰ３０１からメモリ４０１へのアクセスがあると、ＯＳ等によるメモリアクセス中に割り込みが発生し、ＯＳ等の処理は待たされることになる。ＳＰ３０１からのメモリアクセスの間隔が短ければ短いほど、メモリの帯域をＳＰ３０１が占有してしまい、その間のＯＳ等によるメモリアクセス頻度は低下し、実行性能は低下する。これに対し、例えば、ＳＰ３０１からのメモリアクセス間隔を、設計上の最適と考えられる間隔に調整（遅くする）したり、ＳＰ３０１によるメモリアクセスとＯＳ等によるメモリアクセスとの間で優先度を設けたりといった対応も可能である。しかし、例えば、ＣＰＵ１０１等で障害が重なり大量の障害ログを採取しなければならない場合にＳＰ３０１からのメモリアクセスに制限を加えると、障害ログの採取に時間がかかり適切なタイミングでユーザへ障害の報告を行うことができない可能性がある。また、障害ログの採取に時間がかかると、メモリ４０１における障害ログ格納領域のサイズは有限なため、障害ログが上書きされてしまったり、より大きな障害ログ格納領域の確保が必要となったりする可能性がある。

そこで、本実施形態ではＳＰ３０１からメモリ４０１へのアクセス頻度を調整する機構を設ける。そして、例えば、大量の障害ログがメモリ４０１に格納されていれば、ＳＰ３０１からメモリ４０１へのアクセス頻度を多くして速やかに障害ログを採取できるようにする。反対にＣＰＵ１０１が優先すべきＪＯＢを実行している場合などには、ＳＰ３０１からメモリ４０１へのアクセス頻度を少なくして、ＪＯＢの実行を妨げないように制御することを可能とする。

具体的には、チップセット２０１内にレジスタ６０１を設け、レジスタ６０１が、ＳＰ３０１からメモリ４０１へのアクセス頻度を切り替える処理を行う。レジスタ６０１は、ＯＳ等とＳＰ３０１から切り替え指示を受け付けて、それに従って、アクセス頻度の切り替えを行う。次に図２を用いて、レジスタ６０１が高速モードと低速モードを切り替える制御について説明する。なお、高速モードおよび低速モードについては後述する。また、ＳＰ３０１と、ＳＰ３０１がメモリ４０１へアクセスする頻度を調整する機構とを含んで管理システム２と呼ぶ。図１の構成では、管理システム２は、チップセット２０１と、ＳＰ３０１と、レジスタ６０１と、診断インタフェース７０１と、を含む。

図２は、本発明の一実施形態による管理システムの一例を示す図である。
ＳＰ３０１は、高速／低速切り替え部８０３と、デコード／エンコード部８０４と、シリアル変換部８１２と、パラレル変換部８２２と、メモリアクセス・リプライ制御部９０１と、を備える。
メモリアクセス・リプライ制御部９０１は、メモリ４０１へのアクセス要求を発行する。また、メモリアクセス・リプライ制御部９０１は、メモリ４０１から採取した情報（障害ログ等）をユーザへ提供する。

デコード／エンコード部８０４は、メモリアクセス要求については、所定の形式でエンコードし、エンコード後の情報を高速／低速切り替え部８０３へ出力する。また、デコード／エンコード部８０４は、メモリアクセス要求に対するリプライについては、高速／低速切り替え部８０３から取得した情報（リプライ）をデコードして、メモリアクセス・リプライ制御部９０１へ出力する。

高速／低速切り替え部８０３は、レジスタ６０１からの指示により、低速な診断インタフェース７０２と高速な診断インタフェース７０３の何れかを選択する。低速な診断インタフェース７０２が選択された場合、チップセット２０１とＳＰ３０１の間の通信がシリアル転送となり、転送速度は低速となる。高速な診断インタフェース７０３が選択された場合、チップセット２０１とＳＰ３０１の間の通信がパラレル転送となり、転送速度が高速となる。低速な診断インタフェース７０２が選択された場合、ＳＰ３０１からメモリ４０１へのアクセス頻度は、診断インタフェース７０３が選択された場合に比べ低下する。高速な診断インタフェース７０３が選択された場合、ＳＰ３０１からメモリ４０１へのアクセス頻度は、診断インタフェース７０２が選択された場合に比べ増加する。

シリアル変換部８１２は、高速／低速切り替え部８０３が、低速な診断インタフェース７０２を選択した場合、デコード／エンコード部８０４が出力した情報（アクセス要求）をシリアル変換する。また、シリアル変換部８１２は、診断インタフェース７０２を介してチップセット２０１から取得した情報（リプライ）をＳＰ３０１内で使用する形式に変換する。

パラレル変換部８２２は、高速／低速切り替え部８０３が、高速な診断インタフェース７０３を選択した場合、デコード／エンコード部８０４が出力した情報（アクセス要求）をパラレル変換する。また、パラレル変換部８２２は、診断インタフェース７０３を介してチップセット２０１から取得した情報（リプライ）をＳＰ３０１内で使用する形式に変換する。

診断インタフェース７０１は、低速な診断インタフェース７０２と、高速な診断インタフェース７０３を含む。診断インタフェース７０２は、例えば、シリアルバスである。診断インタフェース７０３は、例えば、パラレルバスである。

チップセット２０１は、レジスタ６０１と、デコード／エンコード部８０１と、高速／低速切り替え部８０２と、シリアル変換部８１１と、パラレル変換部８２１と、メモリアクセス・リプライ制御部９０２と、を備える。
レジスタ６０１は、ＣＰＵ１０１で稼働するＯＳやアプリケーション又はＩＯ５０１等に基づくメモリアクセスと、ＳＰ３０１からのメモリアクセスのうち、何れを優先するかによって診断インタフェース７０１を切り替える指示を行う。
デコード／エンコード部８０１は、メモリアクセス要求については、ＳＰ３０１から取得した情報をデコードし、メモリアクセス・リプライ制御部９０２へ出力する。また、デコード／エンコード部８０１は、メモリアクセス・リプライ制御部９０２がメモリ４０１から取得した情報（リプライ）を、所定の形式でエンコードし、エンコード後の情報を高速／低速切り替え部８０２へ出力する。

高速／低速切り替え部８０２は、レジスタ６０１からの指示により、低速な診断インタフェース７０２と高速な診断インタフェース７０３の何れかを選択する。
シリアル変換部８１１は、診断インタフェース７０２を介してシリアル転送された情報を、チップセット２０１内で使用する形式に変換し、デコード／エンコード部８０１へ出力する。また、シリアル変換部８１１は、デコード／エンコード部８０１が出力した情報をシリアル変換して、診断インタフェース７０２へ出力する。
パラレル変換部８２１は、診断インタフェース７０３を介してパラレル転送された情報を、チップセット２０１内で使用する形式に変換し、デコード／エンコード部８０１へ出力する。また、パラレル変換部８２１は、デコード／エンコード部８０１が出力した情報をパラレル変換して、診断インタフェース７０３へ出力する。

なお、すべてのメモリアクセスのリプライは折り返しであるため、ＳＰ３０１が、低速な診断インタフェース７０２を介してメモリアクセスを要求した場合、リプライは、同様に診断インタフェース７０２を介してＳＰ３０１へ転送される。また、ＳＰ３０１が、高速な診断インタフェース７０３を介してメモリアクセスを要求した場合、リプライは、診断インタフェース７０３を介してＳＰ３０１へ転送される。
診断インタフェース７０２を用いたメモリアクセスを低速モード、診断インタフェース７０３を用いたメモリアクセスを高速モードと記載する。

次に低速モードと高速モードの動作の比較を図３、図４を用いて行う。
図３は、本発明の一実施形態によるアクセス頻度の切り替え結果を説明する第１の図である。
図３に低速モードおよび高速モードでのメモリアクセスにおいて、ＳＰ３０１からメモリ４０１へメモリアクセスを行い、そのリプライがＳＰ３０１まで返却される場合の各構成における処理時間を示す。なお、図中、「ＲＥＱ」はリクエスト、つまりメモリアクセス中であることを示し、「ＲＰＹ」はメモリからリプライが返却される処理中であることを示す。図３に示す各過程の処理において、低速モードであれ、高速モードであれ、診断インタフェース７０１（７０２および７０３）の転送時間以外は同じ処理時間である。具体的には、以下のようになる。
（１）「Ａ１」の時間は、ＳＰ３０１でメモリアクセス要求を準備する時間であり、高速モード、低速モードとも処理時間は変わらない。
（２）「Ａ２」の時間は、ＳＰ３０１が、メモリアクセス要求の結果を受け取る時間であり、高速モード、低速モードとも処理時間は変わらない。
（３）「Ｃ１」の時間は、メモリアクセスに要する時間であり、ＣＰＵ１０１を介してメモリ４０１にアクセスしているため、高速モード、低速モードとも処理時間は変わらない。
（４）「Ｂ１」および「Ｂ３」の時間は、ＳＰ３０１からチップセット２０１へメモリアクセス要求を診断インタフェース７０１によって転送する時間である。
高速モード時、アクセス要求情報は、診断インタフェース７０３によってパラレル転送され、高速に転送される（「Ｂ１」）。
低速モード時、アクセス要求情報は、診断インタフェース７０２によってシリアル転送され、低速に転送される（「Ｂ３」）。
（５）「Ｂ２」および「Ｂ４」の時間は、チップセット２０１からＳＰ３０１へメモリ４０１からのリプライを診断インタフェース７０１によって転送する時間である。
高速モード時、リプライの情報は、診断インタフェース７０３によってパラレル転送され、高速に転送される（「Ｂ２」）。
低速モード時、リプライの情報は、診断インタフェース７０２によってシリアル転送され、低速に転送される（「Ｂ４」）。

図３を参照すると、低速モードの場合、［１］から［２］と［１］から［３］の差分Ｄ１だけＳＰ３０１からメモリ４０１のメモリアクセスに要する時間が長くなり、ＯＳからのメモリアクセスへの影響が少なくなることが分かる。
上記をまとめると、ＳＰ３０１からのシリアル転送であれば、メモリ４０１へのアクセス間隔が長くなり、アクセス頻度は低下する。その結果、相対的にＯＳからのメモリアクセスが優先される。ＳＰ３０１からのパラレル転送であれば、メモリ４０１へのアクセス間隔が短くなり、アクセス頻度は増加する。その結果、相対的にＳＰ３０１からのメモリアクセスが優先される。

メモリアクセス要求には、ライト（Ｗｒｉｔｅ）命令の場合、コマンド、アドレス、ライトデータが含まれる。また、リード（Ｒｅａｄ）命令の場合、メモリアクセス要求には、コマンド、アドレスが含まれる。
また、リプライの情報には、ライト命令の場合はリプライを示すコード情報が含まれ、リード命令の場合には、リプライを示すコード情報とリプライデータが含まれる。

一例ではライト命令の場合、コマンド８ｂｉｔ、アドレス３２ｂｉｔ、ライトデータ８Ｂｙｔｅの計１０４ｂｉｔが必要になり、それに対するリプライでは、リプライを示す８ｂｉｔが必要となる。
リード命令の場合、コマンド８ｂｉｔ、アドレス３２ｂｉｔの計４０ｂｉｔが必要で、リプライでは、リプライを示す８ｂｉｔとリプライデータの８Ｂｙｔｅの計７２ｂｉｔが必要となる。
なお、これらの値は、装置に依存するため、上記の８ｂｉｔ、３２ｂｉｔ、８Ｂｙｔｅより少ない場合や多い場合もある。またライトイネーブル、補助情報が付加される場合もある。

次にライト命令のメモリアクセス（１０４ｂｉｔ）の場合を例に、高速モードと低速モードの具体的な処理時間の違いを図４に示す。
図４は、本発明の一実施形態によるアクセス頻度の切り替え結果を説明する第２図である。
図４（ａ）は、低速モード時のタイムチャートである。図４（ｂ）は、高速モード時のタイムチャートである。１Ｔを単位時間とすると、図４（ａ）のシリアル転送では、１０４ｂｉｔを送信するために１０４Ｔが必要である。図４（ｂ）のパラレル転送では、８ｂｉｔ幅のパラレル転送とした場合に１３Ｔが必要となる。この例では、シリアル転送とパラレル転送の差分は９１Ｔとなる。アクセス要求は連続して転送されるため、シリアル転送の場合、この差分だけＳＰ３０１からのメモリアクセスは空くことになり、ＯＳからのメモリアクセスとの競合が少なくなる。つまり、ＳＰ３０１からのメモリアクセスを優先したい場合には、高速モードが適し、ＯＳからのメモリアクセスを優先したい場合には、低速モードが適している。

次に図５を用いてアクセス頻度の切り替え制御の流れについて説明する。
図５は、本発明の一実施形態による切り替え制御の一例を示す第１のフローチャートである。
初期状態では、高速モード、低速モードの何れかに設定されているとする。
まず、レジスタ６０１は、ＯＳ又はＳＰ３０１からアクセス頻度の切り替え要求を取得する（ステップＳ１１）。例えば、ＯＳ等が、優先度の高いＪＯＢを実行している場合、ＯＳは、そのＪＯＢが完了するまでＳＰ３０１からの割り込みの影響を低減するためにレジスタ６０１へ低速モードへの切り替えを指示する。あるいは、ＳＰ３０１は、チップセット２０１や図示しない所定の外部割込み用のインタフェースを介して、ＣＰＵ１０１やＩＯ５０１等での障害の発生を検出すると、障害ログの速やかな取得を行うためにレジスタ６０１へ高速モードへの切り替えを指示する。

レジスタ６０１は、高速モード又は低速モードへの切り替え指示を受け付けると、アクセス頻度を切り替える（ステップＳ１２）。具体的には、レジスタ６０１は、高速／低速切り替え部８０２と、高速／低速切り替え部８０３へ、低速モード又は高速モードを指示する。高速／低速切り替え部８０２、８０３は、レジスタ６０１からの指示に基づいて、診断インタフェース７０１の何れかを選択する。例えば、低速モードを指示された場合、高速／低速切り替え部８０２、８０３は、診断インタフェース７０２を選択する。また、高速モードを指示された場合、高速／低速切り替え部８０２、８０３は、診断インタフェース７０３を選択する。より具体的には、低速モードの場合、高速／低速切り替え部８０２は、デコード／エンコード部８０１とシリアル変換部８１１とを接続し、高速／低速切り替え部８０３は、デコード／エンコード部８０４とシリアル変換部８１２とを接続する。また、高速モードの場合、高速／低速切り替え部８０２は、デコード／エンコード部８０１とパラレル変換部８２１とを接続し、高速／低速切り替え部８０３は、デコード／エンコード部８０４とパラレル変換部８２２とを接続する。

これにより、例えば、ＣＰＵ１０１による優先度の高いＪＯＢの実行中にＳＰ３０１からメモリ４０１へのアクセスがあったとしても、実行速度の低下を抑制しつつＪＯＢを実行することができる。また、障害発生時には、ＳＰ３０１は、優先的に障害ログを採取することができる。

なお、上記の例では、アクセス頻度を、高頻度（高速モード）と低頻度（低速モード）の２段階で切り替えることとしたが、アクセス頻度の切り替えは、３段階以上で行ってもよい。その場合、例えば、異なる転送幅を有する複数の診断インタフェースを設けることでアクセス頻度を３段階以上で切り替えることができる。例えば、上記で例示した８ｂｉｔ幅の他に４ｂｉｔ幅の診断インタフェース（中速モード）を設け、レジスタ６０１が、低速モード、中速モード、高速モードの３段階の何れかに切り替えるようにしてもよい。あるいは、さらにアクセス頻度を増加させたｂｉｔ幅でパラレル転送を行う診断インタフェースを設けてもよい。そしてレジスタ６０１は、ＳＰ３０１からメモリ４０１へのアクセスの優先の程度に応じて、中速モードを選択するか、最優先にする場合には最も高速なモードを選択してもよい。

また、レジスタ６０１は、ＯＳおよびＳＰ３０１の両方からアクセス頻度の切り替え指示を受け付けるが、ＯＳとＳＰ３０１との間で優先度を設定できてもよい。例えば、ＳＰ優先モードとＯＳ優先モードの２つの動作モードを設け、ＳＰ優先モードの場合には、低速モードから高速モードへの変更はＯＳとＳＰ３０１からで可能であるが、ＯＳは高速モードから低速モードへの変更は禁止とする。また、ＯＳ優先モードの場合には、高速モードから低速モードへの変更はＯＳとＳＰ３０１から可能であるが、ＳＰ３０１は低速モードから高速モードへの変更は禁止とする。図６にＳＰ優先モードおよびＯＳ優先モードの場合のアクセス頻度の変更制御の一例を示す。

図６は、本発明の一実施形態による切り替え制御の一例を示す第２のフローチャートである。
初期状態では、高速モード、低速モードの何れかに設定されているとする。また、動作モードは、ＯＳ優先モードとＳＰ優先モードの何れかに設定されているとする。
レジスタ６０１は、アクセス頻度の切り替え要求があるか無いかを判定する（ステップＳ２１）。切り替え要求が無い場合（ステップＳ２１；Ｎｏ）、アクセス頻度の切り替え要求があるまで待機する。切り替え要求があった場合（ステップＳ２１；Ｙｅｓ）、レジスタ６０１は、現在の動作モードを判定する（ステップＳ２２）。動作モードがＳＰ優先モードの場合、切り替え要求の依頼元がＯＳやＩＯ５０１等で、かつ、低速モードへの切り替え要求かどうかを判定する（ステップＳ２３）。この条件を満たす場合、レジスタ６０１は、アクセス頻度の切り替え要求を破棄し、アクセス頻度の切り替えを行わない（ステップＳ２６）。ステップＳ２３の条件を満たさない場合、レジスタ６０１は、要求どおり、アクセス頻度を切り替える（ステップＳ２５）。例えば、ＳＰ３０１が、高速モードでの動作中に低速モードへの切り替えを指示した場合、レジスタ６０１は、アクセス頻度を低速モードへ切り替える。

また、ステップＳ２２の判定にて、動作モードがＯＳ優先モードの場合、切り替え要求の依頼元がＳＰ３０１で、かつ、高速モードへの切り替え要求かどうかを判定する（ステップＳ２４）。この条件を満たす場合、レジスタ６０１は、アクセス頻度の切り替え要求を破棄し、アクセス頻度の切り替えを行わない（ステップＳ２６）。ステップＳ２４の条件を満たさない場合、レジスタ６０１は、アクセス頻度を切り替える（ステップＳ２５）。例えば、ＣＰＵ１０１で稼働するＯＳ等が、低速モードでの動作中に高速モードへの切り替えを指示した場合、レジスタ６０１は、アクセス頻度を高速モードへ切り替える。
このような動作モード別の高速モードと低速モードの切り替え制御により、動作モードをＯＳ優先モードに設定しておけば、ＯＳが実行するＪＯＢの実行速度の低下を抑制することができる。また、動作モードをＳＰ優先モードに設定しておけば、ＳＰ３０１が実行する障害ログの採取を優先して行うことができ、障害ログの上書きによる消失等を防ぐことができる。

また、アクセス頻度を３段階で設定する場合、例えば、ステップＳ２３にて、ＯＳの要求による中速モードへの変更は許容するようにしてもよい（例えば、ＯＳから高速モードの要求があった場合、中速モードに切り替える等）。あるいは、ステップＳ２４にて、ＳＰ３０１の要求による中速モードの変更は許容するようにしてもよい。

なお、ＯＳ優先モードとＳＰ優先モードは動的に設定できてもよい。何れの動作モードも設定されていないことを条件に、例えば、ＯＳがＯＳ優先モードの設定をレジスタ６０１へ指示する。あるいは、ＳＰ３０１がＳＰ優先モードの設定をレジスタ６０１へ指示する。レジスタ６０１は、この指示に基づいて動作モードを設定する。そして、例えば、優先度の高いＪＯＢが終了すると、ＯＳは、レジスタ６０１へＯＳ優先モードの解除を指示する。あるいは、障害ログの採取が完了すると、ＳＰ３０１は、レジスタ６０１へＳＰ優先モードの解除を指示する。レジスタ６０１は、この指示に基づいて動作モードの設定を解除する。

本実施形態によれば、ＯＳ等およびＳＰ３０１から指示可能なレジスタ６０１により、ＳＰ３０１からメモリ４０１へのアクセス頻度を動的に変更することができる。これにより、メモリアクセスの競合を回避し、ＣＰＵ１０１からのメモリアクセスとＳＰ３０１のメモリアクセスを状況に応じて最適化することができる。

例えば、優先度の高いＪＯＢを実行する場合、ＳＰ３０１からメモリ４０１への頻繁なアクセスによる影響を低減するためにＳＰ３０１からメモリ４０１へのアクセス頻度を低下させ、ＪＯＢの実行に多くのメモリアクセスを割り当てることができる。また、障害処理を優先する場合やメモリ上に大量の障害ログが格納されている場合には、ＳＰ３０１からメモリ４０１へのアクセス頻度を増加させることができる。

上記説明では、図１の構成を例に説明を行ったが、チップセット２０１とメモリ４０１が接続されていてもよい。この場合、ＳＰ３０１は、チップセット２０１を介してメモリ４０１へアクセスする。また、図１に例示した構成では、ＣＰＵ１０１、メモリ４０１は、それぞれ１個であるが２個以上で構成されてもよい。また、冗長化の為、複数のＳＰが設けられていてもよい。
また、ＣＰＵ１０１と、メモリ４０１と、チップセット２０１と、ＩＯ５０１、５０２を１つの構成単位（Ｃｅｌｌと記載する。）として、複数のＣｅｌｌを含む構成としてもよい。この構成では、例えば、１台のＳＰ３０１が何れかのＣｅｌｌのチップセット２０１と接続される。そして、ＳＰ３０１は、接続されたチップセット２０１のレジスタ６０１のアクセス頻度を切り替える。他のＣｅｌｌにおいては、この切り替え指示は適用されず、これまで通りの処理を継続する。

また、本実施形態のＳＰ３０１からメモリ４０１へのアクセス頻度の切り替え制御は、以下のような機能を有する切り替え回路１０によって実現が可能である。
図７は、本発明の一実施形態における切り替え回路の最小構成を示す図である。
図示するように切り替え回路１０は、少なくとも切り替え部１１と複数のインタフェース１２−１、１２−２、・・・１２−ｎとを備える。
切り替え部１１は、ＣＰＵ１０１で稼働するプログラム又はＩＯに基づくメモリ４０１へのアクセスと独立してメモリ４０１へアクセスが可能なＳＰ３０１（管理装置）からメモリ４０１へのアクセス頻度を切り替える。
複数のインタフェース１２−１〜１２−ｎは、アクセス頻度ごとに設けられたＳＰ３０１とメモリ４０１の間で情報を転送する転送速度の異なる複数のインタフェースである。
切り替え部１１は、インタフェース１２−１〜１２−ｎの中から、所望のアクセス頻度に応じた転送速度のインタフェース１２−１等を選択する。
図２の構成と対比すると、切り替え部１１は、レジスタ６０１および高速／低速切り替え部８０２，８０３に相当し、インタフェース１２−１〜１２−ｎは、診断インタフェース７０２，７０３に相当する。

その他、本発明の趣旨を逸脱しない範囲で、上記した実施の形態における構成要素を周知の構成要素に置き換えることは適宜可能である。また、この発明の技術範囲は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。

１・・・情報処理装置
１０・・・切り替え回路
１１・・・切り替え部
１２−１、１２−２、１２−ｎ・・・インタフェース
１０１・・・ＣＰＵ
２０１・・・チップセット
３０１・・・ＳＰ（サービスプロセッサ）
４０１・・・メモリ
５０１，５０２・・・ＩＯ
６０１・・・レジスタ
７０１、７０２、７０３・・・診断インタフェース
８０１、８０４・・・デコード／エンコード部
８０２、８０３・・・高速／低速切り替え部
８１１、８１２・・・シリアル変換部
８２１、８２２・・・パラレル変換部
９０１、９０２・・・メモリアクセス・リプライ制御部

Claims (10)

1. ＣＰＵと、メモリと、チップセットと、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、を含む情報処理装置において前記チップセットと前記サービスプロセッサの間で情報を転送するインタフェースを切り替える切り替え回路であって、
   前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへのアクセスが可能な前記サービスプロセッサから前記メモリへのアクセス頻度を切り替える切り替え部と、
   前記サービスプロセッサと前記メモリの間で情報を転送する転送速度の異なる複数の前記インタフェースと、を備え、
   前記切り替え部は、所望のアクセス頻度に応じた転送速度の前記インタフェースを選択する、
   切り替え回路。
2. 複数の前記インタフェースには、前記情報をシリアルに転送するシリアルインタフェースと、前記情報をパラレルに転送するパラレルインタフェースと、
   が含まれる請求項１に記載の切り替え回路。
3. 異なる転送幅を有する複数の前記パラレルインタフェース、
   を備える請求項２に記載の切り替え回路。
4. 前記切り替え部は、前記サービスプロセッサから前記メモリへのアクセスを優先する場合、相対的に高速な転送速度の前記インタフェースを選択する、
   請求項１から請求項３の何れか１項に記載の切り替え回路。
5. 前記切り替え部は、前記プログラム又は前記ＩＯに基づく前記メモリへのアクセスを優先する場合、相対的に低速な転送速度の前記インタフェースを選択する、
   請求項１から請求項４の何れか１項に記載の切り替え回路。
6. 前記切り替え部は、前記プログラム又は前記ＩＯに基づく前記メモリへのアクセスを優先する第１優先モードの設定を受け付けた場合、前記サービスプロセッサから指示される所定の閾値より多いアクセス頻度への切り替え指示を受け付けない、
   請求項１から請求項５の何れか１項に記載の切り替え回路。
7. 前記切り替え部は、前記サービスプロセッサから前記メモリへのアクセスを優先する第２優先モードの設定を受け付けた場合、前記プログラム又は前記ＩＯに基づいて指示される所定の閾値より少ないアクセス頻度への切り替え指示を受け付けない、
   請求項１から請求項６の何れか１項に記載の切り替え回路。
8. サービスプロセッサと、
   請求項１から請求項７の何れか１項に記載の切り替え回路と、を備える、
   管理システム。
9. ＣＰＵと、メモリと、チップセットと、前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへアクセスできる、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、
   請求項１から請求項７の何れか１項に記載の切り替え回路と、
   を備える情報処理装置。
10. ＣＰＵと、メモリと、チップセットと、前記チップセットに接続されて前記チップセットを介して前記メモリへアクセスし障害情報を採取するサービスプロセッサと、を含む情報処理装置において、前記チップセットと前記サービスプロセッサの間で情報を転送するインタフェースを切り替えることによって前記サービスプロセッサから前記メモリへのアクセス頻度の切り替え方法であって、
    前記ＣＰＵで稼働するプログラム又はＩＯに基づく前記メモリへのアクセスと独立して前記メモリへアクセスできる前記サービスプロセッサと前記メモリの間で情報を転送する転送速度の異なる複数のインタフェースの中から、前記サービスプロセッサから前記メモリへの所望のアクセス頻度に応じた転送速度の前記インタフェースを選択する、
    アクセス頻度の切り替え方法。

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