JPS5854414B2 - デ−タ処理装置におけるデ−タ変換制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に関し、特にデータ処理装置に
おける主記憶装置内データの変換制御方式に関するもの
である。

従来、データ処理装置において主記憶装置内のデータを
変換する場合、例えばコード変換を実行する場合の制御
は、次の２つの方法により行なわれていた。

第１の方法は変換されるべきデータを一旦外部記憶装置
へ出力データ転送し、その後周辺制御装置又は周辺装置
によりデータ変換を実行しながら入力データ転送を実行
し、主記憶装置内のデータを変換する方法である。

また、第２の方法は中央処理装置が主記憶装置から１バ
イトずつ変換されるべきデータを読み出し、その内容を
あらかじめ主記憶装置内に準備した変換テーブルの開始
アドレスにたし込み、その値をアドレスとして変換テー
ブルから変換されたデータバイトを読み出し、該データ
バイトを主記憶装置のもとのアドレス又は任意のアドレ
スへ書き込む方法である。

上記第１の方法では、変換のために、アクセス・タイム
の長い外部記憶装置を使用するため、また第２の方法で
は、１バイトずつ変換のたびに、主記憶装置からの読み
出し、アドレス計算、算出アドレスによる主記憶装置か
らの読み出し、読み出した変換後のデータの主記憶装置
への書き込みという操作が必要なため、データ変換に要
する処理時間が長くなるという共通の欠点があった。

本発明の目的は、上記欠点に鑑み、データ変換に要する
処理時間を短縮できる極めて新規なる構成の、データ処
理装置における主記憶装置内データの変換制御方式を提
供することにある。

本発明の特徴は、共通部と該共通部に共通のインタフェ
ースを介して接続され、主として何個の入出力インタフ
ェースのデータ転送のバッファリング制御を行なう複数
のバッファリング制御部（ポート部）とから構成された
入出力制御装置におけるポート部の有する互換性に注目
し、該ポート部の内の少なくとも一つのポート部をデー
タ変換機能を有するデータ変換ユニットで予め置換して
おくことにある。

そして、データ変換命令によリ、中央処理装置が変換前
のデータの主記憶装置からの読み出しと、該データ変換
用ポートへの転送を制御し、同時に入出力制御装置の共
通部と該データ変換用ポートが、データの変換と、入出
力割込機能の内の入力データ転送制御を利用して入力デ
ータ転送として主記憶装置内へ変換後のデータの書き込
みを実行するようにしたことを特徴とするデータ変換制
御方式である。

すなわち、本発明によれば、デバイス的に見れば、従来
のデータ処理装置におけるポート部の少なくとも１つを
データ変換ユニットで単に置換するだけでよく、前述し
た従来の第１の方式のごとく外部記憶装置等を必要とし
ないので、極めて経済的となるばかりか、デニタ変換に
要する処理時間が大幅に短縮される。

さらに本発明は、システム的に見ても、変換後のデニタ
を入力データ転送として主記憶装置に書き込むものであ
るため、上記＠１の方式の周辺装置等による書き込みに
比べや操作が簡単であるばかりか大幅にデータ変換速度
も向上する。

さらに、本発明によるデータ変換制御方式は、１バイト
ずつ変換のたびに前述したような複雑な操作を繰り返す
第２の方式に比べて、極めて簡単な操作でよく、データ
変換に要する処理時間の短縮を実現できる。

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明に従って構成されたデータ処理装置のブ
ロック図であり、主記憶装置（以下ＭＭと称す）１と中
央処理装置（以下ＣＰと称す）２とはバス３で接続され
、これらは又、入出力制御装置（以下ＩＯＣと称す）４
ともそれぞれバス５゜６で接続されている。

ｌ０Ｃ４はポート７ａ、−７ｂ、７ｃ、７ｄを含み、周
辺制御装置（以下ＰＣと称す） ９ ａ ＊ ９ ｂ。

９ｃとバス８ ａ ｓ ８ ｂ ｓ ９ ｃでそれぞれ
接続されている。

ここで、１ｄは本発明の特徴とするデータ変換ユニット
としてのポート部であり、いかなるＰＣとも接続されて
いない。

又、ＰＣ９ａと周辺装置（以下ＩＯと称す）１１とはバ
ス１０で接続されている。

第２図にｌ０Ｃ４の共通部の具体的な構成を示し、また
第４図に本発明の特徴とするポート部１ｄの具体的な構
成を示もなお、第３図には入出力データ転送を実行する
一般的な互換性のあるポート部７ａ、γｂ、７ｃの具体
的な構成を参考に示しておく。

この第３図において、３１はデータバッファ、３２はデ
ータバッファアドレスレジスタ、３３はＩＯ番号レジス
タ、３４は入出力指令レジスタ、３５はカウントレジス
タ、３６は制御回路、３１はインタフェース信号制御回
路である。

第１図において、ＭＭｌには変換されるべきデータと、
Ｃ１０が実行するプログラムとが記憶されている。

また、第１図、第２図あるいは第３図においてＣＰＩ
２がＭＭｌ内のプログラムを順次読み出し解析し実行す
る手順、及びＣ１０の入出力命令によりｌ０Ｃ４がＭＭ
Ｉから一連の入出力指令語を取り出し、Ｃ１０の動作と
平行して実行し、かつＣ１０に入出力割込みを行ない、
ＭＭＩにデータを転送する手順が、従来同様になされる
ことは言うまでもない。

第５図は本発明におけるＣ１０がデータ変換に関して実
行すべき命令のフォーマットの一例を示したものである
。

Ｃ１０はこの変換命令５１を読み出すと、本発明の特徴
とするポートγｄの有無をポート番号５１ｅを調べるこ
とにより検知し、該ポートが存在しなければ、変換テー
ブルアドレス（ＡＳＩ）５１ｃｍ１で示されるＭＭ１内
に準備されている変換テーブルを使用し、一般に知られ
ている変換処理を実行する。

なお、該ポートの有無、その番号等に関する情報はあら
かじめ上記ポート番号領域に入力しておくものとする。

該ポートが存在すればＣ１０は第２図のバス５ａを通し
てｌ０Ｃ４の共通部のポート番号レジスタ１２、制御回
路１３ａ１アドレスレジスタ１４、カウントレジスタ１
５へ、ポート番号（第５図の５１ｅ）、変換の種類（Ｔ
ＲＣ）（第５図の５１ｂ）、変換後のデータのＭＭＩへ
の書き込み開始番地（ＡＳ３）（第５図の５１ｄ−２）
、変換総バイト数（ＩＴＣ）（第５図の５１ｄ−１）を
それぞれセットし、その他のレジスタ１６゜１γ、１８
を入力データ転送開始のための初期値にセットする。

なお、１９，２０，２１はｌ０Ｃ４の共通部およびポー
ト部間の信号線を示し、２２はデコーダ、１３ｂは入出
力要求制御回路である。

ｌ０Ｃ４は第２図のポート選択信号１９により選択され
たポート（すなわち、本実施例では１９ｄで選択される
第４図に示したデータ変換用ポート７ｄである。

）のＴＲＣレジスタ２４にＴＲＣ５１ｂをセットし、デ
ータバッファ２５、カウントレジスタ２γをリセットし
、制御回路２８を入力データ転送開始の初期値にセット
する。

これらの各情報をセットおよび各部の初期設定は、Ｃ２
０がバス５を通してｌ０Ｃ４へ動作ポート番号を指定し
て入出力命令を送ることによる一般的な初期設定手順と
同じであり、かつその時使用される入出力指令語の一般
例を示した第６図のＯＰコード、フラグ、データアドレ
ス、カウントに、ＯＰコード５１ ａ、ＴＲＣ５１ｂ、
ＡＳ３５１ ｄ−２，ＩＴＣ５１ｄ−１はそれぞれ対応
している。

ここで、通常のデータ転送用ポート（第３図）における
カウントレジスタ３５はＣ２０によりカウントレジスタ
１５と同じ値にセットさへＰＣとのインタフェース８上
を転送されたバイト数を記録するカウントレジスタであ
るが、本発明の特徴とするポート７ｄ（第４図）におけ
るカウントレジスタ２１は変換されるべきデータをセッ
トするレジスタとして使用される。

そこでＣ２０は、バス５ｂを通してｌ０Ｃ４と該ポート
１ｄの入力データ転送開始の初期設定が完了したことを
確認後、変換されるべきデータの開始番号（ＡＳ２ ）
５１ ｃ−２とＩＴＣ５１ｄ−１を使用して変換され
るべきデータを順番にＭＭｌからバス３を通して読み出
してはバス５を通して該ポートγｄのカウントレジスタ
２γヘセツトし、かつＣＰ２内部のレジスタにセットし
たＩＴＣ５１ｄ−１の値を読み出したバイト数だけ減じ
る。

該ポート７ｄでは、カウントレジスタ乏１にセットされ
た値を、あらかし、めＴＲＣレジスタ２４にセットされ
たＴＲＣ（変換の種類）により選択された変換ブロック
２６のアドレスとして使用し、該変換ブロック２６より
出力される変換のデータヲテータバツファ２５にセット
する。

ここで変換ブロック２６について説明する。

このブロックはＦＲＯＭ（プログラム可能読み出し専用
メモＩＪ）２６−１又は連想記憶素子と、デコーダ２６
−２とで構成し、カウントレジスタ２１にセットされる
データをアドレスとしてその内容をバッファ２５へ出力
するデータ変換回路を構成している。

データバッファ２５に変換後のデータがセットされた時
、又は適当なバイト数だけ溜った時、制御回路２８は、
入力割込要求信号２１ｄを励起する。

ｌ０Ｃ４は入出力要求制御回路１３ｂ（第２図）で他の
ポートからの要求をも考慮し、適当な時期に入出力割込
み信号５ｃを励起して、Ｃ２０へ割込み、ＭＭｌに変換
後のデータをバス６を通して入力データ転送し、カウン
トレジスタ１５を転送バイト数だけ減じる。

Ｃ２０は内部のカウントが０になるまでこの動作を実行
し、工ＯＣ４もまたカウントレジスタ１５がＯになるま
でこの動作を実行する。

ここで入出力割込みによるデータ転送はＣ２０の動作レ
ベルより高優先に設定されるため、Ｃ２０のこの命令実
行中に、変換後のデータはＭＭＩへ転送される。

ｌ０Ｃ４はカウンタ１５がＯになると、バス５を通して
ＣＰ２ヘデータ転送終了を報告し、又、Ｃ２０も内部の
カウントが０になっていることを確認して本命令の実行
を終了する。

なお、第４図において、２３はＩＯ番号レジスタ、２９
はデータ、３０はデータバッファアドレスレジスタであ
る。

上記した実施例は、第４図のごとくデータ変換ユニット
としてのデータ変換用ポート１ｄが３種類のデータ変換
を行なうために３つのデータ変換ブロック２６を有して
いる場合であるが、本発明はそれに限定されず１つ以上
のデータ変換ブロック２６を有していればよいことは言
うまでもない。

なお、多くのデータ変換ブロック２６を備えればそれだ
けデータ変換の種類の自由度が増加することも明らかで
あろう。

また、第４図に示したデータ変換用ポートの構成にすれ
ば、上記３種類以外のデータ変換を行なわせようとする
場合、そのデータ変換を達成し得るデータ変換ブロック
で単に置換するだけでよく、この観点から変換種類の自
由度を経済的に改善することができるものであると言う
ことができる。

以上に本発明を説明したが、本発明の要旨とするところ
はＩＯＣのポート部の互換性に着目して該ポート部の少
なくとも１つにデータ変換機能をもたせ、ＣＰがＭＭか
ら変換前のデータを読み出しさらにデータ変換用ポート
へ転送する制御を実行し、データ変換用ポートが変換後
のデータを入力データ転送としてＭＭへ書き込む制御を
実行することにある。

このように構成すれば、データ変換に要する処理時間が
従来よりも大幅に短縮される。

また、データ変換用ポートが不用の場合は、当然一般の
データ転送用ポートを容易に実装できるので極めて便利
である。

【図面の簡単な説明】

第１図は本発明に従って構成された入出力制御装置を含
むデータ処理装置のブロック図、第２図は第１図の入出
力制御装置の共通部の具体例を示すブロック図、第３図
は第１図の入出力制御装置のデータ転送用ポート部の具
体例を示すブロック図、第４図は第１図の入出力制御装
置の本発明の特徴とする変換専用ポート部の具体例を示
すブロック図、第５図は本発明に使用される命令のフォ
ーマットを示す図、第１図は典型的な入出力指令語のフ
ォーマットを示す図である。 １・・・・・・主記憶装置、２・・・・・・中央処理装
置、４・・・・・・入出力制御装置、７ａ、７ｂ、７Ｃ
・・・・・・通常のデータ転送用ポート、γｄ・・・・
・・本発明の特徴とするデータ変換用ポート。

Claims (1)

【特許請求の範囲】
1. １ 共通部および該共通部に接続されて個々の入出力イ
   ンタフェースの主としてデータ転送のバッファリング制
   御を行なう複数個のポート部からなる入出力制御装置と
   、中央処理装置と、主記憶装置とを有するデータ処理装
   置における主記憶装置内データの変換制御方式において
   、上記ポート部のうち少なくとも一つを、前記データ転
   送のバッファリング制御のためのインタフェースを保つ
   データ変換ユニットで予め置換しておき、該データ変換
   ユニットは、出力データ転送のバッファとして上記主記
   憶装置からの変換前のデータを受は取る手段と、該デー
   タを変換する手段と、変換後のデータを入力デアタ転送
   として上記主記憶装置へ転送する手段とを有し、データ
   変準命令により上記中央処理装置は変換前のデータを上
   記主記憶装置から取り出して上記データ変換ユニットへ
   送り込み、該データ変換ユニットは変換後のデータを入
   力データ転送として上記主記憶装置へ転送し書き込むこ
   とを特徴とするデータ処理装置におけるデータ変換制御
   方式。