JP2002543514A

JP2002543514A - ディスク・コントローラ・メモリ・アーキテクチャ用システムおよび方法

Info

Publication number: JP2002543514A
Application number: JP2000615882A
Authority: JP
Inventors: デニイン、ウイリアム、ダブリュー．; ホワイト、セオドア、シー．
Original assignee: クロジックコーポレーション
Priority date: 1999-05-05
Filing date: 2000-05-05
Publication date: 2002-12-17
Anticipated expiration: 2020-05-05
Also published as: KR20020019437A; WO2000067107A1; CA2370596A1; DE60026836T2; KR100638378B1; DE60026836D1; ATE321298T1; JP4741735B2; EP1188106A1; EP1188106B1; AU4825600A; CA2370596C

Abstract

(57)【要約】【課題】大容量記憶デバイスへの書込み、またはこれから読取られるデータをバッファし、アクセスする効果的、かつ、融通性のある方法およびシステムを提供すること。【解決手段】ディスク・ドライブ・インターフェースと、Ｉ／Ｏインターフェースと、ディスク・ドライブ・インターフェース間でデータのやり取りをするとともに、Ｉ／Ｏインターフェース間でデータのやり取りをするバッファ・メモリと、ディスク・ドライブ・インターフェースを少なくとも制御する第１プロセッサと、低水準タスクを少なくとも実行する第２プロセッサと、メモリ回路であって、バッファ・メモリに結合されたＤＭＡポートと、第１及び第２プロセッサに結合されたレジスタ・アクセス・ポートと、第１及び第２プロセッサに結合されたランダム・アクセスポートと、第１および第２プロセッサの少なくとも一つによってアクセス可能な読取ポインタと書込ポインタとを含むメモリ回路とを具備し、データに効果的にアクセスし、または記憶させる柔軟性のある、マルチポート・メモリ回路を含むディスク・ドライブ・コントローラ回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

（技術分野）本発明は概してディスク・コントローラ、より詳しくはマルチポート・メモリ
・アーキテクチャを有するディスク・コントローラに関する。

【０００２】

【従来の技術】

（背景技術）従来のコンピュータ・システムは一般的にいくつもの機能ユニットを含んでい
る。これらの機能ユニットは中央処理ユニット（ＣＰＵ）、メイン・メモリ、Ｉ
／Ｏデバイスおよび磁気ディスク・ドライブを含んでいる。従来のシステムにお
いて、メイン・メモリは、システム・バスまたはローカル・メモリ・バスを介し
てＣＰＵに強力に結合（接続）されている。このメイン・メモリは、ＣＰＵに対
して、実行時間でメイン・メモリに記憶されたデータまたはプログラム情報への
迅速なアクセスを提供する。一般的に、メイン・メモリはランダム・アクセス・
メモリ（ＲＡＭ）回路で構成される。ＣＰＵとメイン・メモリの組み合わせを含
むコンピュータ・システムは、しばしばホスト・システムと呼ばれる。

【０００３】メイン・メモリは一般的に磁気ディスク・ドライブよりも小さい。メイン・メ
モリは普通揮発性であり、一方磁気ディスク・ドライブは不揮発性である。従っ
て、プログラミング・データ情報はしばしば磁気ディスク・ドライブに記憶され
、必要に応じてメイン・メモリに読み取られる。ＣＰＵと接近して結合されたメ
イン・メモリとは逆に、磁気ディスク・ドライブは普通ＣＰＵにより遠くに結合
されている。磁気ディスク・ドライブがＣＰＵにより遠くに結合されているので
、磁気ディスク・ドライブへのアクセスは一般的に遅く、またメイン・メモリへ
のアクセスよりもより複雑である。ディスク・コントローラは一般的にホスト・
システムを磁気ディスク・ドライブに結合させるとともに、磁気ディスク・ドラ
イブのホスト・システムとのインターフェースの複雑な詳細(detail)を処理する
。ホスト・システムとディスク・コントローラ間の通信は普通、多様な標準Ｉ／
Ｏバス・インターフェースの一つを使用して提供される。

【０００４】磁気ハードディスク・ドライブ・アセンブリは普通、一つまたはそれ以上の磁
気ディスクで構成されている。各ディスクは一般的に多数の同心円リングないし
トラックを有しており、これにデータが記憶される。トラック自体は、最も小さ
いアクセス可能なデータ・ユニットであるセクターにさらに分割される。セクタ
ーは適切なトラックの上方に磁気ヘッドが配置されることによってアクセスされ
る。トラックの第１セクターは一般的にインデックス・パルスによって識別され
る。各々の別のトラックのセクターのスタートは、セクター・パルスで識別され
る。所望のセクターがヘッドの下方に回転されるまでドライブが待機し、データ
が読取りまたは書込みを実行する。データが一度に１ビットで、連続してアクセ
スされる。普通、ディスク・ドライブ中の各ディスクは、それ自身の読取／書込
ヘッドを有している。

【０００５】ディスク・ドライブは、ディスク・コントローラに接続される。ディスク・コ
ントローラは数々の機能を実行し、例えば、デジタルデータのアナログヘッド信
号への変換、アナログヘッド信号のデジタルデータへの変換、ディスク・フォー
マッティング、エラーチェック、論理−物理アドレスのマッピング、データ・バ
ッファリングである。例えば、ディスク・ドライブは、一般的にドライブからの
データをフォーマットする。ドライブからのデータは、シリアルに配列されてお
り、ディスク・コントローラは、シリアルデータをパラレル配列に変換する。

【０００６】データ・バッファ機能が、ホストと大容量記憶メモリ間のデータ伝送に使用さ
れる。ディスク・ドライブがホストからデータを供給ないし受け入れることので
きる速度が、ホストがデータを同様に読取りないし供給する速度と異なるので、
データ・バッファリングが必要とされる。従って、ディスク・コントローラは従
来通りハード・ドライブに読取り、書込みされるデータを一時的に記憶し、接続
されたＩ／Ｏバスの速度にデータを同期させるバッファ・メモリを含んでいる。
従って、バッファは、データがドライブとホスト間で交換されるレートと、デー
タがドライブに書込み、読取りされるレートとをデカップル(decouple)する。バ
ッファ機能は、各セクターが全体として読取り、または書込みされるので特に必
要である。

【０００７】Ｉ／Ｏバスとディスク・ドライブ両方にアクセスを提供することに加えて、バ
ッファ・メモリはディスク・コントローラのローカル・プロセッサによってしば
しばアクセスされる。従って、ディスク・コントローラ・バッファ・メモリはデ
ィスク・コントローラの多数の機能部によって、またホストによってアクセスさ
れる。従来のシステムにおいて、バッファ・メモリへのアクセスの競争は、ディ
スク・ドライブとホスト間だけでなく、しばしばバッファ・メモリと機能ユニッ
ト間のデータ伝送レートを大きく制限するボトルネックとなる。

【０００８】従来のディスク・コントローラに見られる別の機能的なボトルネックは、ロー
カル・プロセッサである。ローカル・プロセッサは一般的に、全体としてディス
ク・コントローラの管理だけでなく、Ｉ／Ｏバス・インターフェース回路、バッ
ファ・メモリ、ディスク・フォーマッタを管理する。さらに、従来のシステムは
ローカル・プロセッサを必要とし、データ伝送を低レベルでバッファ・メモリを
介して管理する。一般的な汎用プロセッサは、効率的な方法でこのようなアプリ
ケーション特定機能を処理するのに不適である。

【０００９】加うるに、従来のディスク・コントローラはそのプロセッサを十分に利用して
いない。例えば、ディスクからＩ／Ｏバスへの伝送データが一つまたはそれ以上
のディスク・コントローラ・プロセッサを使用している間、伝送がデータを供給
するディスク能力に勝っておれば、ディスクが追い付くまでプロセッサは無駄に
休止させられていることになる。

【００１０】

【課題を解決するための手段】

（発明の開示）本発明は概して大容量記憶デバイスへの書込み、またはこれから読取られるデ
ータをバッファし、アクセスする効果的、かつ、融通性のある方法およびシステ
ムに関する。

【００１１】一実施例において、ディスク・コントローラは大容量記憶デバイスとＩ／Ｏバ
ス間で伝送されるデータをバッファするのに使用されるデータ・バッファを含ん
でいる。別の実施例において、データ・バッファはマルチポート・メモリを含ん
でいる。このマルチポート・メモリは、一つまたはそれ以上のプロセッサだけで
なく、例として、ディスク・チャネルおよびＩ／Ｏチャネルのような複数のチャ
ネルに結合（接続）されている。

【００１２】一実施例において、マルチポート・メモリはランダム・アクセス・メモリと先
入れ先出し（ＦＩＦＯ）メモリ両方として使用されている。従って、先入れ先出
しメモリとして使用されるときは、マルチポート・メモリはディスク・チャネル
とＩ／Ｏチャネル間のデータをバッファするのに使用される。マルチポート・メ
モリはコンテキスト切り替えのために使用され、ここで一つまたはそれ以上のプ
ロセッサからのレジスタ・データがメモリの内外でスワップされる。本発明の一
実施例によって提供される効果的なレジスタ・スワッピングが、プロセッサが好
都合にタスク間の迅速な切り替えをすることを許容する。これは第１タスクが待
機状態にあれば非常に有利である。なぜなら、プロセッサ時間を浪費するよりは
むしろ、待機状態のための待機の間の休止を終了させ、プロセッサが別のタスク
に迅速に切り替え、待機状態が第１タスクの終了後、第１タスクにスイッチバッ
クするからである。

【００１３】さらに、一実施例において、ランダム・アクセス機構がマルチポート・メモリ
に記憶された選択データを迅速に検索する。例えば、メモリがファイバー・チャ
ネル・フレームおよび関連するＣＲＣデータを記憶するように使用されれば、Ｃ
ＲＣデータが、全フレームを読み取る必要なしに、直ちに検索することができる
。

【００１４】一実施例において、マルチポート・メモリはＤＭＡ（ダイレクト・メモリ・ア
クセス）メモリである。一つの例としての実施例において、マルチポート・メモ
リのポートはランダム・アクセス・ポート、ＦＩＦＯアクセス・ポート、レジス
タ・アクセス・ポート、および（または）バッファ・コントローラＤＭＡポート
を含んでいる。ランダム・アクセス・ポートはマイクロプロセッサ・インターフ
ェース・バスに結合され、次にこれが、ＦＩＦＯアクセス・ポートだけでなく、
マイクロプロセッサとマイクロコントローラのような一つまたはそれ以上のプロ
セッサに結合されている。レジスタ・アクセス・ポートもマイクロコントローラ
のような一つまたはそれ以上のプロセッサに結合されている。バッファ・コント
ローラＤＭＡポートがＣＲＣ（巡回冗長コード）チェッカーと、バッファ・メモ
リに結合されている。

【００１５】一実施例において、マルチポート・メモリは６４バイトからなり、またファイ
バー・チャネル・プロトコル命令全体を保有することができる。さらに、マルチ
ポート・メモリに関連するステート・マシンがいくつもの命令を実行することが
できる。別の実施例において、一つまたはそれ以上の命令がＩ／Ｏパケットない
しフレームを効果的に管理するように構成されている。なおも別の実施例におい
て、ステート・マシン命令が、次に示す命令の一つまたはそれ以上を含んでいる
。すなわち、フェッチ・カレントＦＣＰ（ファイバー・チャネル・プロトコル）
命令、アップデート・カレントＦＣＰポインタ命令、ロードＦＩＦＯ命令、アン
ロードＦＩＦＯ命令、ＣＲＣを伴うロードＦＩＦＯ、ＣＲＣを伴うアンロードＦ
ＩＦＯ、バッファ・メモリへの書込命令、およびバッファ・メモリからの読取命
令である。一実施例において、命令はマイクロプロセッサまたはマイクロコント
ローラからのさらなる介入なしに全ファイバー・チャネル命令をＦＩＦＯに伝送
せしめることで提供される。一実施例はダイレクト・フレーム・アクセスをファ
イバー・チャネル・フレームに提供する。別の実施例において、命令は停止およ
び（または）休止されることもある。

【００１６】

【発明の実施の形態】

（好ましい実施例の詳細な説明）本発明は概して大容量記憶デバイスへの書込み、またはこれから読取られるデ
ータをバッファリングする効果的、かつ、融通性のある方法およびシステムに関
する。

【００１７】図１に示したように、電子システム１００の一実施例において、ディスク・コ
ントローラ１０２がホスト・システム１０４を、ディスク・ポート１３６を介し
て例えば磁気ディスク・ドライブまたは光ディスク・ドライブのような大容量記
憶デバイス１０６にインターフェースするのに使用される。図示ディスク・コン
トローラ１０２はマイクロプロセッサ１０８、埋込コントローラ１１０、バッフ
ァ・メモリ１１２および外部ＤＭＡ（ダイレクト・メモリ・アクセス）デバイス
１１４を含んでいる。ディスク・コントローラが、デュアル・ループを有してい
るファイバ・チャネル・バスのようなＩ／Ｏバス１１６を介してホスト・システ
ム１０４に結合（接続）されている。埋込コントローラ１１０は、マイクロプロ
セッサ１０８に結合されたマイクロプロセッサ・インターフェース１１８を含ん
でいる。マイクロプロセッサ・バス１３０がマイクロプロセッサ・インターフェ
ース・ロジック１１８を外部ＤＭＡインターフェース１３４、マイクロコントロ
ーラ１２０、バッファ・コントローラ１２２および埋込コントローラ１１０内に
配備されたファイバー・チャネル・インターフェース１２４に結合させている。
次に、外部ＤＭＡインターフェース１３４が外部ＤＭＡデバイス１３４に、また
バッファ・コントローラ１２２に結合されている。バッファ・コントローラ１２
２は、バッファ・メモリ１１２とファイバー・チャネル・インターフェース１２
４にも結合されている。ファイバー・チャネル・インターフェース１２４は、イ
ンターフェース１２４内のファイバー・チャネル送受信回路を介してファイバー
・チャネル・ループ１１６に結合されている。ファイバー・チャネル・ループ１
１６は一つまたはそれ以上のホスト１０４にも結合されている。ファイバー・チ
ャネル・インターフェース１２４はファイバー・チャネル・プロトコルとＳＣＳ
Ｉプロトコル両方と通信するように使用することができる。

【００１８】データ・フロー・コントローラ１２６が、外部ＤＭＡインターフェース１３４
、バッファ・コントローラ１２２およびファイバー・チャネル・インターフェー
ス１２４に結合されている。ＥＣＣエンジン・モジュール１３２が、データ・バ
ス１２６を介してディスク・フォーマッタ１２８、バッファ・コントローラ１２
２およびファイバー・チャネル・インターフェース１２４に結合されている。

【００１９】ファイバー・チャネル・インターフェース１２４がファイバー・チャネル・プ
ロトコルを実行する。一実施例において、ファイバー・チャネル・インターフェ
ース１２４は、ファイバー・チャネル信号送信インターフェースのＦＣ−１およ
びＦＣ−２層を含むＦＣ−ＡＬ（ファイバー・チャネル調停ループ）プロトコル
を実行する。ファイバー・チャネル・インターフェース１２４は、エンコーダと
デコーダとクロック・スキュー・マネジメントのためのフレーム・バッファとフ
ァイバー・チャネル・プロトコル・ハンドラー・マシンを含む。ファイバー・チ
ャネル・インターフェース１２４は、ファイバー・チャネル・ループから受信さ
れたデータ列を承認し、フレーム・バッファ内の適切なエリアにルートする。フ
ァイバー・チャネル・インターフェース１２４の伝送経路が、フレーム・バッフ
ァからファイバー・チャネルにフレームを伝送する。ファイバー・チャネル・イ
ンターフェース１２４はフレーム・デリミタとフレーム・コントロールを自動的
に処理する。

【００２０】一実施例において、ディスク・フォーマッタ１２８がインターフェースをディ
スク１０６に提供する。ディスク・フォーマッタ１２８は、ローカル・プロセッ
サ１０８から制御情報とパラメータを受信する。次に、ディスク・フォーマッタ
１０８が要請アクションを実行する。マイクロプロセッサも、ディスク・ヘッド
のサーボ・コントロールのための信号処理と、ファイバー・チャネルによってデ
ータを通信するのに使用されるＳＣＳＩプロトコル管理のような他のタスクを処
理する。マイクロコントローラ１２０は、ファイバー・チャネル伝送管理タスク
のような低レベル・タスクを含む他のタスクを実行するのに使用され、これによ
ってプロセッサ１０８がオフロード（アンロード）される。従って、一実施例に
おいて、コントローラ・ワークロードが、より効果的なタスク実行を許容するマ
ルチプル・プロセッサ内で好都合に分割される。

【００２１】一実施例において、マイクロプロセッサ１２０は、８ビット・マシンであり、
８ビットかまたは１６ビットＤＭＡ伝送のいずれかを支持することができる。さ
らに、マイクロコントローラ１２０はレジスタと、数学的演算のために使用され
るアキュムレータを含む内部ＡＬＵを有している。

【００２２】一実施例において、バッファ・コントローラ１２２は同期ＤＲＡＭ（ＳＤＲＡ
Ｍ）コントローラと一体化されたマルチプル・チャネルＤＭＡコントローラであ
る。別の実施例において、バッファ・コントローラ１２２は４メガバイトまでの
バッファ・サイズを支持する。しかし、なおさらに別の実施例において、４メガ
バイトより大きいかまたは小さいサイズも同様に支持される。バッファ・コント
ローラ１２２が高速バッファ・メモリ１１２の初期化と検証（ベリファイ）も提
供し、また、初期化時に電力を低減させる。バッファ・コントローラ１２２はバ
ッファ・メモリ１１２の制御も提供し、一実施例において、同期ＤＲＡＭ（ＳＤ
ＲＡＭ）を使用して実行される。しかし、非同期ＲＡＭまたはスタティックＲＡ
Ｍのような他のメモリ・アーキテクチャも同様に使用できる。

【００２３】バッファ管理は４チャネル、高速、バースティングＤＭＡコントローラによっ
て提供される。バッファ・コントローラ１２２は、多様なモジュールとインター
フェース間のインターフェースを提供する。例を挙げると、バッファないしホー
ルディング・メモリ１１２、ディスク・チャネル、ＥＣＣチャネル、ファイバー
・チャネル、マイクロプロセッサ１０８およびマイクロコントローラ１２０を含
む。バッファ・コントローラ１２２は、ＳＤＲＡＭバッファ・メモリ１１２に出
入りするデータの移動を調整し、バッファする。各ＤＭＡチャネルがデータのマ
ルチプル・ブロックのＤＭＡバーストを支持し、高帯域伝送を許容する。各ＤＭ
Ａチャネルが、関連するコントロール、コンフィギュレーションおよびバッファ
・メモリ・アドレス・レジスタを有している。一実施例において、バッファ・メ
モリ１１２はアクセス・ターンないしアクセス期間を備えた他のユニットによっ
て分担されている。期間内で、伝送が完了するか、または関連する期間が経過す
るまで、所与のデータ・ソースがデータをバーストする。しかし、多数のＤＭＡ
チャネルが、異なるクロックで稼働するか、またはバッファ・コントローラ１２
２の速度とは異なる速度で稼働するモジュールに結合される。これによって、以
下に説明するように、ＦＩＦＯ（先入れ先出し）メモリとして構成されたメモリ
・ユニットが同期およびバッファ・チャネル・データに使用される。

【００２４】バッファ・コントローラ１２２がマイクロプロセッサ・アドレス・デコーディ
ング、バッファ・リソースのための優先権アービトレーション、ブロックＣＲＣ
（ＢＣＲＣ）チェッキング、および自動ＤＲＡＭリフレッシュ・コントロールも
提供する。一実施例において、ＣＲＣカルキュレータ／チェッカがフィードバッ
クを伴うアキュムレータを含んでいる。

【００２５】データ・フロー・コントローラ１２６が、データ伝送時間を、一実施例におい
ては、ディスク１０６とファイバー・チャネル・ポート間のデータのフローを自
動的にモニターし、制御することによって短縮する。これらのチャネル間のデー
タ・フローの自動制御は、一般的なディスク対ファイバー・チャネル・データ伝
送中に発生する多数の割り込みを減じる。さらに、データ・フロー・コントロー
ラ１２６がバッファのオーバーフローとアンダーフロー状態を自動的に阻止する
作用をし、一方でバッファがいっぱいになるかまたは空になる前に、ディスク・
フォーマッタまたはファイバー・チャネルＤＭＡチャネルを一時的にサスペンド
するか、または休止する。

【００２６】ホスト１０４とディスク１０６間の代表的なデータ・フロー操作について次に
説明する。一般的な書込操作は次のように進行する。ホスト１０４がファイバー
・チャネル・バス１１６により書込コマンド（命令）をディスク・コントローラ
１０２に送る。命令がファイバー・チャネル・インターフェース１２４を通過し
、次にバス・コントローラ１２４を介してバッファ・メモリ１１２にロードささ
れる。ディスク・コントローラへのホスト・パスをチャネル１と呼ぶ。一度、書
込命令がバッファ・メモリ１１２に書き込まれると、マイクロプロセッサ１０８
がバッファ・メモリ１１２からの命令を読取るとともに、命令書込操作のための
準備中にディスク・コントローラ・レジスタを適切に設定する。ディスク・コン
トローラ・レジスタは、バッファ・コントローラ１２２と関連するレジスタ、デ
ィスク・フォーマッタ１２８およびデータ・フロー・コントローラ１２６を含ん
でいる。一度、セットアップが完了し、ディスク・コントローラ１０２が既に書
込データを受信したことをマイクロプロセッサ１０８がホスト１０４に通知する
。次に、ホスト１０４がバッファ・メモリ１１２へのＤＭＡ（ダイレクト・メモ
リ・アクセス）伝送を初期化する。バッファ・ロード操作中、ＣＨ１モジュール
３１０が、書込データに基づいてＣＲＣを連続して計算する。計算されたＣＲＣ
が関連する書込データによりバッファ・メモリ１１２に記憶される。データ・フ
ロー・コントローラ１２６が、所与の多数のセクターがバッファ・メモリ１１２
に記憶されたときをモニターし、バッファ・メモリ１１２からバッファ・コント
ローラ１２２を介してディスク・フォーマッタ１２８への転送およびここからの
転送が初期化され、ディスク・フォーマッタ１２８がデータを書込チャネルを介
してディスク１０６に書き込む。データがバッファ・メモリ１１２から読み取ら
れ、ディスク１０６に書き込まれると、関連するＥＣＣコードが計算され、セク
ター・データの最後に付け加えられる。書込操作が完了すると、マイクロプロセ
ッサ１０８が割り込みを発生し、これがファイバー・チャネル・インターフェー
スによってホスト１０４に転送され、これによってホスト１０４が書込操作の完
了を通知する。

【００２７】読取操作が書込操作と同様の形態で、しかしこれとは逆に実行される。ホスト
１０４が読取命令をディスク・コントローラ１０２に送り、次に読取命令をバッ
ファ・メモリ１１２に記憶させる。こうしてマイクロプロセッサ１０８がバッフ
ァ・メモリ１１２からの命令を読取り、ディスク・コントローラ１０２の種々の
機能ブロックを初期化して読取りを実行する。データがディスク１０６から読み
取られ、ディスク・フォーマッタ１２８を介してバッファ・コントローラ１２２
に通され、またバッファ・コントローラ１２２からバッファ・メモリ１１２に通
される。データ及び関連するＣＲＣの両方が一緒にバッファ・メモリ１１２に記
憶される。ＥＣＣモジュール１３２がデータ転送をモニタし、このデータ記憶操
作を通してＥＣＣコードを計算する。ＥＣＣ計算の完了時に、ＥＣＣモジュール
１３２が、読取データ中に発生したエラーとバッファ・メモリ内のこれらのエラ
ーを適切に修正することを決定する。ＣＨ１モジュール３１０がバッファ・メモ
リ１１２からデータを読取り、次にバッファ・メモリ１１２からの結果として記
憶されたセクターのＣＲＣをチェックし、エラーが全くないことを保証する。一
度、データ中に、エラーが全く残っていないことが決定されると、データはバッ
ファ・メモリ１１２からバッファ・コントローラ１２２を介してまたホスト・バ
スから転送される。ＣＲＣコードが、このプロセスにおいて排除され、これによ
ってデータのみがホスト１０４に送られる。

【００２８】図２はバッファ・コントローラへのインターフェースの一実施例を示す。バッ
ファ・コントローラは、マイクロプロセッサ・インターフェース２０２、マイク
ロコントローラ・インターフェース２０４、ＥＣＣインターフェース２０６、デ
ィスク・フォーマッタ・インターフェース２０８、ホスト・インターフェース２
１２、およびＳＤＲＡＭバッファ・メモリ・インターフェース２１０に結合され
ている。バッファ・コントローラは対応するＦＩＦＯを利用して種々のインター
フェース間で転送されるデータをバッファする。

【００２９】図３はバッファ・コントローラ１２２の一実施例をより詳細に示した図である
。バッファ・コントローラ１２２は、４個のポートを備えたＦＩＦＯとして構成
可能なメモリ・ユニット３０２を含んでいる。例えば、ＭＰＦＩＦＯ３０２は
ランダムまたはダイレクト・アクセス・インターフェース、ＦＩＦＯまたはイン
ダイレクト・アクセス・インターフェース、レジスタ・アクセス・インターフェ
ース、およびバッファ・コントローラＤＭＡインターフェースを有している。Ｆ
ＩＦＯ３０２は多数のクライアントと他のデバイスによってアクセスされ、また
交換局 (スイッチング・ステーション）として作用し、データが一つの場所から
他の場所にルートされている間、一時的に記憶する。図示実施例において、ＤＭ
Ａインターフェースはバッファ・メモリ１１２へのアクセスを提供するように使
用される。レジスタ・アクセス・インターフェースは、その内のＦＩＦＯの全て
または一部がマイクロプロセッサによって内部レジスタ・ファイルとしてローカ
ル的にアドレス可能であり、いくつかのアクセス経路の一つをマイクロコントロ
ーラ１２０へ提供する。インダイレクト・アクセス・インターフェースは、その
内のＦＩＦＯの全てまたは一部がＦＩＦＯポインタを使用してアドレス可能であ
り、ここでも別のアクセス経路を提供する。ダイレクト・アクセス・インターフ
ェースは、その内のＦＩＦＯの全てまたは一部がランダム・アクセス・メモリと
してアドレス可能であり、またメモリマップされ、なおも別のアクセス経路を提
供する。

【００３０】一実施例において、ＦＩＦＯ３０２の全てまたは一部が、マイクロプロセッサ
１０８および（または）マイクロコントローラ１２０のような一つまたはそれ以
上のプロセッサのアドレス・スペース内にある。別の実施例において、ＦＩＦＯ
３０２は多少のポートを有している。多数のタイプのＦＩＦＯアクセス・ポート
を設けることにより、柔軟性、有効性およびＦＩＦＯ３０２を通るデータ転送量
が大きく高められる。ＦＩＦＯ３０２はさらにディスク・フォーマット・テーブ
ル、データ、プログラム・コード、およびＦＩＦＯ３０２内に、またはバッファ
・メモリ１１２内に記憶されたファイバー・チャネル命令ブロックにアクセスす
るマイクロプロセッサ１０８を提供する。例えば、ＦＩＦＯ３０２はバッファ・
メモリ１１２内に記憶されたプログラムをオーバーレイするのに使用できる。従
って、ＦＩＦＯ３０２はＭＰ（マイクロプロセッサ）ＦＩＦＯまたはＭＰＤＭ
ＡＦＩＦＯとも呼ばれる。

【００３１】一実施例において、ＭＰＦＩＦＯ３０２は６４バイトの記憶容量を含んでい
る。以下に説明するように、これが好都合に十分な記憶容量のメモリを提供し、
完全なファイバー・チャネル命令と、関連するＣＲＣとバッファ長さフィールド
を保持する。ファイバー・チャネル命令のフォーマットを図７に示す。ＦＩＦＯ
３０２はバッファ・メモリ１１２へのデータ、またこれからのデータをバースト
するのに使用できる。従って、データ転送待機時間が大きく短縮される。ランダ
ム・アクセス・ポートが、マイクロプロセッサ・バスおよびマイクロコントロー
ラ・バス１３０を介してアクセスできる。これらはマイクロプロセッサ１０８と
マイクロコントローラ１２０にそれぞれ接続されている。さらに、マイクロコン
トローラ１２０がレジスタ・アクセス・ポートを介してＭＰＦＩＦＯ３０２に
アクセスできる。バッファ・コントローラＤＭＡポートがＣＲＣチェッカとジェ
ネレータにだけでなく、ＳＤＲＡＭバッファ・メモリ１１２にもインターフェー
スを提供する。種々のバッファ・コントローラ機能ブロックないしモジュールが
内部バッファ・コントローラ・データ・バスによって相互結合されている。従っ
て、一実施例において、ＦＩＦＯ３０２はランダム・アクセス・メモリとしてダ
イレクト・アドレスすることによりアクセスできる。さらに、ＭＰＦＩＦＯ３
０２は、ＦＩＦＯアクセス・レジスタないしポートを介してＦＩＦＯ３０２にロ
ードおよびアンロードし、またこれからロードし、アンロードして先入れ先出し
メモリとしてアクセスすることができる。

【００３２】図４はマルチ・アクセス・チャネルを伴うＭＰＦＩＦＯ３０２のより詳細な
一実施例を示す。一実施例において、ＭＰＦＩＦＯ３０２は１６ｘ３２アレイ
４０２内で組織化された６４バイトまで記憶する。従って、ＦＩＦＯアレイ４０
２は１６個の３２ビットワードをホールドできる。一実施例において、ＦＩＦＯ
アレイ４０２はデュアル・ポート非同期スタティックＲＡＭ素子を使用して実行
される。二つのＲＡＭポートの一つが読取ポートであり、他のＲＡＭポートが書
込ポートである。読取ポートおよび書込ポートは各々別々に、かつ、独立して制
御される。読取ポートおよび書込ポートは一つまたはそれ以上のインターフェー
スまたはアクセス・ポートを介してアクセスすることができる。一実施例におい
て、ＦＩＦＯアレイ４０２は、内部レジスタ・ファイルとして、マイクロコント
ローラ１２０のような一つまたはそれ以上のプロセッサにアクセス可能である。
従って、ＦＩＦＯアレイ４０２は少ない時間で、ないし管理オーバーヘッドでマ
イクロコントローラ１２０によって迅速にアクセスすることができる。これは外
部メモリからのもっと遅くアクセスする従来のディスク・コントローラとを対比
したものである。

【００３３】図４に示したように、一実施例において、ＭＰＦＩＦＯ３０２はバッファ・
メモリ転送アドレス・レジスタ４０４、バッファ・メモリ転送カウンタ４０６、
ＭＰＦＩＦＯ命令レジスタ４０８、ＦＩＦＯ書込ポインタ４１０、ＦＩＦＯ読
取ポインタ４１２、ＦＩＦＯ利用カウンタ４１４、ＦＩＦＯアクセス・レジスタ
４１６、ＦＣＰ命令フェッチ・アドレス・レジスタ４２０、４２２、およびステ
ート・マシン４１８を含んでいる。上述したレジスタおよびカウンタはデータの
ＭＰＦＩＦＯ３０２への転送およびこれからのデータの転送を制御するのに使
用される。ＦＩＦＯアレイ４０２は内部マイクロコントローラ・レジスタ・ファ
イルに直接メモリマップされる。一実施例において、レジスタ、カウンタ、およ
びＦＩＦＯアレイ４０２は、マイクロプロセッサ１０８および（または）マイク
ロコントローラ１２０によってランダム・アクセス・メモリとしてアクセス可能
である。次に説明するように、ファイバー・フレームへのアクセスが非常に融通
性があり、またランダムＦＩＦＯロケーションに配置された関連するＣＲＣデー
タをロケーティングすることが提供される。

【００３４】一実施例において、セマフォが、ＦＩＦＯリソースにアクセスを試みて、マイ
クロプロセッサ１０８およびマイクロコントローラ１２０のようなマルチ・デバ
イス間の矛盾（不一致）を回避するのに使用される。従って、一実施例において
、レジスタがセマフォ・グラント・ビットを記憶するのに使用される。ポインタ
、カウンタ、アクセス・レジスタ等々のようなＦＩＦＯ３０２を使用すること、
またはＦＩＦＯ情報を修正することに使用する試みをする前に、リクエスト・デ
バイスが最初にセマフォを獲得することを試みる。

【００３５】ＭＰＦＩＦＯ命令レジスタ４０８が、バッファ・メモリ１１２からＭＰＦ
ＩＦＯ３０２への転送、またはＭＰＦＩＦＯ３０２からバッファ・メモリ１１
２への転送を初期化するのに使用される。多様なＦＩＦＯ命令がＦＩＦＯ３０２
とバッファ・メモリ１１２間のデータ転送を制御するのに使用される。転送命令
は、普通、四つのグループに分類することができる。これらの命令グループには
ロード／アンロード命令、読取／書込命令、制御命令、および自動化命令が含ま
れる。命令のいくつかはファイバー・チャネル・フレームにダイレクト・フレー
ム・アクセスができる。ロード／アンロード・データ転送命令は、先入れ先出し
メモリとしてＦＩＦＯ３０２を処理する。ロード／アンロード・データ転送命令
は、ＭＰＦＩＦＯ書込ポインタ４１０、ＭＰＦＩＦＯ読取ポインタ４１２、
およびＭＰＦＩＦＯ利用カウンタ４１４を使用してＦＩＦＯ３０２のロードお
よび（または）アンロードを実行する。一実施例において、一つまたはそれ以上
の転送命令がＦＩＦＯサイズより大きい転送を処理するように構成される。

【００３６】読取／書込データ転送命令が、ランダム・アクセス・メモリのようにＦＩＦＯ
を処理する。一実施例において、読取／書込命令がＦＩＦＯ３０２内のロケーシ
ョン・ゼロでスタートするデータを読取り、書込みする。別の実施例において、
データ転送が他のＦＩＦＯメモリ・アドレスで開始する。

【００３７】クリアＦＩＦＯ命令のような制御命令が、関連するカウンタとレジスタをクリ
アすることによってＦＩＦＯをクリアするのに使用される。さらに、一つのまた
はそれ以上の制御命令が目下進行中の任意の命令を休止または停止するのに使用
される。フェッチＦＣＰ命令およびアップデート・カレントＦＣＰコマンドポイ
ンタ命令のような自動化命令が、バッファ・メモリ１１２等からのファイバー・
チャネル命令フレームのような命令をＦＩＦＯ３０２へのフェッチまたは転送を
効率的に自動化する。上述したように、一実施例において、ＦＩＦＯ命令はステ
ート・マシンによって実行される。

【００３８】ＦＩＦＯ３０２が先入れ先出し方式でアクセスされるときに、ＦＩＦＯ読取／
書込ポインタ４１２、４１０が、現在の読取／書込ロケーションのトラックを維
持するのにそれぞれ使用される。書込ポインタ４１０が現在のＦＩＦＯ書込操作
のロケーションないしアドレスを制御する。書込ポインタ４１０はＦＩＦＯアレ
イ４０２の開始アドレスに関連するバイト・オフセットを含んでいる。一実施例
において、書込ポインタ４１０が、パワオン・リセットのときにまたはＭＰＤ
ＭＡＦＩＦＯリセット命令の受信時にゼロに初期化される。同様にして、読取
ポインタ４１２が現在のＦＩＦＯ読取操作のロケーションないしアドレスを制御
する。読取ポインタ４１２はＦＩＦＯアレイ４０２の開始アドレスに関連するバ
イト・オフセットを含んでいる。一実施例において、読取ポインタ４１２がパワ
オン・リセットのときにまたはＭＰＤＭＡＦＩＦＯリセット命令の受信時に
ゼロに初期化される。

【００３９】ＦＩＦＯ利用カウンタ４１４がＦＩＦＯ利用カウントのトラックを維持するの
に使用される。例えば、ＦＩＦＯ利用カウンタ４１４は利用されたＦＩＦＯメモ
リ・ロケーションの量をトラックし、従って、利用されていないＦＩＦＯロケー
ションの数をトラックする。一実施例において、利用カウンタ４１４がローカル
・マイクロプロセッサ１０８および（または）マイクロコントローラ１２０によ
ってレジスタとして読取りまたは書込みされる。読取り可能カウントが、ＦＩＦ
Ｏアレイ４０２内に記憶されたバイト数を提供する。一実施例において、バイト
数が最も近いワードの境界に丸められる。ＦＩＦＯカウントは、データがＦＩＦ
Ｏアレイ４０２から読み取られるにつれて、減少する。従って、一実施例におい
て、アクセス・レジスタ４１６を介する４バイト読取操作が、４バイトの最後が
読み取られたときに、４だけカウントを減らす。同様にして、ＦＩＦＯアレイ４
０２からの二つの１６ビット・ハーフワードの読取りが、最後の１６ビットのハ
ーフワードが読み取られたときに、ＦＩＦＯアレイ４０２がＦＩＦＯカウントを
４だけ減らす。さらに、ＦＩＦＯカウントが、ＦＩＦＯアレイ４０２からの３２
ビット・ワードが読み取られたときに、４だけ減らす。アレイ４０２からのデー
タ読取りはバッファ・メモリ１１２のような別のメモリに記憶される。

【００４０】ＭＰＦＩＦＯアクセス・レジスタ４１６がマイクロプロセッサ１０８によっ
て使用され、ＦＩＦＯアレイ４０２に対してデータの読取りと書込みがされる。
従って、アクセス・レジスタ４１６に書込みされたデータは、次に書込ポインタ
４１０によって指示されたＦＩＦＯロケーションに書込みされる。書込ポインタ
４１０は一般的に次に述べるような書込みアクセスをインクリメントする。同様
にして、データがアクセス・レジスタ４１６を介して読み取られるときに、ＦＩ
ＦＯ読取カウンタがインクリメントされる。一実施例において、バイトの変化す
る数がアクセス・レジスタ４１６を介して読取り、または書込みされる。従って
、例として、１バイトか、または２バイトのいずれかがアクセス・レジスタ４１
６を使用する一つの操作で読取り、または書込みされる。ＦＩＦＯアレイ４０２
へのＳＤＲＡＭアクセスが次に説明するようにステート・マシン４１８によって
提供される。

【００４１】バッファ・メモリ１１２へのデータの転送、またはこのメモリからの転送のと
きに、ＭＰＦＩＦＯバッファ・メモリ転送アドレス・レジスタ４０４が使用さ
れる。バッファ・メモリ転送アドレス・レジスタ４０４は、転送が実行される前
に適切なバッファ・メモリ・アドレスでロードされる。バッファ・メモリ転送カ
ウンタ４０６は、バッファ・メモリ１１２に転送されるバイトの数のトラックを
維持するように使用される。転送カウンタ４０６が、バイト数のような転送され
るべきデータの数に対応する数にセットする。一実施例において、バイト・カウ
ントは４の倍数である。好都合なことに、バイト・カウントはＦＩＦＯアレイ４
０２のサイズを超えることができる。一実施例において、転送カウントは６４Ｋ
バイトまで転送するようにセットされる。別の実施例において、転送カウント４
０６は６４Ｋよりも大きいカウントにセットできる。従って、本発明の一実施例
において、ブロック転送はＦＩＦＯサイズに限定されない。ＦＩＦＯアレイ４０
２が、データのＦＩＦＯ３０２への転送中、いっぱいになれば、データがＦＩＦ
Ｏアレイ４０２から読み取られるまで、転送はサスペンド（待機）される。同様
にして、ＦＩＦＯアレイ４０２が転送中、いっぱいになれば、データがＦＩＦＯ
アレイ４０２にロードされるまで、転送がサスペンドされる。

【００４２】一実施例において、マイクロプロセッサ１０８またはマイクロコントローラ１
２０のようなデバイスは、ＦＩＦＯ命令が実行されている間、ＭＰＦＩＦＯア
クセス・レジスタ４１６を介してＦＩＦＯ３０２にアクセスすることができる。
従って、例えば、マイクロプロセッサまたはマイクロコントローラが、ＦＩＦＯ
３０２がいっぱいになるにつれて、ＦＩＦＯ３０２から読み取ることができる。
同様にして、マイクロプロセッサ１０８またはマイクロコントローラ１２０が、
ＦＩＦが読取られ、または空になるにつれて、ＦＩＦＯ３０２に書き込むことが
できる。

【００４３】先入れ先出しメモリとしてのＭＰＦＩＦＯ３０２の操作につき、ここに説明
する。一実施例において、ＦＩＦＯアクセス・レジスタ４１６への書込みはデー
タをして、書込ポインタにロードされるオフセットに記憶せしめる。書込ポイン
タが、データがＦＩＦＯアクセス・レジスタ４１６に書き込まれる時間ごとにサ
ーキュラ・ファッション（循環形態）でインクリメントされる。アクセス・レジ
スタ４１６への書込操作が試行されたときに、ポーズ（休止）信号が発生され、
そのときに利用カウンタがＦＩＦＯサイズに等しくカウントする。これが、ＦＩ
ＦＯデータが上書きされないことを保証する。メモリ・ロケーションが利用可能
になるまで、ポーズ信号がデバイスをして、マイクロプロセッサ１０８またはマ
イクロコントローラ１２０のようなＦＩＦＯ３０２に書込みを停止せしめる。メ
モリ・ロケーションは、アクセス・レジスタからの読取操作の実行によって利用
可能になり、これによって利用化カウントをデクリメントする。休止機能がＦＩ
ＦＯサイズよりも大きくなるＦＩＦＯ３０２への、またこれを介してのデータ転
送を許容する。ＦＩＦＯ３０２が、書込工程または読取工程中に、いっぱいにな
るかまたは空になれば、工程は終了するのではなく単に休止される。従って、休
止機能は、オーバーフロー状態がデータ転送中に発生しないことを保証する。

【００４４】さらに、ＦＩＦＯメモリ・ロケーションが、利用化カウンタをクリアないしゼ
ロにするＦＩＦＯクリア命令の実行時に利用可能となる。

【００４５】ＦＩＦＯアクセス・レジスタ４１６の読取りにより、読取ポインタのオフセッ
トに配置されたデータが読み取られ、読取ポインタを循環態様(circular fashio
n)にインクリメントせしめる。利用化ワード・カウントが、読取操作が実行され
る毎に、デクリメントされる。ＦＩＦＯ利用化カウントがゼロのとき、ＦＩＦＯ
アクセス・レジスタからの読取操作が試行されれば、休止信号が発生される。一
つまたはそれ以上のＦＩＦＯメモリ・ロケーションがいっぱいになるか、または
ロードされるまで、休止信号がデバイスをして、マイクロプロセッサ１０８、マ
イクロコントローラ１２０またはＤＭＡチャネルのようなＦＩＦＯ３０２を読み
取らせしめる。メモリ・ロケーションがアクセス・レジスタからの書込操作の実
行によってロードされ、これによって利用化カウントがインクリメントされる。
従って、データ転送中のアンダーフロー状態が発生しないことを、休止機能が保
証する。

【００４６】これまでに説明したように、一実施例において、ＭＰＦＩＦＯアレイ４０２
がマイクロプロセッサ１０８またはマイクロコントローラ１２０によって直接的
、かつ、ランダムにアクセスされる。ＭＰＦＩＦＯアレイ４０２を形成するの
に使用されるスタティックＲＡＭ素子が、６４バイトのランダム・アクセス・メ
モリとしてＭＰＦＩＦＯ３０２を読取りできるようにする。アレイ４０２がマ
イクロプロセッサ・アドレス・スペースおよびマイクロコントローラ・アドレス
・スペース両方にマップされる。一実施例において、直接アドレス可能ランダム
・アクセス・アレイとしてＭＰＦＩＦＯ３０２の読取り、または書込みは、操
作の先入れ先出しタイプに関連したＭＰＦＩＦＯレジスタまたはカウンタに影
響しない。

【００４７】ＭＰＦＩＦＯ３０２は、コンテキスト切り替え操作中、マイクロプロセッサ
またはマイクロコントローラの内部レジスタ情報を記憶するために使用される。
従って、マイクロプロセッサ１０８またはマイクロコントローラ１２０は、ＦＩ
ＦＯアレイ４０２からの、およびこれへのレジスタ・ファイル・データを迅速に
スワップすることができる。本発明の一実施例によって提供される有効なレジス
タ・スワッピングは、好都合にプロセッサをして迅速な切り替え（スイッチ）タ
スクを許容する。

【００４８】コンテキスト・スイチッングがディスク・コントローラ・タスクをより効果的
な方式で実行されるようにする。例えば、ディスク１０６からファイバー・チャ
ネル・インターフェース１２４へのデータの転送中に、マイクロコントローラ１
２０のような一つまたはそれ以上のディスク・コントローラ・プロセッサが使用
されれば、転送がデータを供給するディスク能力を勝ることになり、この期間中
ディスク１０６がこれに追いつくまでの無駄な休止よりむしろマイクロコントロ
ーラのいくつかの他のタスクの実行する方がより効果的である。例によれば、付
加的なディスク・データが発生するのを待機している間、キャッシュ・データを
異なるホストに送ることが有利である。従って、本発明の一実施例は、別のタス
クを実行中、一つの操作のコンテキストをＦＩＦＯ３０２内で蓄えることを許容
する。ＦＩＦＯアレイ４０２がマイクロコントローラ１２０の内部レジスタ・フ
ァイルとしてアクセス可能であるように、コンテキスト・スイッチングが本発明
の一実施例で特に迅速に実行される。従って、マイクロコントローラ１２０は、
ＦＩＦＯアレイ４０２へ、またはこれからコンテキスト情報を迅速にスワップす
ることができる。このようにコンテキストは、バッファ・メモリ１１２のような
、より遅い二次的メモリ内に記憶されるべきではない。ＦＩＦＯアレイ４０２の
サイズとコンテキスト・データ量に依存して、ＦＩＦＯアレイ４０２は同時に多
数のコンテキストを記憶するのに使用できる。

【００４９】コンテキスト情報が、フレーム・カウント、シーケンス・カウント、転送カウ
ント等々のようなタスクのトラックを維持するのに使用される適切な情報を含ん
でいる。従って、一実施例において、転送が利用可能データを使い果たせば、転
送操作はサスペンドされ、操作のコンテキストがＦＩＦＯアレイ４０２に記憶さ
れることになる。キャッシュ・データのサイズに依存して、コンテキストが数回
変更される。

【００５０】記憶されたコンテキストは、多様な技術を使用してリストアされる。例えば、
記憶されたコンテキストは、一度付加的なデータが、サスペンドされた転送のた
めに利用可能であれば、リストアされる。リストアされたコンテキストは、もは
や必要でなければ、既存のコンテキストに上書きできる。別の方法を使用して、
コンテキストはＦＩＦＯアレイ４０２にスワップバックすることができ、また置
換されたコンテキストが同時にＦＩＦＯアレイ４０２からスワップされる。

【００５１】図３を参照して、ＳＤＲＡＭコントローラ３０４とアービタ・モジュール３０
６がバッファ・メモリ１１２にアクセスするのに使用される。マルチ・リクエス
トがアクティブであるとき、アービタ３０６がリクエスターを選択し、アクセス
期間を確立する。次に、アービタ３０６が、リクエスターにアクセス・ターンを
認める。ＳＤＲＡＭコントローラ３０４が、バッファ・メモリ１１２とバッファ
・コントローラ・データ・バス間のデータの移動を処理する。

【００５２】上述したように、特定命令がＭＰＦＩＦＯ３０２内に記憶されたデータへの
アクセスを容易にすることを提供する。一実施例において、ＦＩＦＯステート・
マシン４１８が以下の表１にリストした命令を受容し、実行する。

【００５３】一実施例において、命令が命令レジスタ４００に書き込まれたときに、転送が
開始される。ＭＰＤＭＡＦＩＦＯコマンド・アクティブ・ビットがステータ
ス・レジスタ内にセットされ、ＦＩＦＯ命令が実行される工程内にあることを指
示する。次の表１は、命令レジスタ４０８のために割り当てられたビットの一実
施例を示す。

【００５４】

【表１】表１を参照して、コマンド・レジスタ４０８のビット１５−８がリザーブされ
る。ＬＢＡ（ロジカル・ブロック・アドレス）フォーマット・ビット（８）がセ
ットされたとき、ＣＲＣハードウエア・アキュムレータがシードとして反転ＬＢ
Ａで初期化される。そうでなければ、ＣＲＣアキュムレータが、一実施例におい
て、全て１であるシード(seed)をちょうど使用する。一実施例において、それ専
門のハードウエアＣＲＣアキュムレータの使用が、このタスクでプロセッサをロ
ード・ダウンせずにＣＲＣをして迅速に計算せしめる。

【００５５】命令レジスタ４０８にロードされた命令が割り込み信号を発生せしめる。一実
施例において、命令が完了し、また「インタラプト・ウエン・コンプリート・ビ
ット（７）」がコマンド・レジスタ４０８にセットされたときに、割り込みが発
生する。「コマンド・アクティブ・ビット」がステータス・レジスタにセットさ
れ、一方コマンドはなおもアクティブのままである。さらに、命令の完了時に、
「コマンド・コンプリート・ビット」が、ステータス・レジスタにセットされる
。一実施例において、割り込みがマイクロコントローラ１２０またはマイクロプ
ロセッサ１０８のようなプロセッサに発せられる。受信プロセッサが割り込みを
マスクし、別のプロセッサかまたはホスト１０４に割り込みをパスする。

【００５６】ビット６−４の説明は後述する。下記の表２は、コマンド・レジスタ４０８の
ビット３−０によって規定された操作を示す。

【００５７】

【表２】「クリアＦＩＦＯ」命令（コマンド）がセット、または、ＦＩＦＯ読取りおよ
び書込みポインタ４１２、４１０をゼロにクリアする。一実施例において、ＦＩ
ＦＯアレイ４０２のコンテンツは、クリアＦＩＦＯ命令により不変にされる。一
実施例において、クリアＦＩＦＯ命令が発せられ、一方他の命令がアクティブに
なる。

【００５８】「ストップＦＩＦＯ」命令が、任意のアクティブＦＩＦＯ命令を停止し、ＦＩ
ＦＯステート・マシン４１８をリセットする。一実施例において、「ストップＦ
ＩＦＯ」命令が発せられ、一方他の命令がアクティブになる。一実施例において
、ポインタ４１０、４１２およびＦＩＦＯアレイ４０２のコンテンツが「ストッ
プＦＩＦＯ」命令によって不変にされる。

【００５９】「ロードＦＩＦＯ」命令がデータをバッファ・メモリ１１２からＭＰＦＩＦ
Ｏ３０２に転送する。データが、ＭＰＦＩＦＯ書込ポインタ４１０によって規
定されたロケーションで開始してＦＩＦＯアレイ４０２にロードされる。転送さ
れるべきバイト数がバッファ・メモリ転送カウンタ４０６にセットされる。転送
のためのバッファ・メモリ開始アドレスが、バッファ転送アドレス・レジスタ４
０４にセットされる。好都合なことに、転送されるべきバイト数がＦＩＦＯアレ
イ４０２のサイズを超えることが認められる。従って、転送はいずれの所望のサ
イズとすることができる。一実施例において、転送カウンタは６４バイトＦＩＦ
Ｏアレイのサイズと比較して、４Ｋバイトまでのサイズの転送を管理するように
大きさが決められる。しかし、転送カウンタは所望により、より大きいかまたは
より小さい転送を処理するように大きさを決めることができる。

【００６０】一実施例において、４Ｋバイトが一つのロード命令の結果として転送すること
ができる。ＦＩＦＯ３０２がいっぱいで、転送が未完了であれば、「ロードＦＩ
ＦＯ」操作がサスペンドされる。ステータス・レジスタ内にセットされたＭＰ
ＤＭＡＦＩＦＯフル・ビットがセットされ、ＦＩＦＯアレイ４０２がいっぱい
(フル) であることを指示する。ＦＩＦＯ３０２が空になり始め、またＭＰＤ
ＭＡＦＩＦＯフル・ビットがクリアされたときに、転送が自動的に再開する。

【００６１】図８はロードＦＩＦＯ命令操作の一例を示す。ＦＩＦＯアレイ４０２が、「ｘ
ｘ」で示された「ドント・ケア」情報を含んでいると想定される。書込ポインタ
（ＷＰ）４１０および読取ポインタ（ＲＰ）４１２が「０」にセットされ、これ
によってＦＩＦＯアレイ４０２の物理的開始アドレスが指示される。読取ポイン
タ４１２が書込ポインタ４１０と同じアドレスを指示したときに、ＦＩＦＯアレ
イ４０２は、利用カウントに依存して、空であるか、いっぱいであるかのいずれ
かである。どれだけのＦＩＦＯワード・ロケーションが使用されたかを指示する
ＦＩＦＯワード・カウントが「０」であれば、ＦＩＦＯアレイ４０２が空である
ことを指示している。バッファ・メモリ転送カウンタ４０６が「３２」でロード
されると、３２バイトの指示がバッファ・メモリ１１２からＦＩＦＯアレイ４０
２に転送される。明瞭にするために、本例においては、バッファ・メモリ１１２
は連続番号でロードされているが、一実施例において、実際のバッファ・メモリ
・コンテンツは「ロードＦＩＦＯ」命令の操作に作用しない。

【００６２】一度「ロードＦＩＦＯ」命令がコマンド・レジスタ４０８によって受信される
と、バッファ・メモリ１１２からＦＩＦＯアレイ４０２への３２バイトの転送が
生じる。バッファ・メモリ・データが、書込ポインタ４１０によって指示された
ロケーション、本例では「０」の開始でＦＩＦＯ３０２に書き込まれる。書込ポ
インタ４１０は、各バイトが転送され、またＦＩＦＯアレイ４０２にロードされ
るようにインクリメントされる。この工程は、転送カウントによって特定された
バイト数、本例では３２が転送されまで反復される。図８に示したように、一度
「ロードＦＩＦＯ」命令が完了すると、ＦＩＦＯアレイ４０２は転送データを含
み、書込ポインタ４１０が３２にインクリメントされ、読取ポインタ４１２が０
を維持し、またＦＩＦＯワードが８になる。一実施例において、転送データもバ
ッファ・メモリ１１２内に維持される。

【００６３】「アンロードＦＩＦＯ」命令がデータをＭＰＦＩＦＯ３０２からバッファ・
メモリ１１２に転送する。データが、ＭＰＦＩＦＯ読取ポインタ４１２によっ
て規定されたロケーションの開始でＦＩＦＯアレイ４０２からアンロードされる
。転送されるべきバイト数が、バッファ・メモリ転送カウンタ４０６内にセット
される。転送のためのバッファ・メモリ開始方向アドレスが、バッファ転送アド
レス・レジスタ４０４内にセットされる。「ロード命令」によるように、転送さ
れるべきバイト数がＦＩＦＯアレイ４０２のサイズを超えるように許可される。
ＦＩＦＯ３０２が空であり、転送が未完了であれば、「アンロードＦＩＦＯ」操
作がサスペンドされる。ステータス・レジスタ内でクリアされた「ＭＰＤＭＡ
ＦＩＦＯノット・エンンプティ」ビットが、ＦＩＦＯアレイ４０２が空である
ことを指示するようにセットされる。ＦＩＦＯ３０２がいっぱいになり始め、ま
たＭＰＤＭＡＦＩＦＯノット・エンプティ・ビットがセットされたときに、
転送が再開される。

【００６４】図９は「アンロードＦＩＦＯ」コマンド操作の一例を示す。書込ポインタ（Ｗ
Ｐ）４１０が目下「３２」にセットされ、また読取ポインタ（ＲＰ）４１２が「
０」にセットされている。どれだけ多くのＦＩＦＯワード・ロケーションが使用
されるかを示すＦＩＦＯワード・カウントが「８」であれば、ＦＩＦＯアレイ４
０２内に８ワードがあることを示している。バッファ・メモリ転送カウンタ４０
６が「３２」でロードされると、３２バイトの指示がＦＩＦＯアレイ４０２から
バッファ・メモリ１１２に転送される。明瞭にするために、本例において、ＦＩ
ＦＯアレイ４０２は連続番号でロードされているが、実際のバッファ・メモリ・
カウンタは「アンロードＦＩＦＯ」命令の操作に作用しない。

【００６５】一度、「アンロードＦＩＦＯ」命令がコマンド・レジスタ４０８によって受信
されると、ＦＩＦＯアレイ４０２からバッファ・メモリ１１２への３２バイトの
転送が生じる。データが読取ポインタ４１２によって指示されたロケーションの
開始で、本例では「０」でＦＩＦＯ３０２から読み取られる。読取ポインタ４１
２が、各ワードが転送され、またバッファ・メモリ１１２にロードされるにつれ
て、４だけインクリメントされる。この工程が、転送カウンタによって特定され
たバイト数、本例では３２が転送されるまで、反復される。図８に示したように
、一度「アンロードＦＩＦＯ」命令が完了すると、バッファ・メモリ１１２が転
送データを含み、書込ポインタ４１０が３２を維持し、読取ポインタ４１２が３
２にインクリメントされ、またＦＩＦＯワード・カウントが０になり、ＦＩＦＯ
が空であることを示す。一実施例において、たとえＦＩＦＯアレイ４０２が空で
あっても、データがＦＩＦＯアレイ４０２から消去されない。

【００６６】「ＢＣＲＣ（ブロックＣＲＣ）チェックによるＦＩＦＯロード」命令が、デー
タをバッファ・メモリ１１２からＭＰＦＩＦＯ３０２に転送し、一方ＣＲＣチ
ェックが実行される。このコマンドは関連するセクターＣＲＣを伴うディスク・
セクターを転送するために特に有利である。データが、ＭＰＦＩＦＯ書込ポイ
ンタ４１０によって規定されたロケーションでの開始でＦＩＦＯアレイ４０２に
ロードされる。転送されるべきバイト数はバッファ・メモリ転送カウンタ４０６
内にセットされる。転送のためのバッファ・メモリ開始ソース・ドアレスがバッ
ファ転送アドレス・レジスタ４０４内にセットされる。転送されるべきバイト数
はＦＩＦＯアレイ４０２のサイズを超えることが認められる。一実施例において
、転送されるべき最終ワードであるブロックＣＲＣが、チェックされる。ＣＲＣ
チェックが、ブロックＣＲＣが有効であることを指示すれば、ＭＰＤＭＡＦ
ＩＦＣＲＣグッド・ビットがステータス・レジスタにセットされる。「ＢＣＲ
ＣチェックによるＦＩＦＯロード」操作が、ＦＩＦＯ３０２がいっぱいで、転送
が未完了であれば、サスペンドされるか、または休止される。転送は、ＦＩＦＯ
３０２が空になり始めると、自動的に再開される。

【００６７】休止特性はバッファ・メモリ１１２から、関連するエラー検出および（または
）修正コードで、ＦＩＦＯ３０２よりもサイズが多量の大きいデータ・ブロック
を転送するために特に有利である。エラー検出コードは、例によれば、ＣＲＣで
ある。従来の技術を使用することで、ＦＩＦＯアレイ４０２よりも大きいデータ
・ブロックの転送は、ＦＩＦＯアレイ４０２とサイズにおいて同じであるいくつ
かの小さいブロックとして大きいブロックを処理することによって不都合に実行
される。従って、この大きいブロックは一連の小さい、分離した転送として転送
される。しかし、この従来技術は、全ブロックのためのであるＣＲＣの計算を困
難にし、あるいは各ＦＩＦＯサイズの転送の開始時にＣＲＣアキュムレータのリ
シードを必要とすることによって実行が遅くなる。これとは逆に、本発明の一実
施例は、転送の工程に渡って蓄積されたＣＲＣで、リシード(reseed)なしに、全
ブロックを一つのブロックとして処理することが許容される。

【００６８】図１０は「ＢＣＲＣチェックによるＦＩＦＯロード」命令操作の一例を示す。
ＦＩＦＯアレイ４０２が、「ｘｘ」で示された「ドント・ケア」情報を含むと想
定されている。書込ポインタ（ＷＰ）４１０と読取ポインタ（ＲＰ）４１２が「
０」にセットされ、これによってＦＩＦＯアレイ４０２の物理的開始アドレスに
指示される。ＦＩＦＯ利用ワード・カウントが「０」で、ＦＩＦＯアレイ４０２
が空であることを指示している。バッファ・メモリ転送カウンタ４０６が、３６
バイトを指示する「３２＋４」、または、３６でロードされ、３２のデータ・バ
イトと４ＢＣＲＣバイトの指示がバッファ・メモリ１２からＦＩＦＯアレイ４０
２に転送される。明瞭にするために、本例においては、バッファ・メモリ１１２
が連続番号でロードされるが、一実施例において、実際のバッファ・メモリ・コ
ンテンツは「ＢＣＲＣチェック命令によるＦＩＦＯロード」命令の操作に作用し
ない。

【００６９】一度、「ＢＣＲＣチェックによるＦＩＦＯロード」命令がコマンド・レジスタ
４０８によって受信されると、３２データ・バイトと、バッファ・メモリ１１２
からＦＩＦＯアレイ４０２への４ＢＣＲＣバイトの転送が生じる。バッファ・メ
モリ・データとＢＣＲＣが、書込ポインタ４１０によって指示されたロケーショ
ンにおける開始で、本例では「０」でＦＩＦＯ３０２に書込される。各バイトが
転送され、またＦＩＦＯアレイ４０２にロードされると、書込ポインタ４１０が
インクリメントされる。この工程は、転送カウントによって特定されたバイト数
、本例では３６が転送されるまで、反復される。ＢＣＲＣが転送中チェックされ
、ＣＲＣが有効であることが指示されれば、ＭＰＤＭＡＦＩＦＯＣＲＣグ
ッド・ビットがステータス・レジスタにセットされる。図１０に示したように、
一度「ＢＣＲＣチェックによるＦＩＦＯロード」命令が完了すると、ＦＩＦＯア
レイ４０２が転送データを含み、書込ポインタ４１０が３６にインクリメントさ
れ、読取ポインタ４１２が０に維持され、またＦＩＦＯワード・カウントが９に
なる。一実施例において、転送データもバッファ・メモリ１１２内に保持される
。

【００７０】「ＢＣＲＣ発生によるＦＩＦＯアンロード」命令が、ブロックＣＲＣの生成中
、データをＭＰＦＩＦＯ３０２からバッファ・メモリ１１２に転送する。転送
がＭＰＦＩＦＯ読取ポインタ４１２によって規定されたロケーションで開始（
スタート）がはじまる。転送されるべきバイト数が、バッファ・メモリ転送カウ
ンタ４０６内にセットされる。転送のためのバッファ・メモリ・スタート方向ア
ドレスがバッファ転送アドレス・レジスタ４０４内にセットされる。転送される
べき最終ワードはダミー・ワードであり、ＣＲＣエンジン１３２によって計算さ
れたブロックＣＲＣと置換される。転送されるべきバイト数が、ＦＩＦＯアレイ
４０２のサイズを超えて許容される。「ＢＣＲＣ発生によるＦＩＦＯアンロード
」操作が、ＦＩＦＯ３０２が空であり、また転送が未完了であれば、サスペンド
されるか、または休止される。転送は、ＦＩＦＯ３０２がいっぱいになり始めた
ときに、自動的に再開する。

【００７１】図１１は「ＢＣＲＣ発生によるＦＩＦＯアンロード」命令操作の一例を示す。
バッファ・メモリ１１２が、「ｘｘ」で示された「ドント・ケア」情報を含むと
想定されている。明瞭にするために、本例において、ＦＩＦＯアレイ４０２は連
続番号の３２バイトでロードされる。さらに、データに続く４バイトがダミーＢ
ＣＲＣを「含んでいる」。すなわち、ＦＩＦＯアドレス０−３１での３２データ
・バイトのためのＢＣＲＣは、未だ計算されていないが、ＦＩＦＯ管理目的のた
めに、まるでアドレス・ロケーション３２−３５が実際のＢＣＲＣを含んでいる
かのように書込ポインタ４１０が３６にセットされる。読取ポインタ（ＲＰ）４
１２が「０」にセットされる。どれだけのＦＩＦＯワード・ロケーションが使用
されたかを指示するＦＩＦＯ利用ワード・カウントが「９」であれば、９ワード
がＦＩＦＯアレイ４０２にあることを指示している。バッファ・メモリ転送カウ
ンタ４０６が「３２＋４」、すなわち、３６でロードされる。３６バイトの指示
がＦＩＦＯアレイ４０２からバッファ・メモリ１１２に転送される。

【００７２】一度、「ＢＣＲＣ発生によるＦＩＦＯアンロード」命令がコマンド・レジスタ
４０８によって受信されると、ＦＩＦＯアレイ４０２からバッファ・メモリ１１
２への３２バイトの転送が生じる。データが、読取ポインタ４１２によって指示
されたロケーションで、本例では「０」で、ＦＩＦＯ３０２から読み取られる。
読取ポインタ４１２が、各ワードが転送されるとともにバッファ・メモリ１１２
にロードされると、インクリメントされる。ＢＣＲＣはこの転送中、連続して計
算される。この工程は、転送カウントからＢＣＲＣデータのための４バイトを減
算したカウントによって特定されたバイト数が転送されるまで、反復される。本
例において、３２バイトがＦＩＦＯアレイ４０２から転送される。バッファ・メ
モリ１１２に転送される最終の４バイトは、ＦＩＦＯアレイ４０２よりもむしろ
ＣＲＣアキュムレータによって供給されたＢＣＲＣデータを含んでいる。図１１
に示したように、一度「ＢＣＲＣ発生によるＦＩＦＯアンロード」命令が完了す
ると、バッファ・メモリ１１２は、関連するＢＣＲＣを伴う転送データを含んで
いる。書込ポインタ４１０が３６を維持し、読取ポインタ４１２が３６にインク
リメントされ、またＦＩＦＯワード・カウントが０になり、ＦＩＦＯが空である
ことを指示する。一実施例において、たとえＦＩＦＯアレイ４０２が空であって
も、データはＦＩＦＯアレイ４０２から消去されない。

【００７３】「バッファ・メモリからの読取」命令が、バッファ・メモリ１１２からのデー
タのデータ６４バイトをＭＰＦＩＦＯ３０２へ転送する。データが、ＦＩＦＯ
アレイ４０２の開始時ないしゼロ・アドレスでＦＩＦＯアレイ４０２にロードさ
れる。転送のためのバッファ・メモリ開始ソース・アドレスがバッファ転送アド
レス・レジスタ４０４にセットされる。一実施例において、読取ポインタ４１２
と転送カウンタ４０８がデフォルト値を使用して自動的に初期化される。従って
、冗長なセットアップ工程によって実行するのではなく、一つの命令がカウンタ
を迅速に初期化する。さらに、一実施例において、ＣＲＣチェックがまったく実
行されない。従って、ＦＩＦＯアレイ３０２［４０２？］のスタート時で自動的
に６４バイトをロードする「バッファ・メモリからの読取」命令が、シーケンス
をなすページをして、ＦＩＦＯポインタの管理に関連するオーバーヘッド時間を
取らずに、迅速にロードせしめる。このコマンドが、マイクロプロセッサ１０８
またはマイクロコントローラ１２０のようなプロセッサを許容して、ＦＩＦＯロ
ードを迅速に実行せしめて、６４バイト・インターバルでバッファ・メモリに記
憶されたデータを検査する。一実施例において、ＣＲＣはこの転送中まったく実
行されない。

【００７４】図１３は「バッファ・メモリからの読取」命令操作の一例を示す。ＦＩＦＯア
レイ４０２が、「ｘｘ」で示された「ドント・ケア」情報を含むように想定され
る。書込ポインタ（ＷＰ）４１０、読取ポインタ（ＲＰ）４１２、転送カウンタ
４０６および利用カウンタ４１４に基づいたワード・カウントが、デフォルト値
で自動的に初期化される。明瞭にするために、本例において、バッファ・メモリ
１１２は連続番号でロードされるが、一実施例において、実際のバッファ・メモ
リ・コンテンツは、「バッファ・メモリからの読取」命令の操作に影響しない。

【００７５】一度、「バッファ・メモリからの読取」命令がコマンド・レジスタ４０８によ
って受信されると、バッファ・メモリ１１２からＦＩＦＯアレイ４０２への６４
バイトの自動転送が生じる。バッファ・メモリ・データが、第１ＦＩＦＯメモリ
・ロケーションの開始でＦＩＦＯアレイ４０２に書き込まれる。全ての６４バイ
トが転送される。図１３に示したように、一度、「バッファ・メモリからの読取
」命令が完了すると、ＦＩＦＯアレイ４０２が転送データを含むことになる。一
実施例において、転送データもバッファ・メモリ１１２に保持される。

【００７６】「バッファ・メモリへの書込」命令がＦＩＦＯアレイ４０２の全６４バイト・
コンテンツをバッファ・メモリ１１２に転送する。データが、ＦＩＦＯアレイ４
０２の開始時ないしゼロ・アドレスでの開始でＦＩＦＯアレイ４０２にロードさ
れる。転送のためのバッファ・メモリ・スタート方向アドレスが、バッファ転送
ドレス・レジスタ４０４にセットされる。一実施例において、「バッファ・メモ
リへの書込」命令は、書込ポインタ４１０、読取ポインタ４１２、または転送カ
ウンタ４０６を使用しない。従って、ＦＩＦＯアレイ４０２のスタート時で自動
的に６４バイトをアンロードする「バッファ・メモリからの書込」命令が、ＦＩ
ＦＯポインタの管理に関連するオーバーヘッド時間を取らずに、連続ページをし
てバッファ・メモリ１１２に迅速に転送せしめる。一実施例において、ＣＲＣが
これらの転送中に実行される。

【００７７】図１４は「バッファ・メモリへの書込」命令操作の一例を示す。バッファ・メ
モリ１１２が、「ｘｘ」で示された「ドント・ケア」情報を含むように想定され
る。書込ポインタ（ＷＰ）４１０、読取ポインタ（ＲＰ）４１２、転送カウンタ
４０６および利用カウンタ４１４が、デフォルト値で自動的に初期化される。明
瞭にするために、本例において、ＦＩＦＯアレイ４０２は連続番号でロードされ
るが、一実施例において、実際のコンテンツは、「バッファ・メモリへの書込」
命令の操作に影響しない。

【００７８】一度、「バッファ・メモリからの書込」命令がコマンド・レジスタ４０８によ
って受信されると、ＦＩＦＯアレイ４０２からバッファ・メモリ１１２への６４
バイトの自動転送が生じる。６４バイトのＦＩＦＯデータがバッファ転送アドレ
ス・レジスタ４０４に記憶されたアドレスでの開始でバッファ・メモリ１１２に
自動的に書き込まれる。図１４に示したように、一度、「バッファ・メモリへの
書込」命令が完了すると、バッファ・メモリ１１２が転送データを含むことにな
り、書込ポインタ４１０と読取ポインタ４１２が不変にされる。一実施例におい
て、転送データもＦＩＦＯアレイ４０２に保持される。

【００７９】「セレクトＦＣＰ（ファイバー・チャネル・プロトコル）ＣＭＤ２ビット（６
）が、「フェッチ・カレントＦＣＰ」命令と「アップデート・カレントＦＣＰコ
マンド・ポインタ」命令に関連して使用される。「フェッチ・カレントＦＣＰ」
命令が実行されると、現ＦＣＰ命令が、バッファ・メモリ１１２内のコマンド・
バッファからＭＰＦＩＦＯアレイ４０２に転送される。一実施例において、こ
の転送は、一度ＦＩＦＯ命令がコマンド・レジスタ４０８に書き込まれると、プ
ロセッサの介在なしに自動的に実行される。

【００８０】以下に詳細に説明するように、ステート・マシン４１８が、「フェッチ・カレ
ントＦＣＰ」命令を、「クリアＦＩＦＯ」シーケンスの実行、ポインタと利用カ
ウンタのクリア、および「ＦＣＰコマンド・フェッチ・アドレス」を「ＭＰＦ
ＩＦＯバッファ・メモリ転送アドレス・レジスタ４０４へコピーすることによっ
て実行する。「セレクトＦＣＰＣＭＤ２ビット（６）が、二つのフェッチ・ア
ドレス、ＦＣＰコマンド１フェッチ・アドレスまたはＦＣＰコマンド２フェッチ
・アドレスのいずれが、カレントＦＣＰ命令をフェッチするのに使用されるかを
決定する。二つのフェッチ・アドレス、ＦＣＰコマンド１フェッチ・アドレスま
たはＦＣＰコマンド２フェッチ・アドレスを用意することが、二つの命令バッフ
ァをしてバッファ・メモリ１１２内に存在することを好都合に許容する。ＦＣＰ
コマンド１フェッチ・アドレスと、ＦＣＰコマンド２フェッチ・アドレスがＦＣ
Ｐコマンド１フェッチ・アドレス・レジスタ４２０と、ＦＣＰコマンド２フェッ
チ・アドレス・レジスタ４２２内にそれぞれ記憶される。レジスタ４２０、４２
２は対応するＦＣＰコマンド・フレーム・テーブル・ベース、ＦＣＰコマンド・
フェッチ・アドレス・フレーム・ポインタ、および６４バイトコマンド・フレー
ム・スタートを含んでいる。

【００８１】次に、ステート・マシン４１８が、ＭＰＦＩＦＯバッファ・メモリ転送カウ
ンタ４０６を６０にセットする。これは関連するＣＲＣおよびバッファ長さフィ
ールドを除いたＦＣＰコマンドのバイトによるサイズである。バッファ長さフィ
ールドが、ＦＩＦＯアレイ４０２のトップで、またはゼロ・アドレス・ロケーシ
ョンでの開始でＭＰＦＩＦＯ３０２にロードされる。従って、バッファ長さフ
ィールドがマイクロコントローラ１２０のような処理素子による使用のために迅
速、かつ、自動的に配置される。一実施例において、バッファ長さフィールドは
固定位置に、またはＦＣＰコマンド・ヘッダに関係するスペーシングにある。バ
ッファ長さフィールドはＣＲＣを位置付けするのに使用され、これがチェックさ
れフレームが不正であるかどうかが決定される。一実施例において、ＦＣＰコマ
ンド・フレームが、図７に示したようにＣＲＣがバッファ長さフィールド上方に
配置された状態でバッファ・メモリ１１２に記憶される。次に「ＢＣＲＣチェッ
クによるＦＩＦＯロード」命令が、自動的に実行される。一実施例において、「
インタラプト・アポン・コンプリート」ビットが同様にセットされる。

【００８２】従って、さらなるマイクロプロセッサまたはマイクロコントローラの介在を必
要とせずに、ステート・マシンに対してＦＣＰコマンドをロードし、チェックす
る複雑なタスクを自動的に実行させることによって、マイクロプロセッサ１０８
およびマイクロコントローラ１２０の処理負荷を大々的に低減している。さらに
、ＦＣＰコマンドの読取りがより迅速、かつ、効果的に達成される。

【００８３】「アップデート・カレントＦＣＰコマンド・ポインタ」命令が、「カレント・
コマンド・フェッチ」アドレス・カウンタまたはレジスタを進行させるのに必要
とされる工程を実行する。最初に、「フェッチ・アドレス」ポインタが、コマン
ド・サイズ、６４だけインクリメントされる。「セレクトＦＣＰＣＭＤ２ビッ
ト（６）」が、いずれのＦＣＰコマンド１フェッチ・アドレスとＦＣＰコマンド
２フェッチ・アドレスが使用されるかを決定する。次に、ＭＰＦＩＦＯコマン
ド・コンプリート・インタラプトが生成される。次に、コマンド・カウントがデ
クリメントされる。

【００８４】図１２は「フェッチ・カレントＦＣＰ」命令操作の一例を示す。ＦＩＦＯアレ
イ４０２が、「ｘｘ」で示された「ドント・ケア」情報を含むように想定される
。書込ポインタ（ＷＰ）４１０、読取ポインタ（ＲＰ）４１２、およびワード・
カウントも「ドント・ケア」である。バッファ・メモリ１１２がＦＣＰコマンド
・フレームでロードされる。フレーム・ヘッダに対して８ワード、フレーム・ペ
イロードに対して８ワード、ＦＣＰコマンドＣＲＣに対して１ワード、およびワ
ード・バッファ長さフィールドに対して１ワードを含み、合計６４バイトである
。

【００８５】一度、「フェッチ・カレントＦＣＰ」命令が、コマンド・レジスタ４０８によ
って受信されると、バッファ・メモリ１１２からＦＩＦＯアレイ４０２への６４
バイトの自動転送が生じる。転送は対応するＦＣＰコマンド・フェッチ・アドレ
スによって指示されたバッファ・メモリ・ロケーションからである。最初に、バ
ッファ長さフィールドがＦＩＦＯアレイ４０２の始め（beginning)、ないしトッ
プ・アドレスに自動的にロードされる。従って、バッファ長さフィールドはＦＩ
ＦＯアレイ４０２からアンロードされた第１ワード後である。次に、ＦＣＰコマ
ンド・フレーム・ヘッダが、チェックされたフレーム・ペイロードとＣＲＣに続
いて転送される。図１２に示したように、一度、「フェッチ・カレント」命令が
完了すると、ＦＩＦＯアレイ４０２が、バッファ長さフィールドをトップにした
転送データを含むことになる。書込ポインタ４１０と読取ポインタ４１２が０を
保持し、またＦＩＦＯワード・カウントが６４であり、これはＦＩＦＯアレイ４
０２がいっぱいであることを指示している。

【００８６】図１５はコンテキスト・スイッチング操作の一例を示す。本例は前もってＦＩ
ＦＯアレイ４０２に記憶されたコンテキストを代表的なレジスタ・ファイルにス
ワップないし転送する態様を、一方レジスタ・ファイルからのコンテキストをＦ
ＩＦＯアレイ４０２に転送する態様を示す。レジスタ・ファイルは多数のレジス
タ・ファイルの一つであり、またＦＣＰヘッダ、転送カウント・ステータス等々
のような種々のデータないしコンテキストを含むように使用される。本例におい
て、ＦＩＦＯアレイ４０２はアレイの第１の２８バイトに記憶された第１コンテ
キストを含む。ＦＩＦＯアレイ４０２の残部は、「ｘｘ」によって指定された「
ドント・ケア」情報を含んでいる。書込ポインタ（ＷＰ）４１０は２８に、すな
わち、書込ポインタ４１０はＦＩＦＯアレイ４０２によって受信された次のデー
タをして、第１コンテキストに続くメモリ・ロケーションに書き込ませる。読取
ポインタ（ＲＰ）４１２が「０」にセットされ、これによってＦＩＦＯアレイ４
０２の物理的開始アドレスを指示する。どれだけのＦＩＦＯワード・ロケーショ
ンが使用されたかを指示するＦＩＦＯ利用ワード・カウントは、「７」である。
マイクロコントローラ（ＭＣ）アキュムレータが「１４」にセットされている。
バッファ・メモリ転送カウンタ４０６は、「ドント・ケア」であり、データはこ
の操作ではバッファ・メモリ１１２に転送もされず、またこれからの転送もない
。レジスタ・ファイル１５０２が第２コンテキストを含み、２８バイトを含んで
いる。一方、本例において、第１および第２コンテキストが同じサイズであるが
、両者は異なるサイズでもよい。明瞭にするために、本例においては、ＦＩＦＯ
アレイ４０２は連続番号００−１Ｂでロードされており、一方、レジスタ・ファ
イル１５０２は連続番号２０−３Ｂでロードされている。

【００８７】「ＭＣイクスチェンジ・ロードＦＩＦＯ」命令がコンテキスト・スイッチング
ないしスワッピングを実行するのに使用される。一度、ＭＣＥＸＣＨＡＮＧＥ
ロードＦＩＦＯ命令が発せられると、ＦＩＦＯアレイ４０２に記憶されたコンテ
キストが、レジスタ・ファイル１５０２に記憶されたコンテキストでスワップさ
れる。図示例において、第１コンテキストはスワップ・アウトされているが、Ｆ
ＩＦＯアレイ４０２から消去されない。しかし、所望ならば、第１コンテキスト
は、スワップ操作中、ＦＩＦＯアレイ４０２に上書きでき、一方第１コンキスト
のスワップアウト・コピーはレジスタ・ファイル１５０２に記憶される。例えば
、スワップされたコンテキストが未使用ＦＩＦＯロケーションよりも大きければ
、ＦＩＦＯアレイ４０２内に記憶された第１コンテキストの全てのまたは一部が
、上書きできる。従って、一実施例において、レジスタ・ファイルからスワップ
されたコンテキストが６４バイトであれば、ＦＩＦＯアレイ４０２内の第１コン
テキストは完全に上書きされる。

【００８８】図１５に示したように、本例において、レジスタ・ファイル１５０２からＦＩ
ＦＯアレイ４０２に転送されたコンテキストは、第１コンテキストのすぐ後に記
憶される。レジスタ・ファイル１５０２はここで第１コンテキストを含むことに
なる。書込ポインタ（ＷＰ）４１０が５６に進行し、ＦＩＦＯアレイ４０２に書
き込まれた付加的なデータが表わされている。読取ポインタ（ＲＰ）４１２が２
８に進行し、２８バイトがＦＩＦＯアレイ４０２から読み取られた事実が表れて
いる。ＦＩＦＯワード・カウントは７のままであり、ＦＩＦＯアレイ４０２の読
取ワードの数は、スワップ中にＦＩＦＯアレイ４０２に書き込まれたワード数と
同じである。

【００８９】本発明の一実施例は、データがＭＰＦＩＦＯ３０２とバッファ・メモリ１１
２間で転送されたときに、データ変換が任意に実行される。図６に示したように
、３２ビット・ワード内の二つの１６ビット・ハーフワードがスワップされ、ま
た各ハーフワード内の二つのバイトがスワップされる。コマンド・レジスタ４０
８のビット５が、ワード内のハーフワードをスワップすべく使用する。ビット４
が、ハーフワード内のバイトをスワップすべく使用する。これらのスワッピング
機能は、ビッグ−エンディアン・フォーマット(big-endian format) 内でフォー
マットされたデータからリトル−エンディアン・フォーマット(little-endian f
ormat)へのデータ変換を好都合に許容する。同様にして、これらのスワッピング
機能はリトル・エンディアン・フォーマット内でフォーマットされたデータから
ビッグ−エンディアン・フォーマットへのデータ変換を好都合に許容する。例え
ば、ファイバー・チャネルは従来リトル−エンディアン・フォーマットを使用し
、一方プロセッサ１０６、１２０はビッグ−エンディアン・フォーマットを使用
する。加うるに、スワッピング機能は、異なる境界線上で再編成されるべきＦＩ
ＦＯ３０２の内外でワードの転送を許容する。

【００９０】バッファ・メモリ・アクセス方向、転送カウント値、バッファ・メモリ・アド
レスのソース、およびコメントを含む付加的な命令情報を次の表３に提示する。

【００９１】

【表３】一実施例において、上にリストした一つまたはそれ以上のコマンド（命令）が
発せられ、一方他のコマンドが実行される。例えば、一実施例において、操作な
し（ＮＯＰ）、クリアＦＩＦＯ、およびストップＦＩＦＯコマンドが発せられ、
一方他のコマンドが実行される。

【００９２】ステート・マシン４１８が、ＭＰＦＩＦＯポインタ、ＭＰＦＩＦＯバッフ
ァ・メモリ転送カウンタ４０６、ファイバー・チャネル・プロトコル（ＦＣＰ）
フェッチ・アドレス・カウンタ、ＣＲＣアキュムレータ、およびフレーム長さカ
ウンタを含むコントローラ・メモリ・アクセス・リソースを制御する。ステート
・マシン４１８がこれらのリソースを初期化し、モードをセットし、またＳＤＲ
ＡＭリクエスタとして作用する。

【００９３】図５Ａ−ＤはＭＰＦＩＦＯステート・マシン４１８の一実施例を示す。アイ
ドル・ステート５１４から開始され、アンロードＦＩＦＯコマンドの受信時に、
ステート・マシン４１８がステート５０２に進行し、アンロードの工程時に、Ｆ
ＩＦＯ３０２が開始される。ＦＩＦＯ３０２が空でなければ、ステート・マシン
４１８がステート５０４に進行する。次に、ただ一つのワードがＦＩＦＯアレイ
４０２に残り、また転送カウントが１に等しくなるまで、ＦＩＦＯ３０２が連続
してアンロードされる。次に、ステート・マシン４１８がステート５０８に進行
し、ここで最終ＦＩＦＯワードがアンロードされる。従って、ＭＰＦＩＦＯア
ービタからの確認（ＡＣＫ）信号とＳＤＲＡＭコントローラからのデータ確認（
ＤＡＣＫ）信号両方がアクティブであるとき、ＦＩＦＯアレイ４０２内のデータ
の最後の一つが転送される。転送カウントが０にセットされ、またステート・マ
シン４１８がアイドル・ステート５１４に復帰する。

【００９４】アイドル・ステート５１４にあってＣＲＣコマンドによるアンロードＦＩＦＯ
が受信されれば、ステート・マシン４１８がステート５０８に進行する。ＣＲＣ
コマンドによるアンロードＦＩＦＯが、ＦＩＦＯアレイ４０２からバッファ・メ
モリ１１２へのデータの書込に使用され、この間に関連ＣＲＣが生成される。一
実施例において、ＣＲＣはバッファ・メモリ１１２に最終ワードを書き込むこと
になる。ＦＩＦＯアレイ４０２が空であれば、ステート・マシン４１８がアンロ
ードＦＩＦＯステート５０８に留まる。しかし、ＦＩＦＯアレイ４０２が空でな
ければ、ステート・マシン４１８がアンロードＦＩＦＯステート５１０に進行す
る。ＣＲＣ計算は、ＦＩＦＯアレイ４０２がアンロードされ、ＳＤＲＡＭバッフ
ァ・メモリに書込みされるにつれて、実行される。転送カウントが１に等しいと
き、ステート・マシン４１８がアンロードＦＩＦＯステート５１２に進行する。
ＣＲＣ計算が完了したとき、ＣＲＣデータがＳＤＲＡＭバッファ・メモリ１１２
に転送され、また転送カウンタが０にセットされる。次に、ステート・マシン４
１８がアイドル・ステート５１４に復帰する。

【００９５】ステート・マシン４１８がロードＦＩＦＯコマンドを受信すれば、ステート・
マシン４１８がアイドル・ステート５１４からロードＦＩＦＯステート５１６に
進行する。ロードＦＩＦＯコマンドはバッファ・メモリからＦＩＦＯアレイ４０
２へのデータの読取りに使用される。ステート・マシン４１８がいっぱいでなけ
れば、次にステート・マシン４１８は、アービタからのＭＰＦＩＦＯ確認信号
の受信時に、ステート５１８に進行する。次に、転送カウントが１に等しくなり
、またＭＰＦＩＦＯ３０２が「ほとんど完全（いっぱい）信号」を発生するま
で、ステート・マシン４１８がデータをしてバッファ・メモリ１１２からＦＩＦ
Ｏアレイ４０２に転送せしめる。転送カウントが１に等しく、またＦＩＦＯアレ
イ４０２がほとんどいっぱい (フル) であれば、ただ一つのデータ・ワードのた
めに余裕があることを意味し、ステート・マシン４１８がロードＦＩＦＯステー
トを５２０に進行する。転送カウンタが１に等しく、ＭＰＦＩＦＯ３０２がフ
ル信号を発生すれば、次に、アービタからのＭＰＦＩＦＯ確認信号とＳＤＲＡ
ＭコントローラからのＤＡＣＫ信号の受信時に、最終ワードがＦＩＦＯアレイ４
０２にロードされ、ステート・マシン４１８がアイドル・ステート５１４に復帰
する。

【００９６】ＣＲＣを伴ったロードＦＩＦＯコマンドが受信されると、ステート・マシン４
１８がＣＲＣコマンドを伴ったロードＦＩＦＯステート５２２に進行する。ＣＲ
Ｃを伴ったロードＦＩＦＯコマンドがバッファ・メモリ１１２からのデータを読
取るのに使用され、一方ＣＲＣをチェックする。一実施例において、ＣＲＣが転
送されるべき最終ワードとなる。ステート５２２において、ＭＰＦＩＦＯ３０
２がいっぱいでなければ、ＭＰＦＩＦＯ読取信号が作動され、ＭＰＦＩＦＯＣＲＣが有効信号となる。ＭＰＦＩＦＯ確認信号が受信されると、ステート
・マシン４１８がＣＲＣを伴うロードＦＩＦＯステート５２４に進行する。ほぼ
フル信号が行使され、また転送カウントが１より大きくなるまで、ステート・マ
シン４１８がデータをＳＤＲＡＭバッファ・メモリからＦＩＦＯアレイ４０２に
ロードするように進行する。この期間中、ＣＲＣが計算される。次に、ステート
・マシン４１８がＣＲＣを伴ってロードＦＩＦＯステート５２６に進行する。ス
テート・マシン４１８がＣＲＣをしてＦＩＦＯアレイ４０２にロードせしめる。
転送カウントが１にセットされ、またステート・マシン４１８はアイドル・ステ
ート５１４に復帰する。

【００９７】「ライト・トウ・バッファ・メモリ（バッファ・メモリへの書込）」コマンド
が受信されたときに、ステート・マシン４１８がアイドル・ステート５１４から
書込ステート５２８に進行する。上述したように、「ライト・トウ・バッファ・
メモリ」コマンドがＦＩＦＯアレイ４０２からバッファ・メモリ１１２へのデー
タの書込みに使用される。もし、ＦＩＦＯアレイ４０２が空でなければ、ＭＰ
ＦＩＦＯアービタからの確認信号の受信時に、ステート・マシン４１８がステー
ト５３０に進行する。次に、ＦＩＦＯアレイ４０２がアンロードされ、またアン
ロードされたデータがバッファ・メモリ１１２に書き込まれる。ただ一つのワー
ドがＦＩＦＯメモリに残り、また転送カウントが１に等しくなるまで、ＦＩＦＯ
アンロード工程が継続される。次に、ステート・マシン４１８が、ステート５３
２に進行し、ここで最終ＦＩＦＯワードがアンロードされる。こうして、ＭＰ
ＦＩＦＯアービタからの確認（ＡＣＫ）信号とＳＤＲＡＭコントローラからのデ
ータ確認（ＤＡＣＫ）信号の両方がアクティブなとき、ＦＩＦＯ内のデータの最
終のものが転送される。転送カウントは０にセットされ、ステート・マシンはア
イドルステージ５１４に復帰する。

【００９８】アップデートＦＣＰポインタ・コマンドが受信されたときに、ステート・マシ
ン４１８がアイドル・ステート５１４からＦＣＭＤＰＴＲステート５２８に進
行する。コマンド・ポインタ・インクリメント信号が１クロックの間、作動され
、これがＦＣＰアドレスとカウントを更新する。ステート・マシン４１８がステ
ート５３６に進行し、コマンド・コンプリート・インタラプトをクリアする。こ
うして、ステート・マシン４１８がアイドル・ステート５１４に復帰する。

【００９９】リード（読取り）バッファ・メモリ・コマンドが受信されると、ステート・マ
シン４１８がアイドル・ステート５１４からリード・ステート５３８に進行し、
ＳＤＲＡＭ読取信号を行使する。ＦＩＦＯがいっぱいでなければ、ＭＰＦＩＦ
Ｏアービタからの確認信号の受信時に、ステート・マシン４１８がステート５４
０に進行する。次に、データがバッファ・メモリ１１２からＦＩＦＯアレイ４０
２に読み取られる。読取工程は、ＦＩＦＯメモリがほぼいっぱいになり、また転
送カウントが１に等しくなるまで、続行される。次に、ステート・マシン４１８
がステート５４２に進行し、ここでもう一つのワードがバッファ・メモリ１１２
からＦＩＦＯに読み取られる。こうして、ＭＰＦＩＦＯアービタからの確認（
ＡＣＫ）信号とＳＤＲＡＭコントローラからのデータ確認（ＤＡＣＫ）信号両者
がアクティブであるとき、転送カウントが０にセットされ、またステート・マシ
ン４１８がアイドル・ステート５１４に復帰する。

【０１００】フェッチＦＣＰコマンドが受信されると、ステート・マシン４１８がアイドル
・ステート５１４からＦＣＰコマンド・ステート５４４に進行する。ステート・
マシンがＦＣＰ＿ＣＭＤ、ＲＤ＿ＳＩＧ、ＬＤ＿ＣＭＤ＿ＬＥＮ＿ＡＤＲ、ＣＬ
Ｒ＿ＦＩＦＯ、ＬＤ＿ＸＦＥＲ＿ＣＮＴ＿６４およびＲＥＱ＿ＳＩＧ信号を適切
にセットし、パケットの終端に配置されたパケット長さデータを得るように用意
する。従って、転送アドレスがフレーム長さアドレスとともにロードされる。一
実施例において、フレーム長さアドレスには、セグメント・サイズに付加したベ
ース・アドレスが含まれている。ステート５４６に進行して、フレーム長さデー
タが検索される。ＭＰＦＩＦＯアービタからの確認（ＡＣＫ）信号とＳＤＲＡ
Ｍコントローラからのデータ確認（ＤＡＣＫ）信号両者がアクティブであるとき
、フレーム長さがＦＩＦＯアレイ４０２に配置される。ステート５４８に進行し
て、ＣＲＣシードがリセットされ、また転送アドレスがＦＣＰコマンド・フレー
ムのスタート・アドレスまたはベース・アドレスにセットされる。確認信号がド
ロップしたとき、ステート・マシンがステート５５０に進行する。バッファ・メ
モリ１１２からのパケットの転送が開始し、またＣＲＣアキュムレーションが開
始する。転送カウントが１に等しくなるまで、転送は続行される。次に、ステー
ト・マシン４１８はステート５５２に進行し、最終ワードが転送される。転送カ
ウンタがここでゼロに等しくなり、またステート・マシン４１８がアイドル・ス
テート５１４に進行する。

【０１０１】本発明のある好ましい実施例を説明してきたが、これらの実施例は例としての
み提示したものであって、本発明の範囲を限定することを意図していない。従っ
て、本発明の概念と範囲は請求の範囲とその等価なものによってのみ規定される
。

【図面の簡単な説明】

【図１】本発明の一実施例を使用する一環境を示す図

【図２】バッファ・コントローラの一実施例のポートを示す図

【図３】図２のバッファ・コントローラをより詳細に示す図

【図４】メモリ・ユニットの一実施例を示す図

【図５】Ａ−Ｄは、バッファ・コントローラと併用したステート・マシンの一実施例を
示す図

【図６】データ変換の一実施例を示す図

【図７】ファイバー・チャネル・コントロール・ブロックを示す図

【図８】第１の代表的なデータ転送を示す図

【図９】第２の代表的なデータ転送を示す図

【図１０】第３の代表的なデータ転送を示す図

【図１１】第４の代表的なデータ転送を示す図

【図１２】第５の代表的なデータ転送を示す図

【図１３】第６の代表的なデータ転送を示す図

【図１４】第７の代表的なデータ転送を示す図

【図１５】第８の代表的なデータ転送を示す図

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０９／５４８，３３０ (32)優先日平成12年４月12日(2000．4．12) (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷＦターム(参考） 5B065 BA01 BA03 CA12 CC08 CE07 CE12 【要約の続き】・ドライブ・コントローラ回路。

Claims

【特許請求の範囲】

【請求項１】ディスク・ドライブ・インターフェースと；Ｉ／Ｏインターフェースと；バッファ・メモリであって、これとディスク・ドライブ・インターフェース間
でデータのやり取りをするとともに、これと前記Ｉ／Ｏインターフェース間でデ
ータのやり取りをするバッファ・メモリと；前記ディスク・ドライブ・インターフェースを少なくとも制御する第１プロセ
ッサと；低水準タスクを少なくとも実行する第２プロセッサと；メモリ回路であって、前記バッファ・メモリに結合されたＤＭＡポートと；前記第１プロセッサと前記第２プロセッサに結合されたレジスタ・アクセス・
ポートと；前記第１プロセッサと前記第２プロセッサに結合されたランダム・アクセスポ
ートと；前記第１および第２プロセッサの少なくとも一つによってアクセス可能な読取
ポインタと書込ポインタと；を含むメモリ回路と；を具備し、データに効果的にアクセスし、または記憶させる柔軟性のある、マルチポート
・メモリ回路を含むディスク・ドライブ・コントローラ回路。
【請求項２】メモリ利用カウンタをさらに含む請求項１に記載のディスク
・ドライブ・コントローラ回路。
【請求項３】読取ポインタと書込ポインタが第１および第２プロセッサの
いずれによってもロードされる請求項１に記載のディスク・ドライブ・コントロ
ーラ回路。
【請求項４】バッファ・メモリに書き込まれたデータのための巡回冗長コ
ード（ＣＲＣ）を検証するエラー検出モジュールをさらに含む請求項１に記載の
ディスク・ドライブ・コントローラ回路。
【請求項５】ディスク・ドライブ・インターフェースと；前記ディスク・ドライブ・インターフェースからデータを少なくとも受信する
ように結合されたバッファ・メモリと；第１プロセッサと；前記バッファ・メモリと前記第１プロセッサに結合されたダイレクト・メモリ
・アクセスを使用してロード可能なメモリ回路と；を具備し、第１ポートを介しての第１転送中、前記バッファ・メモリと前記メモリ回路間
でデータが転送されたときに、前記メモリ回路は先入れ先出しメモリとして作動
するように形成されており、また前記第２ポートを介しての第２転送中、前記第
１プロセッサによってアクセスされたときに、前記メモリ回路がランダム・アク
セス・メモリとして作動するように形成されているディスク・ドライブ・コント
ローラ。
【請求項６】前記バッファ・メモリに結合されたファイバー・チャネル・
インターフェースをさらに含み、データが前記バッファ・メモリと前記ファイバ
ー・チャネル・インターフェース間にメモリ回路を介して転送される請求項５に
記載のディスク・ドライブ・コントローラ。
【請求項７】前記バッファ・メモリと前記メモリ回路に結合された制御回
路をさらに含み、前記制御回路が前記バッファ・メモリからのファイバーチャネ
ル制御ブロックを前記メモリ回路に転送するように形成されている請求項５に記
載のディスク・ドライブ・コントローラ。
【請求項８】前記メモリ回路がダイレクト・フレーム・アクセスを前記第
１プロセッサによって少なくとも第１フレームに提供するように形成されている
請求項５に記載のディスク・ドライブ・コントローラ。
【請求項９】前記メモリ回路がファイバー・チャネル制御ブロックと関連
するエラー検出コードを保持するような大きさに作成されている請求項５に記載
のディスク・ドライブ・コントローラ。
【請求項１０】前記メモリ回路が少なくとも４個のポートを有している請
求項５に記載のディスク・ドライブ・コントローラ。
【請求項１１】前記メモリ回路がレジスタ・アクセス・インターフェース
とダイレクト・アクセス・インターフェースを有している請求項５に記載のディ
スク・ドライブ・コントローラ。
【請求項１２】バッファ・メモリからメモリ回路に転送されるデータのた
めに巡回冗長コード（ＣＲＣ）をチェックするエラー検出モジュールをさらに含
む請求項５に記載のディスク・ドライブ・コントローラ。
【請求項１３】前記メモリ回路が書込ポインターと、前記プロセッサによ
ってロード可能、かつ、読取可能な書込ポインターをさらに含む請求項５に記載
のディスク・ドライブ・コントローラ。
【請求項１４】バッファ・メモリ・アドレス・レジスタをさらに含む請求
項５に記載のディスク・ドライブ・コントローラ。
【請求項１５】前記メモリ回路が少なくともプロセッサ・プログラム・コ
ードを受信するように形成されている請求項５に記載のディスク・ドライブ・コ
ントローラ。
【請求項１６】前記メモリ回路がフェッチ・アドレス・レジスタをさらに
含む請求項５に記載のディスク・ドライブ・コントローラ。
【請求項１７】前記大容量記憶デバイス・コントローラが、大容量記憶バッファ・メモリ・インターフェースと；プロセッサと；第１ポートを使用して先入れ先出し法で前記大容量記憶バッファ・メモリ・イ
ンターフェースからデータを受信するように結合されるべく形成されたダイレク
ト・メモリ・アクセス転送を使用してロード可能な第１メモリ回路と；を具備し
、前記メモリ回路が第２ポートを使用してランダム・アクセス・メモリとして前
記プロセッサによってアクセス可能であり、コンピュータを大容量記憶デバイスにインターフェースする大容量記憶デバイ
ス・コントローラ。
【請求項１８】前記第１メモリ回路に結合された第２メモリ回路であって
、ランダム・アクセス・メモリとして形成されている第２メモリ回路と；前記第２メモリ回路に結合されたファイバー・チャネル・インターフェースで
あって、前記第２メモリ回路が前記ファイバー・チャネル・インターフェースか
らファイバー・チャネル制御ブロックを受信するように形成されているファイバ
ー・チャネル・インターフェースと；前記プロセッサ、前記第１メモリ回路、および前記第２メモリ回路に結合され
たステート・マシンであって、前記プロセッサから命令を受信し、これに応答し
て、前記第２メモリ回路と前記第１メモリ回路間に前記ファイバー・チャネル制
御ブロックを転送するように形成されているステート・マシンと；をさらに含む請求項１７に記載の大容量記憶デバイス・コントローラ。
【請求項１９】前記第２メモリ回路がダイレクト・フレーム・アクセスを
ファイバー・チャネル・フレームに提供するように形成されている請求項１７に
記載のディスク・ドライブ・コントローラ。
【請求項２０】前記大容量記憶デバイスからデータを受信し、また前記Ｉ
／Ｏバスからデータを受信するように形成されたバッファ・メモリと；プロセッサと；前記バッファ・メモリと前記プロセッサに結合されたメモリ回路であって、前
記メモリ回路と前記バッファ・メモリ間のデータの少なくとも第１転送中、先入
れ先出しメモリとして動作するように形成され、また前記メモリ回路と前記プロ
セッサ間のデータの少なくとも第１転送中、ランダム・アクセス・メモリとして
動作するように形成されたメモリ回路と；を具備する、大容量記憶デバイスをＩ／Ｏバスを介してコンピュータにインターフェースす
るための大容量記憶デバイス・コントローラ。
【請求項２１】メモリ回路がフルのときに、前記転送の少なくとも一つが
休止する請求項２０に記載の大容量記憶デバイス・コントローラ。
【請求項２２】前記メモリ回路がデータを前記バッファ・メモリにバース
トするように形成されている請求項２０に記載の大容量記憶デバイス・コントロ
ーラ。
【請求項２３】前記メモリ回路が自動的に再ロードされ、一方でデータが
前記メモリ回路から前記バッファ・メモリにバーストされる請求項２０に記載の
大容量記憶デバイス・コントローラ。
【請求項２４】前記メモリ回路が複数のディスク・ドライブ・コントロー
ラ・レジスタ・ファイルに結合されている請求項２０に記載の大容量記憶デバイ
ス・コントローラ。
【請求項２５】前記メモリ回路が、転送サイズを前記メモリ回路サイズよ
りも大きく指定する転送命令を受容するように形成されている請求項２０に記載
の大容量記憶デバイス・コントローラ。
【請求項２６】前記Ｉ／Ｏインターフェースがファイバー・チャネル・イ
ンターフェースである請求項２０に記載の大容量記憶デバイス・コントローラ。
【請求項２７】前記プロセッサ、前記バッファ・メモリおよび前記メモリ
回路に結合されたステート・マシンをさらに含み、前記ステート・マシンがファ
イバー・チャネル制御ブロックを前記バッファ・メモリから前記メモリ回路に転
送するとともに、エラー検出コードをチェックする請求項２０に記載の大容量記
憶デバイス・コントローラ。
【請求項２８】前記大容量記憶デバイスが磁気ディスク・ドライブである
請求項２０に記載の大容量記憶デバイス・コントローラ。
【請求項２９】ホスト・コンピュータと；前記ホスト・コンピュータに結合されたバスと；大容量記憶デバイスと；前記バスと前記大容量記憶デバイスに結合されたコントローラと；からなり、前記コントローラが：前記大容量記憶デバイスからデータを受信するとともに、前記Ｉ／Ｏバスから
データを受信するように形成された第１メモリ回路と；プロセッサと；前記第１メモリ回路と前記プロセッサに結合され、該第２メモリ回路と前記第
１メモリ回路間でデータの少なくとも第１転送中に先入れ先出しメモリとして動
作するように形成され、また該第２メモリ回路と前記プロセッサ間でデータの少
なくとも第１転送中にランダム・アクセス・メモリとして動作するように形成さ
れた第２メモリ回路と；を具備する大容量記憶デバイスを制御するシステム。
【請求項３０】プロセッサと同時に第２メモリにアクセスできる第２メモ
リ回路に結合されたマイクロコントローラをさらに含む請求項２９に記載のシス
テム。
【請求項３１】プロセッサと同時に第２メモリにアクセスできる第２メモ
リ回路に結合されたマイクロコントローラをさらに含む請求項２９に記載のシス
テム。
【請求項３２】前記大容量記憶デバイスからのデータを受信し、また前記
Ｉ／Ｏバスからのデータを受信する手段と；前記大容量記憶デバイス・コントローラを管理する手段と；前記データ受信手段と前記管理手段に結合されデータを記憶する手段と；とからなり、前記データを記憶する手段が、該データ記憶手段と前記データ受信手段間でデ
ータの少なくとも第１転送中に先入れ先出しメモリとして動作するように形成さ
れ、また該データ記憶手段と前記データ管理手段間でデータの少なくとも第１転
送中にランダム・アクセス・メモリとして動作するように形成されたデータ記憶
手段と；を具備する大容量記憶デバイスをＩ／Ｏバスを介してコンピュータにインター
フェースするための大容量記憶デバイス・コントローラ。
【請求項３３】データ・パケットに関連するバッファ長さフィールドを第
１メモリから、先入れ先出し（ＦＩＦＯ）メモリとして動作可能な第２メモリの
第１位置に転送する工程であって、バッファ長さフィールドの少なくとも一部が
データ・パケットを介して転送されるデータ量に関係する情報を含んでいるバッ
ファ長さフィールド転送工程と；前記データ・パケットの少なくとも一部を前記第１メモリから前記第２メモリ
の少なくとも第２位置に転送する工程と；ＦＩＦＯメモリとして動作可能な前記メモリから前記バッファ長さフィールド
を読取り、次に前記第２メモリから前記データ・パケットの少なくとも一部を読
取る工程と；からなる大容量記憶デバイス・コントローラ内のメモリ間でデータを転送する
方法。
【請求項３４】バッファ長さフィールドの少なくとも一部がデータ・パケ
ット内のＣＲＣの位置を決定するのに使用される請求項３３に記載の方法。
【請求項３５】バッファ・メモリ内のデータを受信する工程と；データをバッファ・メモリから、マルチポート・メモリの第１ポートを使用し
てディスク・コントローラに位置付けされたマルチポート・メモリに転送する工
程であって、第１ポートが先入れ先出しポートである工程と；データをマルチポート・メモリと第１ディスク・コントローラ・プロセッサ間
に、マルチポート・メモリの第２ポートを使用して転送する工程であって、第１
ディスク・コントローラが高水準タスクを実行するように形成されている工程と
；データをマルチポート・メモリと第３ディスク・コントローラ・プロセッサ間
に、マルチポート・メモリの第３メモリ・ポートを使用して転送する工程であっ
て、第２ディスク・コントローラが低水準タスクを実行するように形成されてい
る工程と；からなるディスク・ドライブ・コントローラ内でデータにアクセスし記憶する
方法。
【請求項３６】ディスク・コントローラ・マルチポート・メモリ内に記憶
されたデータを修正する工程をさらに含む請求項３５に記載のデータにアクセス
する方法。
【請求項３７】ディスク・コントローラ・マルチポート・メモリから修正
データを読み取る工程をさらに含む請求項３６に記載のデータにアクセスする方
法。
【請求項３８】前記ディスク・コントローラ・マルチポート・メモリから
データをバッファ・メモリにバーストする工程をさらに含む請求項３５に記載の
データにアクセスする方法。
【請求項３９】バッファ・メモリからのデータを前記ディスク・コントロ
ーラ・マルチポート・メモリに転送し、一方前記データに関連するエラー検出コ
ードをチェックする工程をさらに含む請求項３５に記載のデータにアクセスする
方法。
【請求項４０】前記ディスク・コントローラ・マルチポート・メモリにデ
ィスク・フォーマット・テーブルを記憶する工程と；第２ポートを使用して記憶されたディスク・フォーマット・テーブルにアクセ
スする工程と；をさらに含む請求項３５に記載のデータにアクセスする方法。
【請求項４１】前記ディスク・コントローラ・マルチポート・メモリ内に
位置付けされたプログラム・コードにアクセスする工程をさらに含む請求項３５
に記載のデータにアクセスする方法。
【請求項４２】ダイレクト・フレーム・アクセスを前記ディスク・コント
ローラ・マルチポート・メモリ内に記憶されたファイバー・チャネル・フレーム
に提供する工程をさらに含む請求項３５に記載のデータにアクセスする方法。
【請求項４３】ディスク・コントローラに結合されたディスク記憶デバイ
スと、ディスク・コントローラに結合されたバス間に転送されるデータを一時的
に記憶する第１ディスク・コントローラ・プロセッサの管理下で、第１モードで
第１メモリを使用する工程と；第１ディスク・コントローラ・プロセッサに結合された第２メモリ内に第１コ
ンテキストを記憶する工程と；第２モードにおいて、第１メモリを使用して第１ディスク・コントローラ・プ
ロセッサによって後ほど使用するために第２コンテキストを記憶する工程と；第１事象に応答して少なくとも部分的に第１メモリに記憶された第２コンテキ
スト情報の少なくとも一部と共に第２メモリに記憶された第１コンテキスト情報
の少なくとも一部をスワッピングする工程と；第１コンテキスト情報のスワップされた少なくとも一部をリストアし、第２事
象に少なくとも部分的に応答して第２メモリに戻す工程と；からなるディスク・コントローラ内でのコンテキスト・スイッチング方法。
【請求項４４】第１ディスク・コントローラ・プロセッサに結合された第
１メモリに第１コンテキストを記憶する工程と；ランダム・アクセス・メモリと、先入れ先出し（ＦＩＦＯ）メモリの両者とし
て形成可能な第２メモリに第２コンテキストを記憶する工程と；第１ディスク・コントローラ・プロセッサを使用し、第１コンテキストに関係
しておりディスク・ドライブからのデータを通信リンクに転送する第１転送操作
を管理する工程と；ディスク・ドライブが、通信リンクがデータを受信する能力に対して遅れをと
ることを決定する工程と；第１転送操作を保留する工程と；第１メモリからの第１コンテキストを第２メモリ内に記憶された第２コンテキ
ストでスワップする工程と；第１ディスク・コントローラ・プロセッサを使用し、第２コンテキストに対応
して第２転送操作を管理する工程と；第２転送操作の少なくとも一部が完了した後、第２メモリから第１メモリへ第
１コンテキストをリストアする工程と；第１転送操作を完了する工程と；第２メモリとバッファ・メモリ間で先入れ先出し方式でディスク・データを転
送する工程と；からなるディスク・コントローラ内でのコンテキスト・スイッチング方法。
【請求項４５】コンテキスト情報をホールドするように形成された第１メ
モリと；第１メモリに記憶されたコンテキスト情報に基づいて操作を実行するように形
成され、第１メモリに結合された第１ディスク・コントローラ・プロセッサと；第１モードでランダム・アクセス・メモリとして作用し、また第２モードで先
入れ先出しメモリとして作用するように形成され、代替のコンテキスト情報を記
憶し、またディスク・データをバッファすることの両方に利用可能であり、第１
メモリに結合される第２メモリと；第１メモリに記憶されたコンテキスト情報の少なくとも一部を、第１事象に応
答して第２メモリに記憶された代替のコンテキスト情報でスワップするように形
成されたスワッピング回路と；からなるディスク・コントローラ関連コンテキストを記憶し、スワッピングす
る回路。
【請求項４６】ディスク・ドライブと；ディスク・ドライブに結合され、ディスク・ドライブを制御するとともに、デ
ィスク・ドライブとホスト・コンピュータ間に転送されるデータを管理するコン
トローラと；からなり、コントローラが：コンテキスト情報をホールドするように形成された第１メモリと；第１メモリ内に記憶されたコンテキスト情報に基づいて操作を実行するように
形成され、第１メモリに結合された第１ディスク・コントローラ・プロセッサと
；第１モードでランダム・アクセス・メモリとして作用し、また第２モードで先
入れ先出しメモリとして作用するように形成され、代替のコンテキスト情報を記
憶し、またディスク・データをバッファすることの両方に利用可能であり、第１
メモリに結合される第２メモリと；第１メモリに記憶されたコンテキスト情報の少なくとも一部を、第１事象に応
答して第２メモリに記憶された代替のコンテキスト情報でスワップするように形
成されたスワッピング回路と；を含むディスク・ドライブ・システム。