JP3433386B2 - 入出力記憶装置への直接メモリアクセスを行う装置及び方法 - Google Patents

入出力記憶装置への直接メモリアクセスを行う装置及び方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数チャネルＤＭＡ操作
を支援する回路アーキテクチャに関する。
【０００２】
【従来の技術】直接メモリアクセス（ＤＭＡ）は周辺装
置（入出力装置）からメモリへ直接あるいは周辺装置間
で直接に交信する方法である。ＤＭＡを利用するとＣＰ
Ｕの介入なくＤＭＡ制御装置によりバイトが移動する。
ＤＭＡ操作を行うには入出力チャネルに、バスの制御を
獲得して装置にアクセスし、そしてメモリ操作を完了し
たことをＣＰＵに通知する入出力ないしＤＭＡ制御装置
を設ける。ＤＭＡ制御装置は、データ位置やデータサイ
ズといったＤＭＡ転送の様々な操作パラメータを指定す
るのに使用するチャネル制御ブロック（ＣＣＢ）ないし
チャネルプログラムにしたがって作動する。
【０００３】ＣＣＢを使用するとＤＭＡパラメータのＤ
ＭＡへのより効率的な記憶、転送、実行を行うことが出
来、入出力トランザクションの一部となるページ数に制
限はなくなる。ＤＭＡ制御装置は、ＤＭＡ制御装置の主
メモリ内にあるＤＭＡチャネル制御パラメータの所定数
のブロックのチェーンへのポインタを含むデータチェー
ン・レジスタ（ＤＣＲ）と呼ばれる追加のレジスタを備
えている。ＤＭＡパラメータブロック内のフラッグは、
後続ブロックのチェーン化を続けるべきかどうかを示
す。しかし一体にチェーン化できるＣＣＢ数はチャネル
制御ブロックを記憶するためにＤＭＡ制御装置チップに
割り当てられたメモリ量により限定され、一般に２ない
し３のＣＣＢを記憶する余裕しかない。
【０００４】チェーン化を行う別の方法は、ＤＭＡ制御
装置にメモリとメモリ内に記憶されたマイクロコードを
実行するプロセッサを設けることである。ニューヨーク
州アルモンクのＩＢＭ社により製造されたＩＢＭ7090、
7080、システム 360といったこの方法を用いるシステム
では、入出力トランザクションは開始入出力（ＳＩＯ）
命令を発することで開始する。この命令は入出力装置を
作動するためチャネルプログラムを示す有効アドレスを
提供する。次にチャネルプログラムをＳＩＯ有効アドレ
スから始まるメモリから取り出す。データのブロック及
びチャネル命令の２種類の情報がチャネルプログラムに
より転送される。チャネル命令には停止命令と飛越し命
令があり、停止命令は入出力トランザクションを完了
し、飛越し命令は実行するチャネルプログラムの次の命
令のアドレスを変更する。
【０００５】より強力で柔軟性のある制御装置を提供す
るため、動的チェーン化手法を開発した。動的チェーン
化により入出力コマンドのチャネルプログラムへの「空
中での」チェーン化が可能になる。動的チェーン化を実
現するため、チャネルプログラムの最後の命令の停止命
令前に飛越し命令を挿入することでチャネルプログラム
への付加物を作成する。飛越し命令はチャネルに付け加
えられた入出力コマンドを含むメモリ内の別の位置を示
す。この手法は命令を動的にチェーン化する機能をもた
らすが、コードの実行が変更点に到達する前にマイクロ
コード内の変更を確実に書き込むようにする際の困難さ
から競合状態が生じる。
【０００６】
【発明が解決しようとする課題】従って本発明の目的
は、ＣＣＢを外部メモリに記憶する直接メモリアクセス
のシステムを提供することである。本発明の更なる目的
は、外部メモリに記憶されたＣＣＢの動的チェーン化を
実現するＤＭＡ制御装置を提供することである。本発明
の別の目的は、競合状態の出現を防ぐ動的チェーン化を
実現するＤＭＡ制御装置を提供することである。
【０００７】
【課題を解決するための手段】本発明のシステムでは、
以前の方法の条件や制限から解放されたより信頼性のあ
る動作を行う動的チェーン化を実現する新しい方法を提
供する。ＤＭＡ制御装置の物理的制限により課せられて
いた限界は、チャネル制御ブロック（ＣＣＢ）を外部メ
モリに記憶することで克服する。現在ＣＣＢ内の所定の
ビットがセットされているとき、ＤＭＡ制御装置をプロ
グラムして外部メモリの特定のアドレスを参照する。Ｄ
ＭＡ制御装置は外部メモリのそのアドレスのＣＣＢを検
索し、そのメモリ領域でメモリ操作を行い、検索したＣ
ＣＢを先のＣＣＢが利用した位置に記憶する。この過程
はＤＭＡ操作が完了するビットがリセットされたＣＣＢ
に到達するまで続けられる。従って本発明のシステムで
は、ＤＭＡアクセス中に単に外部メモリを更新するだけ
でＣＣＢを動的に変更して柔軟性のある入出力システム
を提供できるので動的チェーン化に容易に対応できる。
更にしばしば生じる競合状態を回避できる動的チェーン
化方法を提供する。各々のＣＣＢには待機ビットと称す
る追加状況ビットを設ける。待機ビットがセットされれ
ば、現在ＣＣＢに対する転送は完了し、システムは操作
を停止し、待機ビットがリセットされるまで待機する。
これにより所望のＣＣＢをチェーンに追加する十分な時
間を確保できる。ＣＣＢを追加すると、待機ビットはリ
セットされ、それにより通常の処理が続けられる。制御
状況レジスタ（ＣＳＲ）内にあるチャネル操作レジスタ
（ＣＯＲ）内にも停止状況ビットが設けられている。停
止ビットがセットされると、現在のＣＣＢの実行は現在
ＣＣＢの待機ビットの状況に関わらず停止される。停止
ビットがリセットされると、通常の処理が続行される。
【０００８】
【実施例】以下の説明では、特定の記憶装置、システ
ム、組織、アーキテクチャなどを本発明の完全な理解を
提供するために述べるが、当業者には本発明はそれらの
特定の詳細なしにも実施できることが明かであろう。他
の場合には、本発明を不必要に曖昧なものにしないため
によく知られた回路やシステムをブロック図形式で示
す。
【０００９】図１は本発明により作動する一般的なシス
テムを示したものである。バス10は主メモリ15、ＣＰＵ
20、入出力装置25、30を初めとする複数装置を相互に接
続している。入出力制御装置35、40は実際の装置25、30
への入力と出力を制御するとともにバス10へのインター
フェイスをも行う。入出力制御装置45は追加のメモリ5
0、55と入出力装置60、65が接続された第２のバス12に
取り付けられている。本発明のシステムでは、入出力制
御装置35、40、45にはＤＭＡ操作を行うインテリジェン
スを与える。ＤＭＡ操作の要求に応えて、入出力制御装
置は所定のアドレスのその内部メモリに割り当てられた
スペースにアクセスして操作のチャネル作動パラメータ
を指定するのに用いるＣＣＢにアクセスする。パラメー
タにアクセスすると、入出力制御装置は供給されたパラ
メータにしたがって直接メモリアクセス操作を行う用意
ができる。直接メモリアクセスに関する詳細は、例えば
A.J.バン・デ・グール「コンピュータアーキテクチャと
設計」（出版社：アディソン・ウェスレー、1989年）ペ
ージ317−321を参照の事。
【００１０】本発明の図２を参照すると、入出力制御装
置 100にはメモリ 110のような外部記憶装置に記憶され
たチャネル制御ブロック（ＣＣＢ）を指定しアクセスで
きる手段が設けられている。ＣＣＢのチェーンの実行
中、入出力制御装置 100は外部記憶装置 110にアクセス
してＣＣＢを検索し、それを入出力制御装置 100のメモ
リ内のＣＣＢ 120に割り当てられた位置に記憶する。そ
の位置は本実施例では制御状況レジスタ（ＣＳＲ） 125
内にある。引き続いてＤＭＡ操作がＣＣＢパラメータに
したがって行われる。操作が完了すると、入出力制御装
置 100は次のＣＣＢがあればそれを検索し、制御状況レ
ジスタ 125内のＣＣＢ位置 120に記憶し、全てのＣＣＢ
が処理されるまでこのように処理を続ける。従って大量
のＣＣＢを外部記憶装置に記憶してＤＭＡ操作実行中に
検索でき、それによりＣＣＢ 120に割り当てられた小量
のメモリにより入出力制御装置 100に課せられた限度を
越えて、ＣＰＵの介入なく複数のＤＭＡ操作を行う手段
をもたらすことによりかなりの処理上の利点を得ること
ができる。
【００１１】各々のＣＣＢには追加状況ビットが与えら
れており、入出力制御ロジック 130を変更して追加状況
ビットを検査し、ビットがセットないしリセットされて
いる場合に所定の機能を行う。それらの追加ビットには
チェーンビットがある。チェーンの次の順次のＣＣＢを
検索するために制御装置ロジック 130が読取り操作を外
部メモリに対して行うときにチェーンビットがセットさ
れる。次に検索されたＣＣＢは入出力メモリのＣＣＢの
所定位置に書き込まれ、ＤＭＡ制御装置によりちょうど
実行されたＣＣＢをオーバーライトする。次に制御装置
は、検索されて制御装置メモリ内のＣＣＢレジスタに書
き込まれたＣＣＢで指定された操作を行う。
【００１２】制御装置ロジックは制御装置、特にチップ
制御状況ブロック 140内にある外部メモリアドレス・ポ
インタで示されたアドレスの外部メモリに対する読取り
を行う。外部メモリアドレス・ポインタは外部記憶装置
内にある最初のＣＣＢを示すハード・コード化値とす
る。ＣＣＢカウンタ・レジスタ 160は、あるチャネルに
ついて実行されたチェーン内のＣＣＢ数のカウントを維
持する。ＣＣＢは固定されたサイズであるので、検索す
るＣＣＢの位置はメモリアドレス・ポインタと実行され
るＣＣＢ数により判定することができる。代わりに外部
メモリアドレス・ポインタを制御状況レジスタ内のレジ
スタに配置し、増分して外部メモリ内にある次のＣＣＢ
のアドレスを反映させることができる。
【００１３】外部メモリからＣＣＢを検索した後、制御
装置ロジックは制御状況レジスタブロック内のレジスタ
にある現在ＣＣＢをオーバーライトする。ＣＣＢのチェ
ーンビットがセットされれば、ＣＣＢカウントレジス
タ、あるいは代わりに外部メモリアドレスポインタを増
分して次のＣＣＢを示す。ＣＣＢは固定サイズであるの
で、次のＣＣＢのアドレスは、ＣＣＢのサイズをかけた
ＣＣＢカウントにより増分された第１の外部にあるＣＣ
Ｂの既知のアドレスから容易に判定することができる。
同様に、別の実施例では、外部メモリアドレスポインタ
を制御装置ロジックにより固定分だけ更新する。
【００１４】外部ＣＣＢは内部メモリの内部ブロックの
ある同一アドレスにロードされる。その結果、最初のＣ
ＣＢがオーバーライトされる。従ってＤＭＡ操作のチャ
ネルシーケンスの終わりでは、制御装置ロジック 130は
ポインタないしカウンタを外部メモリの最初のアドレス
にリセットし、最初のＣＣＢを制御状況レジスタブロッ
ク内のＣＣＢレジスタに戻す。最初のＣＣＢのコピー
を、外部メモリのチャネル制御数及びチャネル数（複数
チャネルシステムならば）により識別される所定のアド
レスに記憶する。最初のＣＣＢはＤＭＡ操作シーケンス
チェーンの終わりに制御状況レジスタに戻すことが出
来、あるいは行う次のＤＭＡ操作シーケンスの最初に戻
すことができる。
【００１５】図３は別の実施例を示す。スループットを
更に増大するため、制御装置 200の内部メモリをわずか
に増加して第１ 220と第２ 222のＣＣＢに対応するよう
にする。更にチップ制御状況ビット 240を拡張して現在
ＣＣＢを示しているビットを含める。かくして二重バッ
ファ化を行うことができる。二重バッファ化は次のよう
にして行う。図３を参照すると、第１のＣＣＢは第１の
ＣＣＢバッファである第１のＣＣＢ 220にある。チップ
制御状況ビット 240は、現在ＣＣＢが第１のＣＣＢ 220
内にあることを示す。制御装置ロジック 230が第１のＣ
ＣＢ 220内にあるＣＣＢにしたがって処理している間、
ＣＣＢ内のチェーンビットを検出し、メモリ／読取り操
作を実行して次の外部メモリ 210からのＣＣＢを検索す
る。次のＣＣＢはそこで第２のＣＣＢ 222に記憶し、チ
ップ制御状況ビット 240は第１のＣＣＢ 220内にあるＣ
ＣＢに関した処理の終わりに更新ないしトグルされて、
現在ＣＣＢは第２のＣＣＢ 222にあることを反映する。
従って第１のＣＣＢ 220に記憶されたチャネル制御に関
した処理の終わりには制御装置ロジックは第２のＣＣＢ
222にあるチャネルブロックにしたがって処理を直ちに
始めることができる。制御装置ロジック 230が第２のＣ
ＣＢ 222の制御ブロックにしたがって処理している間、
第１のＣＣＢ 220の内容は外部メモリ 210から検索され
た次のＣＣＢで交信できるということになる。従って外
部メモリからＣＣＢを検索するためにメモリ読取り操作
を行うのに必要な時間により後続の転送の開始が遅れる
ことはなく、全体的な転送速度を増大することができ
る。
【００１６】各々の入出力制御装置には、制御装置の操
作状況に関する情報とＤＭＡ操作を行うため制御装置の
ハード配線ロジック（制御装置ロジック）により参照さ
れる情報を含む制御・状況レジスタ（ＣＳＲ）が含まれ
ている。制御状況レジスタブロック内には複数のＣＣＢ
があり、各々の入出力チャネルに対して１つのＣＣＢが
与えられている。図４は例示的なＣＣＢを示している。
第１のワードには、宛先肯定応答カウンタ（ＤＡＣ）、
原始肯定応答カウンタ（ＳＡＣ）、転送カウント（Ｔ
Ｃ）、原始アドレス自動増分／減分レジスタ（ＳＩＮ
Ｃ）、宛先アドレス自動増分／減分レジスタ（ＤＩＮ
Ｃ）が含まれている。原始及び宛先肯定応答カウンタは
肯定応答ラインを欠如した装置のプログラマブル待ち状
態の指定に利用する。転送カウントレジスタは操作のた
めに転送するバイト数を指定する。ＳＩＮＣ及びＤＩＮ
Ｃレジスタはデータのブロックを転送するといった所定
の操作のための自動増分／減分アドレスの値を記憶す
る。
【００１７】最初の32ビットにはデータが送られてくる
アドレスを識別するＤＭＡ原始アドレスがあり、次の32
ビットにはデータを送るアドレスを識別する宛先アドレ
スがある。次の64ビットにはチャネル制御レジスタ（Ｃ
ＣＲ）とスレーブ・バースト機能レジスタ（ＳＢＳＢ
Ｃ）が含まれる。以下に述べるようにチャネル制御レジ
スタにはチャネルの様々な操作パラメータのビットが含
まれている。ＳＢＳＤＢは転送を要求する特定スレーブ
装置に対してどのバーストサイズが支援されるかを指定
する。初期化／チェーン／待機レジスタ（ＩＣＷ）に
は、セットされればＣＣＢが外部メモリにあることを示
し、検索して実行するチェーンビットを含む操作を行う
制御ビットが含まれる。レジスタには初期化状況ビット
も含まれる。このビットをセットすると、制御状況レジ
スタに現在ロードされたＣＣＢは最初のＣＣＢとなり、
実行の用意ができる。初期化ビットがセットされなけれ
ば、最初のＣＣＢは制御状況レジスタに現在ロードされ
ておらず、ＤＭＡ処理を再初期化する前に、最初のＣＣ
Ｂを制御状況レジスタのＣＣＢ・レジスタにロードしな
ければならない。
【００１８】ＩＣＷレジスタにはまた、後に説明するよ
うにセットされれば、競合状態によりエラーを招くこと
なくＣＣＢのチェーンを動的に構成するためＣＣＢ操作
の実行を停止する待機ビットが含まれている。自動アー
ムカウンタ（ＡＡＣ）は自動アーム・モードで使用して
ＣＣＢの繰り返し数を指定する。チャネル・インターリ
ーブ・サイズ・レジスタ（ＣＨＩＬＳ）は別のチャネル
を転送可能にする前に転送する最大バイト数を指定す
る。チャネル制御レジスタは図５で詳細に述べる。チャ
ネル制御状況ビットを明記すると次のようになる。
【００１９】Ｍｏ１，Ｍｏ０−操作モード 00 - 単一転送 01 - 自動アーム 1x - 自動実行 ＤＸｔ - ＤＭＡ Ｘferタイプ 0 - 制御装置はバス上のＤＭＡマスタ 1 - 制御装置はバス上のＤＭＡスレーブ Ｓｉｈ - 各々の転送後、原始アドレス自動増分／保持 0 - 転送サイズに基づき各々の転送後、原始アドレスを
増分 1 - 原始アドレスを一定に保持 Ｄｉｈ - 各々の転送後、宛先アドレス自動増分／保持 0 - 転送サイズに基づき各々の転送後、宛先アドレスを
増分 1 - 宛先アドレスを一定に保持 Ｓｅｃ - データバス・エンディアン変換（原始） 0 - 大エンディアン 1 - 小エンディアン Ｄｅｃ - データバス・エンディアン変換（宛先） 0 - 大エンディアン 1 - 小エンディアン ＳａＯ - 原始アドレスのオーバーライド（分散） 0 - アドレス・オーバーライドなし（通常モード） 1 - 次のＣＣＢに現在原始ベースアドレスを使用 ＤａＯ - 宛先アドレスのオーバーライド（収集） 0 - アドレス・オーバーライドなし（通常モード） 1 - 次のＣＣＢに現在宛先ベースアドレスを使用
【００２０】Ｓａｉ - ＳＩＮＣレジスタに記憶された
値を用いて各々のチャネル制送を完了した後、原始アド
レス自動増分／減分 0 - 自動増分／減分不能 1 - 自動増分／減分使用可能 Ｄａｉ - ＤＩＮＣレジスタに記憶された値を用いて各
々のチャネル制御ブロックの転送を完了した後、宛先ア
ドレス自動増分／減分 0 - 自動増分／減分不能 1 - 自動増分／減分使用可能 Ｓｂ１，Ｓｂ０ - 原始バスの選択 00 - バス１、非64ビット 01 - バス１、64ビット 10 - バス２ タイプ１ 11 - バス２ タイプ２ Ｄｂ１，Ｄｂ０ - 宛先バスの選択 00 - バス１、非64ビット 01 - バス１、64ビット 10 - バス２ タイプ１ 11 - バス２ タイプ２ ＳＳｙｎｃ - 原始の同期ないし非同期転送を選択 0 - 同期 1 - 非同期 ＳＭＵ - 原始の多重ないし非多重モードを選択 0 - 非多重 1 - 多重 ＳＰｓ１，ＳＰｓ０ - タイプ２装置の原始ポートサイ
ズ（ないしＡＣＫが無視されるときはタイプ１装置） 00 - 64ビット 01 - 32ビット 10 - 16ビット 11 - ８ビット
【００２１】 ＤＳｙｎｃ - 宛先の同期ないし非同期転送を選択 0 - 同期 1 - 非同期 ＤＭｕ - 宛先の多重ないし非多重モードを選択 0 - 非多重 1 - 多重 ＤＰｓ１，ＤＰｓ０ - タイプ２装置の宛先ポートサイ
ズ（ないしＡＣＫが無視されるときはタイプ１装置） 00 - 64ビット 01 - 32ビット 10 - 16ビット 11 - ８ビット Ｓａｃｋ１，Ｓａｃｋ０ - 原始肯定応答タイプ制御 タイプ２装置についてはこれらのビットは無視され、モ
ード01が常に使用される。これはタイプ２装置では *Ａ
ＣＫラインを使用しないからである。 00 - *ＡＣＫラインのみを遵守 01 - ＣＣＢ内のＳＡＣレジスタの値のみを使用、 *Ａ
ＣＫラインは無視 10 - ＣＣＢ内のＳＡＣレジスタの値を使用し、次に *
ＡＣＫラインを遵守 11 - *ＡＣＫラインを遵守して、次にＳＡＣレジスタ
の値を使用 Ｄａｃｋ１，Ｄａｃｋ０ - 宛先肯定応答タイプ制御 タイプ２装置についてはこれらのビットは無視され、モ
ード01が常に使用される。 00 - *ＡＣＫラインのみを遵守 01 - ＣＣＢ内のＤＡＣレジスタの値のみを使用、 *Ａ
ＣＫラインは無視 10 - ＣＣＢ内のＤＡＣレジスタの値を使用し、次に *
ＡＣＫラインを遵守 11 - *ＡＣＫラインを遵守して、次にＤＡＣレジスタ
の値を使用
【００２２】動的チェーン化により、処理中にＣＣＢの
チェーンを変更する柔軟性がもたらされる。例えばＣＣ
Ｂを追加するには、チェーン内の最後のＣＣＢのチェー
ンビットをセットし、追加するＣＣＢをＣＣＢの後の次
の順番のメモリアドレスに書き込む。しかしＣＣＢのチ
ェーンを動的に変更すると競合状態が生じることがあ
る。それらの競合状態は例えば、ＣＣＢが動的にＣＣＢ
のチェーンに追加されているときに外部メモリからＣＣ
Ｂにアクセスされたときに生じる。競合状態はまた、Ｃ
ＣＢを動的に追加できる前にチェーン内の最後のＣＣＢ
に到達したときにも生じることがある。
【００２３】動的チェーン化時の競合状態の発生を避け
る革新的な方法と装置を開発した。以下の説明から当業
者には明らかなように、競合状態を予防する本発明の方
法と装置はどの様な動的チェーン化実現にも利用できる
が、本明細書に記載する外部メモリを使用した動的チェ
ーン化の方法と装置と共に使用することが望ましい。
【００２４】競合状態を予防するには、動的チェーン化
操作が完了するまでＣＣＢのチェーン化の進展を停止す
ることが必要であり、待機ビットが各々のＣＣＢ内に備
えられている。待機ビットを検出すると、制御装置ロジ
ックは現在ＣＣＢの操作の実行を完了するが、そのビッ
トがリセットされるまで後続のＤＭＡ操作の実行を停止
する。これにより現在チェーンに対してＣＣＢを動的に
追加ないし変更して競合状態故にエラーを招くことなく
ＤＭＡ操作を変更する機会がもたらされる。追加のＤＭ
Ａ操作をチェーン化ないしＣＣＢのチャネル内の特定位
置のＣＣＢを挿入ないし除去することが望ましいとき
は、ブロックを追加ないし除去する位置の前のＣＣＢ内
にＣＰＵにより待機ビットがセットされる。次にＣＣＢ
の追加ないし削除が行われ、待機ビットがリセットさ
れ、その時に制御装置ロジックはＣＣＢにより指定され
たＤＭＡ操作の処理を続けることができる。
【００２５】上述したように本実施例では待機ビットは
ＣＣＢのＩＳＷレジスタ内にある。更に停止ビットの追
加状況ビットは、チャネル操作レジスタ（ＣＯＲ）（ 1
50、図２）にある制御状況レジスタ（ 125、図２）内に
設けるようにする。このビットをセットすることで特定
のＣＣＢを参照することなく操作を停止できる。停止ビ
ットは各々のＣＣＢ内にある待機ビットと共にあるいは
除外して使用することができる。多重チャネル制御装置
では、各々のチャネルに１つづつの複数の停止ビットが
与えられており、それによりチャネル操作の全て、ある
いは一部を停止する単純な手法が与えられている。停止
ビットをリセットすると操作を続行することができる。
【００２６】図６の流れ図に示す動的チェーン化例は、
ＤＭＡ操作をＣＣＢのチェーンの終わりに追加するもの
である。これを行うには、ＣＰＵないし入出力制御装置
をプログラムする能力を持つ他の装置で外部メモリにア
クセスし、外部メモリ内にあるチェーン内の最後のＣＣ
Ｂの待機ビットを事前にセットされていなければセット
する（ステップ 300）。動的チェーン化が生じるようで
あれば待機ビットを事前にセットすることができる。待
機ビットを事前にセットすることで、追加ＣＣＢを動的
にチェーン化する前に位置をオーバーランする危険を回
避することができる。最後のＣＣＢが現在入出力制御装
置の制御状況レジスタ内にあるならば（ステップ 31
0）、そしてチェーンのＤＭＡ操作が完了したならば
（ステップ 330）、動的チェーン化操作は行うことがで
きず、ＣＣＢを別のチェーンとして実行するなどの別の
過程を行わなければならない。処理は制御装置ロジック
がセットされた待機ビットを検出するまで続けられて、
操作が停止する。次にＣＰＵは外部メモリ内の最後のＣ
ＣＢの直後のメモリに新しいＣＣＢを書き込む（ステッ
プ340）。追加ＣＣＢが追加される可能性があるので新
しく追加されたＣＣＢのチェーンと待機ビットは事前に
セットするようにする。
【００２７】書込み操作を完了すると、待機ビットは外
部メモリと制御状況レジスタ（操作が停止されれば）の
両方にあるＣＣＢでリセットされ（ステップ 350）、そ
れにより処理が再開され（ステップ 370）、動的チェー
ン化が達成される。最初に待機ビットをセットすること
で、制御装置ロジックはセットされた待機ビットを有す
るＣＣＢを越えて処理しないので競合状態（オーバーラ
ン）をなくすことができる。更に制御装置ロジックはセ
ットされた待機ビットを有するＣＣＢの最後まで処理を
続けることが出来、それにより動的チェーン化の処理オ
ーバーヘッドを最小にし、高いスループットを維持でき
る。
【００２８】現在指定されたＣＣＢのチェーン内にＣＣ
Ｂを追加することもできる。図７に明らかにする以下の
例示で反復的チェーン、すなわちチェーンの完了後、チ
ェーンの最上部に回帰するチェーンに関した過程を説明
する。本発明の過程は反復的チェーンに限定はされず、
過程は非反復的チェーンにも等しく適用することができ
る。図７を参照すると、ＣＣＢの位置の直前のチェーン
にあるＣＣＢの待機ビットをセットする（ステップ 41
0）。ステップ 415では、現在処理しているＣＣＢの位
置をＣＣＢが追加される位置と比較する。現在処理して
いるＣＣＢがチェーン内で「低い」場合は、システムは
新しいＣＣＢをメモリに書き込む前に、操作がチェーン
の最上部に回帰するまで待機する。現在処理しているＣ
ＣＢがＣＣＢを追加するチェーン内の位置より上にあれ
ば、システムはセットされた待機ビットを検出すると処
理を停止するので、ＣＣＢをすぐに追加することができ
る。次に外部メモリが更新されて新しいＣＣＢを追加す
る（ステップ 420）。これはセットされた待機ビットを
有するＣＣＢのすぐ後のメモリ・アドレスに新しいＣＣ
Ｂを書込み、残りの後続のＣＣＢを１つのＣＣＢのサイ
ズにより増分された各々の以前のアドレスに対応する新
しいアドレス位置に再書込みすることにより行うことが
できる（ステップ 425）。代わりにＣＣＢを後続のメモ
リ・アドレスに書込み、新しいＣＣＢが所望のシーケン
スで実行されるようにそのアドレスにポインタ・メカニ
ズムを設けることで外部メモリを更新することができ
る。そのチェーンを更新すると、外部待機ビットがリセ
ットされ（ステップ 430）、その後内部待機ビットがリ
セットされ（ステップ 440）、処理が続けられる（ステ
ップ450）。
【００２９】図８の流れ図に示す動的チェーン化操作の
他の例は、ＣＣＢのアクティブチェーンからＣＣＢを除
去する場合である。図８はＣＣＢをＣＣＢの反復的チェ
ーンから取り除く過程を示している。１つないし複数の
ＣＣＢの除去は最初に除去するＣＣＢの直前の外部ＣＣ
Ｂに待機ビットをセットすることで行うことができる
（ステップ 510）。ステップ 515では、システムは現在
処理しているＣＣＢの位置に関して取り除くＣＣＢのチ
ェーン内の位置を判定する。必要に応じてＣＣＢ処理が
取り除くＣＣＢの位置の「上」ないし前になるまでシス
テムは待機する。次にＣＣＢが外部メモリから取り除か
れる（ステップ 520）。ＣＣＢのチェーンで不連続性が
ないように取り除かれたＣＣＢのすぐ後のＣＣＢのアド
レスを示すために外部メモリにポインタ・メカニズムを
持たせてることができる。代わりにステップ 525で、取
り除かれたＣＣＢの後にそのＣＣＢを連続メモリアドレ
ス内の外部メモリに再書込みを行う。ＣＣＢのチェーン
の更新が行われた後、外部メモリ内にあるＣＣＢ内の待
機ビットが最初にリセットされ（ステップ 530）、制御
状況レジスタ内のＣＣＢ内の待機ビットがリセットされ
て（ステップ 540）処理が続けられる（ステップ 55
0）。
【００３０】本発明を実施例に付いて説明したが、以上
の説明から当業者には様々な変形や用途が明らかであろ
う。特に当業者は、本明細書に説明した概念の外部ＣＣ
Ｂの透明チェーン化と動的チェーン化操作の時の競合状
態の予防は互いに使用することができるが、互いに排他
的に使用することもでき、それによっても本明細書に説
明した目的や改善を達成することができることを理解し
よう。
【図面の簡単な説明】
【図１】 本発明による例示的なシステムを示したブロ
ック図である。
【図２】 本発明のシステムの実施例を示すブロック図
である。
【図３】 本発明のシステムの他の実施例を示すブロッ
ク図である。
【図４】 チャネルの様々な操作パラメータを指定する
のに使用するＣＣＢレジスタを示す図である。
【図５】 チャネルの様々な操作パラメータを指定する
のに使用するＣＣＢレジスタを示す図である。
【図６】 動的チェーン化操作中の競合状態を防ぐ本実
施例を示す流れ図である。
【図７】 動的チェーン化操作中の競合状態を防ぐ本実
施例を示す流れ図である。
【図８】 動的チェーン化操作中の競合状態を防ぐ本実
施例を示す流れ図である。
【符号の説明】
１１０・・・メモリ、１３０・・・制御装置ロジック、
１４０・・・チップ制御状況
フロントページの続き (56)参考文献 特開 平１−255061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28 310 ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＰＵ、主メモリ、外部記憶装置を含む
    コンピュータ・システムにあって、入出力装置への直接
    メモリアクセス（ＤＭＡ）を行う装置において、 制御装置ロジックおよびチャネル制御ブロック（ＣＣ
    Ｂ）レジスタを含んでいる直接メモリアクセス（ＤＭ
    Ａ）操作を行う入出力制御装置を備え、前記ＣＣＢレジ
    スタには、前記入出力制御装置により行われる操作を指
    定するＤＭＡ転送パラメータを特定するチャネル制御ブ
    ロック（ＣＣＢ）が記憶され、このＣＣＢに従って前記
    制御装置ロジックは操作を行い、前記ＣＣＢにはチェー
    ン状況ビットが含まれ、このチェーン状況ビットは、セ
    ットされていると、前記入出力制御装置の外部にある外
    部記憶装置から検索され前記ＣＣＢレジスタに上書きさ
    れる別のＣＣＢにより指定されるように、後続の操作を
    実行すべきであること前記制御装置ロジックに示すもの
    であり、前記別のＣＣＢによりＣＣＢのチェーンが動的
    に変更をされ、前記ＣＣＢレジスタには当初、最初のＣ
    ＣＢが記憶され； 前記入出力制御装置の外部にある前記外部記憶装置に
    は、前記最初のＣＣＢに続いて処理すべき少なくとも１
    つの後続のＣＣＢが記憶されており； 前記制御装置ロジックに接続されたチップ制御状況ブロ
    ックを備え、このチップ制御状況ブロックには、処理す
    べき次のＣＣＢの、前記外部記憶装置におけるアドレス
    を特定する外部メモリアドレス・ポインタが含まれ、こ
    の外部メモリアドレス・ポインタは、前記外部記憶装置
    のＣＣＢへのアクセスの終了のたびに増分されて、処理
    すべき次のＣＣＢを指示するものであり； 前記入出力制御装置は、外部メモリアドレス・ポインタ
    により示されたアドレスのＣＣＢを前記外部記憶装置か
    ら読取り、その読み取ったＣＣＢを前記ＣＣＢレジスタ
    内に記憶し、前記ＣＣＢレジスタにあるＣＣＢにしたが
    って操作を行い、 それにより前記入出力制御装置は、必要とされるメモリ
    量を増加せずにＣＣＢのチェーンにより指定された操作
    チェーンを行うことを特徴とする、直接メモリアクセス
    を行う装置。
  2. 【請求項２】 ＣＰＵ、主メモリ、外部記憶装置、それ
    らの外部記憶装置に関連して直接メモリアクセス（ＤＭ
    Ａ）を行う入出力制御装置を含むコンピュータ・システ
    ムにあって、直接メモリアクセス（ＤＭＡ）を行う方法
    において： 前記入出力制御装置にチャネル制御ブロック（ＣＣＢ）
    レジスタを設け、このＣＣＢレジスタには、前記入出力
    制御装置によって行われるべき操作を指定するＤＭＡ転
    送パラメータを特定するチャネル制御ブロック（ＣＣ
    Ｂ）が記憶され、 前記ＣＣＢにチェーン状況ビットを設けて、そのチェー
    ン状況ビットのセットにより、後続して別のＣＣＢを行
    うべきことが前記入出力制御装置に示されるようになす
    ことができ； 前記入出力制御装置の外部にある前記外部記憶装置のア
    ドレスであって、前記入出力制御装置により行うべき後
    続のＣＣＢのアドレスを特定する外部メモリアドレス・
    ポインタを与え； 前記ＣＣＢレジスタに記憶されたＣＣＢによって指定さ
    れた操作の実行をし； チェーン状況ビットを読取り； 前記チェーン状況ビットが、操作の実行の完了時に、セ
    ットされていれば、前記外部記憶装置から、前記外部メ
    モリアドレス・ポインタにより特定されたアドレスで、
    次のＣＣＢを検索し； この次のＣＣＢを前記ＣＣＢレジスタに記憶し； 外部メモリアドレス・ポインタのアドレスを増分して、
    前記外部記憶装置内にあって処理されるべき次のＣＣＢ
    が指示されるようになし； 前記ＣＣＢレジスタに記憶されている次のＣＣＢの処理
    を行う過程を備え、それにより、必要とされるメモリ量
    を増加させずに、ＣＣＢのチェーン化が達成され、次の
    ＣＣＢの動的な検索ができてＣＣＢのチェーンの動的な
    変更が可能であることを特徴とする、直接メモリアクセ
    スを行う方法。
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