JPH06110823A - バス変換システムおよびバッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】 蓄えておくデータ量を拡大すると共に、シス
テムバス上のＣＰＵがＩ／Ｏバス上の装置にアクセスす
るときのアクセス時間を短縮する。 【構成】 バッファ装置６は、システムバス２とＩ／Ｏ
バス３を接続するバス変換装置５に接続されると共に、
システムバス２に接続される。バス変換装置５内のバッ
ファがＩ／Ｏ装置４からの先読みデータで一杯になった
とき、このデータをバッファ装置６に蓄え、システムバ
ス２上のＣＰＵ１がＩ／Ｏ装置４にリードアクセスした
とき、バス変換装置５の代わりにバッファ装置６によっ
てＣＰＵ１にデータを転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置や主記憶
装置等を接続するシステムバスと入出力装置等を接続す
る入出力バスとを接続するバス変換装置を含むバス変換
システムに係わり、特に、システムバス上の中央処理装
置が頻繁にアクセスする入出力バス上の入出力装置のデ
ータを蓄えておくバッファ装置を含むバス変換システム
に関する。

【０００２】

【従来の技術】従来、例えば特開昭６１−２５３５７０
号公報に示されるように、中央処理装置（以下、ＣＰＵ
と記す。）や主記憶装置等の高速アクセスを必要とする
装置を接続するシステムバスと、入出力（以下、Ｉ／Ｏ
と記す。）装置等の低速アクセスである装置を接続する
Ｉ／Ｏバスとをバス変換装置で接続することで、システ
ムバスとＩ／Ｏバスを論理的に分離する技術が知られて
いる。そして、この構成において、Ｉ／Ｏバス上のアク
セス時間がシステムバスの処理能力を低下させないよう
に、Ｉ／Ｏバスでデータが準備できた時点でシステムバ
スをＩ／Ｏバスに接続する制御や、システムバスからの
アクセスに対してバス変換装置が高速に応答できるよう
な制御を行っている。

【０００３】図９は従来のバス変換装置を含むシステム
の構成を示すブロック図である。このシステムでは、シ
ステムバス５２にＣＰＵ５１が接続され、Ｉ／Ｏバス５
３にＩ／Ｏ装置５４が接続され、システムバス５２とＩ
／Ｏバス５３がバス変換装置５５によって接続されてい
る。

【０００４】このような構成において、Ｉ／Ｏバスでデ
ータが準備できた時点でシステムバスをＩ／Ｏバスに接
続する制御や、システムバスからのアクセスに対してバ
ス変換装置が高速に応答できるような制御は、具体的に
は、特開平２−１２３４４７号公報に示されるようなデ
ータの先読み動作および後書き動作を行うことによって
実現している。

【０００５】図１０は従来のバス変換装置におけるデー
タの先読み動作および後書き動作を示すフローチャート
である。この動作では、まずステップ（以下、Ｓと記
す。）１５１で、ＣＰＵ５１からＩ／Ｏバス５３へのア
クセス要求があるか否かを判断し、アクセス要求がない
場合（“Ｎ”）はＳ１５１を繰り返す。アクセス要求が
あった場合（“Ｙ”）はＳ１５２で要求アドレスをラッ
チし、Ｓ１５３でリードアクセスかライトアクセスかを
判断する。リードアクセスの場合には、Ｓ１５４〜Ｓ１
５７の先読み動作を行う。すなわち、Ｓ１５４でシステ
ムバス５２に応答した後、Ｓ１５５でＩ／Ｏバス５３に
読み込みを行い、Ｓ１５６で読み込んだデータを内部バ
ッファに書き込み、Ｓ１５７で内部バッファからＣＰＵ
５１へデータを転送する。一方、Ｓ１５３でライトアク
セスの場合には、Ｓ１５８〜Ｓ１６０の後書き動作を行
う。すなわち、Ｓ１５８で内部バッファにデータを書き
込み、Ｓ１５９でシステムバス５２に応答し、Ｓ１６０
でＩ／Ｏバス５３に書き込みを行う。先読み動作または
後書き動作が終了したら、Ｓ１６１で全ての動作を終了
するか否かを判断し、終了しない場合（“Ｎ”）はＳ１
５１へ戻り、終了する場合（“Ｙ”）は図１０の動作を
終了する。

【０００６】

【発明が解決しようとする課題】ところが、従来のバス
変換装置では、バス変換装置によって先読み動作ができ
るデータ量は比較的少量（数バイトから数十バイト）で
あり、そのため処理能力か低いという問題点があった。

【０００７】また、従来は、フレームバッファのような
大容量（数Ｋバイトから数百Ｋバイト）のメモリを持つ
Ｉ／Ｏ装置に対して頻繁にリードアクセスするような場
合において、一度アクセスしたアドレスに再びアクセス
するときでも、バス変換装置はＩ／Ｏバス上へのアクセ
スを行うため、アクセス時間が長くなるという問題点が
あった。

【０００８】そこで本発明の目的は、蓄えておくデータ
量を拡大することができると共に、システムバス上のＣ
ＰＵがＩ／Ｏバス上の装置にアクセスするときのアクセ
ス時間を短縮することのできるバス変換システムおよび
バッファ装置を提供することにある。

【０００９】

【課題を解決するための手段】請求項１記載の発明のバ
ス変換システムは、図１に示すように、少なくともＣＰ
Ｕ１を含む高速アクセスを必要とする装置が接続される
システムバス２と低速アクセスを行うＩ／Ｏ装置４が接
続されるＩ／Ｏバス３とを接続するバス変換装置５と、
このバス変換装置５に対して制御線群８を介して接続さ
れると共にシステムバス２に接続されるバッファ装置６
とを備えたものである。バス変換装置５は、システムバ
ス２とＩ／Ｏバス３との間でデータを転送する第１の転
送手段と、システムバス２上の装置のために予めＩ／Ｏ
バス３上の装置から読み込んだデータを蓄える第１の記
憶手段と、この第１の記憶手段が一杯になったときにこ
の第１の記憶手段内のデータをバッファ装置６へ転送す
る第２の転送手段とを有している。また、バッファ装置
６は、第２の転送手段によってバス変換装置５から転送
されるデータを蓄える第２の記憶手段と、システムバス
２上の装置がＩ／Ｏバス３上の装置に対してデータの読
み込みを行おうとしたときにそのデータが第２の記憶手
段に蓄えられている場合に、そのデータをバス変換装置
５の代わりに第２の記憶手段からシステムバス２上の装
置に転送する第３の転送手段とを有している。

【００１０】このバス変換システムでは、バス変換装置
５は、システムバス２上の装置のために予めＩ／Ｏバス
３上の装置から読み込んだデータを第１の記憶手段に蓄
えるが、この第１の記憶手段が一杯になったときには、
第２の転送手段によって、第１の記憶手段内のデータを
バッファ装置６へ転送する。バッファ装置６は、バス変
換装置５から転送されたデータを第２の記憶手段に蓄
え、システムバス２上の装置がＩ／Ｏバス３上の装置に
対してデータの読み込みを行おうとしたときにそのデー
タが第２の記憶手段に蓄えられている場合には、第３の
転送手段によって、そのデータをバス変換装置５の代わ
りに第２の記憶手段からシステムバス２上の装置に転送
する。

【００１１】請求項２記載の発明のバッファ装置は、図
１に示すバッファ装置６のように、システムバス２とＩ
／Ｏバス３との間でデータを転送すると共にシステムバ
ス２上の装置のために予めＩ／Ｏバス３上の装置からデ
ータを読み込む機能を有するバス変換装置５に対して制
御線群８を介して接続されると共に、システムバス２に
接続される。このバッファ装置６は、バス変換装置５が
システムバス２上の装置のために予めＩ／Ｏバス３上の
装置から読み込んだデータを記憶する記憶手段と、シス
テムバス２上の装置がＩ／Ｏバス３上の装置に対してデ
ータの読み込みを行おうとしたときにそのデータが記憶
手段に蓄えられている場合に、そのデータをバス変換装
置５の代わりに記憶手段からシステムバス２上の装置に
転送する転送手段とを備えている。

【００１２】このバッファ装置６では、バス変換装置５
によってシステムバス２上の装置のために予めＩ／Ｏバ
ス３上の装置から読み込まれバス変換装置５から転送さ
れてきたデータを記憶手段に蓄え、システムバス２上の
装置がＩ／Ｏバス３上の装置に対してデータの読み込み
を行おうとしたときにそのデータが記憶手段に蓄えられ
ている場合には、転送手段によって、そのデータをバス
変換装置５の代わりに記憶手段からシステムバス２上の
装置に転送する。

【００１３】請求項３記載の発明のバッファ装置は、請
求項２記載の発明において更に、システムバス上の装置
が入出力バス上の装置に対してデータの書き込みを行お
うとしたときに、そのデータのアドレスと同一のアドレ
スのデータが記憶手段に蓄えられている場合に、システ
ムバス上の装置からのデータによって記憶手段の内容を
更新するデータ更新手段を備えたものである。

【００１４】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２ないし図８は本発明の一実施例に係る
ものである。

【００１５】図２は本実施例のバス変換システムを含む
システムの概略の構成を示すブロック図である。このシ
ステムでは、高速データ転送を行う装置が接続されるシ
ステムバス２と、低速データ転送を行う装置が接続され
るＩ／Ｏバス３と、システムバス２に接続されたＣＰＵ
１と、Ｉ／Ｏバス３に接続されたＩ／Ｏ装置４と、シス
テムバス２およびＩ／Ｏバス３に接続されたバス変換装
置５と、このバス変換装置５に対して制御線群８を介し
て接続されていると共にシステムバス２に接続されたバ
ッファ装置６と、このバッファ装置６に接続されたラン
ダム・アクセス・メモリからなる外部メモリ７とを備え
ている。バス変換装置５は、システムバス２上のＣＰＵ
１がＩ／Ｏバス３上のＩ／Ｏ装置４からデータを転送ま
たはＩ／Ｏ装置４へデータを転送するときにデータの変
換を行って、両者間でデータを転送する装置である。な
お、本発明では、バッファ装置６と外部メモリ７とを合
わせてバッファ装置と言うものとし、以下の説明におい
て、外部メモリ７にデータがある場合も、バッファ装置
６内にデータがあると言う。

【００１６】図３はバス変換装置５の構成を示すブロッ
ク図である。この図に示すように、バス変換装置５は、
システムバス２とのインターフェースをとるシステムバ
スインターフェース回路１４と、Ｉ／Ｏバス３とのイン
ターフェースをとるＩ／Ｏバスインターフェース回路１
６と、バッファ装置６とのインターフェースをとるバッ
ファ装置インターフェース回路１８とを備えている。バ
ス変換装置５は、更に、システムバスインターフェース
回路１４とＩ／Ｏバスインターフェース回路１６の間に
接続されたライトバッファ１０、リードバッファ１１お
よびデータバッファ１３を備えている。ライトバッファ
１０はＣＰＵ１からのライトデータを保持するためのも
のであり、リードバッファ１１はＩ／Ｏ装置４からのリ
ードデータを保持するためのものであり、データバッフ
ァ１３はＩ／Ｏ装置６から先読みしたデータを蓄えてお
くためのものである。

【００１７】バス変換装置５は、更に、システムバスイ
ンターフェース回路１４に接続された先読みコントロー
ルレジスタ１２およびアドレスラッチ１５と、内部バッ
ファ制御回路１７とを備えている。先読みコントロール
レジスタ１２はＩ／Ｏ装置６からデータを先読みすると
きのアドレス、転送するデータ数、転送済データ数、１
回の転送サイズ、先読みを有効にするためのビットを記
憶するためのものである。アドレスラッチ１５はシステ
ムバス２からのアドレスを保持するためのものである。
また、内部バッファ制御回路１７は、各インターフェー
ス回路１４、１６、１８、先読みコントロールレジスタ
１２およびアドレスラッチ１５に接続され、ライトバッ
ファ１０、リードバッファ１１およびデータバッファ１
３を制御するものである。この内部バッファ制御回路１
７は、システムバス２とＩ／Ｏバス３との間でのデータ
転送を制御する機能と、データバッファ１３が先読みデ
ータで一杯になったときにそのデータをバッファ装置６
へ転送する機能とを有している。これらの機能は、例え
ばマイクロプロセッサによって所定のプログラムを実行
することによって実現される。

【００１８】図４はバッファ装置６の構成を示すブロッ
ク図である。この図に示すように、バッファ装置６は、
システムバス２とのインターフェースをとるシステムバ
スインターフェース回路２１と、外部メモリ７とのイン
ターフェースをとる外部メモリインターフェース回路２
３と、バス変換装置５とのインターフェースをとるバス
変換装置インターフェース回路２８とを備えている。バ
ッファ装置６は、更に、システムバスインターフェース
回路２１と外部メモリインターフェース回路２３の間に
接続されたライトデータバッファ２５およびリードデー
タバッファ２６を備えている。ライトデータバッファ２
５はシステムバス２からのライトデータを保持するため
のものであり、リードデータバッファ２６はシステムバ
ス２へのリードデータを保持するためのものである。

【００１９】バッファ装置６は、更に、システムバスイ
ンターフェース回路２１に接続された先読みコントロー
ルレジスタ２０およびアドレスラッチ２４と、この先読
みコントロールレジスタ２０の値とアドレスラッチ２４
の値を比較する比較器２７と、外部メモリ制御回路２２
とを備えている。先読みコントロールレジスタ２０はバ
ス変換装置５がＩ／Ｏ装置４からデータを先読みすると
きのアドレス、転送するデータ数、転送済みデータ数、
先読みを有効にするためのビットを記憶するためのもの
である。アドレスラッチ２４はシステムバス２からのア
ドレスを保持するためのものである。また、外部メモリ
制御回路２２は、各インターフェース回路２１、２３、
２８、先読みコントロールレジスタ２０、アドレスラッ
チ２４、比較器２７およびライトデータバッファ２５に
接続され、ライトデータバッファ２５と外部メモリ７を
制御するものである。この外部メモリ制御回路２２は、
バス変換装置５から転送されてきたデータを外部メモリ
７に格納する機能と、ＣＰＵ１がＩ／Ｏ装置４にリード
アクセスしたときにリードしようとするデータが外部メ
モリ７にある場合にはこの外部メモリ７からＣＰＵ１へ
データを転送する機能と、ＣＰＵ１がＩ／Ｏ装置４にラ
イトアクセスしたときにライトしようとするデータのア
ドレスと同一のアドレスのデータが外部メモリ７にある
場合には、ＣＰＵ１がライトしようとするデータによっ
て外部メモリ７の内容を更新する機能とを有している。
これらの機能は、例えばマイクロプロセッサによって所
定のプログラムを実行することによって実現される。

【００２０】図５はバス変換装置５の先読みコントロー
ルレジスタ１２の各フィールドを示す説明図である。こ
の図に示すように先読みコントロールレジスタ１２に
は、バス変換装置が５が先読みを行うときの先頭アドレ
スを表わすアドレスフィールド３１と、転送するデータ
数を表わす転送データフィールド３２と、既に転送した
データ数を表わす転送済データ数フィールド３３と、１
回の転送サイズ数を表わす転送サイズフィールド３４
と、先読みをイネーブルにするための先読みビットを持
つ先読みイネーブルフィールド３５とを有している。

【００２１】図６はバッファ装置６の先読みコントロー
ルレジスタ２０の各フィールドを示す説明図である。こ
の図に示すように先読みコントロールレジスタ２０に
は、バス変換装置が５が先読みを行うときの先頭アドレ
スを表わすアドレスフィールド４１と、転送するデータ
数を表わす転送データフィールド４２と、既に転送した
データ数を表わす転送済データ数フィールド４３と、先
読みをイネーブルにするための先読みビットを持つ先読
みイネーブルフィールド４４とを有している。

【００２２】次に本実施例の動作について説明する。

【００２３】まず、バス変換装置５が先読みを行わない
ときに、ＣＰＵ１がＩ／Ｏ装置４に対してデータをリー
ドまたはライトするときの動作について説明する。ＣＰ
Ｕ１はＩ／Ｏ装置４に対してデータライトを行うと、バ
ス変換装置５が内部のライトバッファ１０にデータを書
き込み、ＣＰＵ１にアクノレッジを返す。その後、バス
変換装置５はライトバッファ１０に書き込まれたデータ
をＩ／Ｏ装置４に書き込む。また、ＣＰＵ１がＩ／Ｏ装
置４からデータリードを行うと、バス変換装置５はＣＰ
Ｕ１にリランアクノレッジを返した後にＩ／Ｏ装置４か
らのデータをリードバッファ１１に読み込む。リードバ
ッファ１１にデータを読み込んだ後に、再びＣＰＵ１が
Ｉ／Ｏ装置４に対してデータリードを行ったときに、バ
ス変換装置５はリードバッファ１１内のデータをＣＰＵ
１に返す。

【００２４】次に、バス変換装置５がバッファ装置６へ
のデータの先読みを行うときの動作について説明する。
バス変換装置５がバッファ装置６へのデータの先読みを
行うためには、ＣＰＵ１はバス変換装置５のコントロー
ルレジスタ１２とバッファ装置６のコントロールレジス
タ２０の各アドレスフィールド３１、４１にＩ／Ｏ装置
４から先読みするアドレスをセットし、各転送データ数
フィールド３２、４２に転送データ数をセットし、各先
読みイネーブルフィールド３５、４４に“１”をセット
し、バス変換装置５のコントロールレジスタ１２の転送
サイズ数フィールド３４に１回の転送サイズ数をセット
する必要がある。このとき、バッファ装置６の先読みイ
ネーブルフィールド４４は，バス変換装置５の先読みイ
ネーブルフィールド３５より先に“１”にセットする必
要がある。以上の処理を初期設定という。

【００２５】図７は上記初期設定を示すフローチャート
である。この初期設定では、まずＳ１０１で、ＣＰＵ１
はバッファ装置６のコントロールレジスタ２０のアドレ
スフィールド４１にＩ／Ｏ装置４から先読みするアドレ
スをセットし、転送データ数フィールド４２に転送デー
タ数をセットする。次にＳ１０２で、ＣＰＵ１はバス変
換装置５のコントロールレジスタ１２のアドレスフィー
ルド３１にＩ／Ｏ装置４から先読みするアドレスをセッ
トし、転送データ数フィールド３２に転送データ数をセ
ットし、転送サイズ数フィールド３４に転送サイズ数を
セットする。次に、バッファ装置６がバス変換装置５か
らの先読みデータを受け取れるように、Ｓ１０３で、Ｃ
ＰＵ１はバッファ装置６の先読みイネーブルフィールド
４４の先読みビットをイネーブル（“１”）にする。こ
れにより、バッファ装置６はバス変換装置５からのデー
タを受け取れるようになる。次にＳ１０４で、ＣＰＵ１
はバス変換装置５の先読みイネーブルフィールド３５の
先読みビットをイネーブ（“１”）にして、初期設定を
終了する。

【００２６】この初期設定の後に先読み動作が行われ
る。すなわち、バス変換装置５は先読みビットがイネー
ブルになると、ＣＰＵ１によって設定されたアドレスに
対して、ＣＰＵ１によって先読みビットがディセーブル
にされるか、転送したデータ量が転送データ数になるま
で転送を行う。なお、１度に転送できるデータ量が転送
データ数以下である場合には、複数のサイクルに分けて
データの転送を行う。そのため、バス変換装置５は転送
したデータの数を数えるためのカウンタとして転送済デ
ータ数フィールド３３を有している。また、バッファ装
置６もバス変換装置５から転送されたデータ数を数える
ためのカウンタとして転送済データ数フィールド４３を
有している。

【００２７】以下、先読み動作について詳しく説明す
る。バス変換装置５はコントロールレジスタ１２の先読
みイネーブルフィールド３５が“１”に設定されると、
コントロールレジスタ１２の転送済データ数フィールド
３３を０にクリアする。また、バッファ装置６もコント
ロールレジスタ２０の先読みイネーブルフィールド４４
が“１”に設定されると、コントロールレジスタ２０の
転送済データ数フィールド４３を０にクリアする。バス
変換装置５は転送済データ数フィールド３３を０にクリ
アした後、〔アドレスフィールドフィールド３１の値＋
転送済データ数フィールド３３の値〕の番地に対して、
転送サイズを転送サイズ数フィールド３４の値にしてリ
ードサイクルを実行する。Ｉ／Ｏ装置４はバス変換装置
５からのアクセスに対して、データを返す。バス変換装
置５はＩ／Ｏ装置４からのリードデータをデータバッフ
ァ１３に蓄え、リードしたデータ数だけ転送済データ数
フィールド３３の値をインクリメントする。すなわち転
送サイズ分だけインクリメントすることになる。データ
バッファ１３が一杯になるまで、バス変換装置５はＩ／
Ｏ装置４に対してリードサイクルを実行する。

【００２８】データバッファ１３が一杯になると、バス
変換装置５はデータバッファ１３の内容をバッファ装置
６に対してライトする。バッファ装置６はライトされた
データを外部メモリ７に書き込む。この場合、例えば外
部メモリ７を１Ｋバイトにしたなら、外部メモリ７の
〔アドレスフィールド４１の下位１０ビット＋転送済デ
ータ数フィールド４３の値〕のアドレスにライトデータ
を書き込む。そして、バッファ装置６は転送済データ数
フィールド４３を、転送されたサイズ分だけインクリメ
ントする。以上の先読み動作は、バス変換装置５の転送
済データ数フィールド３３の値が転送データ数フィール
ド３２の値と一致するまで行われる。

【００２９】従来のバス変換装置では、Ｉ／Ｏ装置から
先読みしたデータを内部のバッファに蓄えておくだけで
あり、バッファサイズ以上のデータを先読みすることは
しない。これに対し、本実施例では、先読みしたデータ
を蓄えておくデータバッファ１３が一杯になると、バス
変換装置５が先読みしたデータをバッファ装置６に転送
し、このバッファ装置６に蓄える。

【００３０】次に、バス変換装置５がＩ／Ｏ装置４から
データを先読みしバッファ装置６にデータを書き込んで
いる間に、ＣＰＵ１がＩ／Ｏ装置４に対して、〔アドレ
スフィールド３１の値〕から〔アドレスフィールド３１
の値＋転送データ数フィールド３２の値〕の間のアドレ
スにアクセスしたときの動作について図８のフローチャ
ートを用いて説明する。

【００３１】図８のＳ１１１は図７に示す初期設定であ
り、この初期設定の後に先読み動作が行われる。次に、
Ｓ１１２で、ＣＰＵ１がＩ／Ｏ装置４に対してリードア
クセスしたかライトアクセスしたかが判断され、リード
アクセスの場合にはＳ１１３〜Ｓ１１８が行われ、ライ
トアクセスの場合にはＳ１１９〜Ｓ１２３が行われる。

【００３２】まず、リードアクセスの場合について説明
する。この場合、まずＳ１１３で、比較器２７によっ
て、ＣＰＵ１が出力したアドレスのデータがバッファ装
置６内にあるか否か、すなわち、ＣＰＵ１が出力したア
ドレスがバッファ装置６の〔アドレスフィールド４１の
値〕から〔アドレスフィールド４１の値＋転送済データ
数フィールド４３の値〕の間にある（以下、この間にあ
るときをアドレスヒット、この間にないときをアドレス
ミスと呼ぶ。）か否かを判断する。アドレスヒットの場
合（“Ｙ”）には、バス変換装置５がＩ／Ｏ装置４から
データをリードしてＣＰＵ１に返すのではなく、バッフ
ァ装置６が直接、外部メモリ７からＣＰＵ１にデータを
返す。なお、ＣＰＵ１が出力したアドレスのデータがバ
ッファ装置６内にあるかどうかは、制御線群８によって
バス変換装置５に通知される。

【００３３】一方、アドレスミスの場合（Ｓ１１３で
“Ｎ”の場合）はバス変換装置５がＣＰＵ１に対しデー
タを返す。この場合、まずＳ１１５で、データがデータ
バッファ１３内にあるか否かを判断する。データバッフ
ァ１３内にあれば（“Ｙ”）、Ｓ１１６で、バス変換装
置５はデータバッファ１３内のデータをＣＰＵ１に返
す。データバッファ１３にもデータがない場合（Ｓ１１
５で“Ｎ”の場合）に初めて、Ｓ１１７で、バス変換装
置５はＩ／Ｏ装置４に対してリードサイクルを実行す
る。このときのリードデータはデータバッファ１３では
なく、リードバッファ１１に入れられる。そしてＳ１１
８で、バス変換装置５はＣＰＵ１に対してデータを返
す。

【００３４】このように、バッファ装置６内にデータが
ある場合には、バス変換装置５の代わりにバッファ装置
６が直接ＣＰＵ１にデータを返すため、データがバッフ
ァ装置６内にある間は、ＣＰＵ１がシステムバス２を占
有する時間を短くすることができる。

【００３５】次にライトアクセスの場合について説明す
る。この場合、まずＳ１１９で、バス変換装置５および
バッファ装置６において、ＣＰＵ１が出力したアドレス
のデータがバッファ装置６内にあるか否か、すなわちア
ドレスヒットかアドレスミスかを判断する。アドレスヒ
ットした場合（“Ｙ”）は、Ｓ１２０でバッファ装置６
がＣＰＵ１のデータを取り込んで、このデータで外部メ
モリ７のデータを更新し、Ｓ１２１でバス変換装置５が
ＣＰＵ１のデータをライトバッファ１０に取り込んで、
ＣＰＵ１にアクノレッジを返す。Ｓ１２０によって、外
部メモリ７には最新のデータが保存されていることにな
り、Ｉ／Ｏ装置４のデータとの一貫性が保たれる。な
お、ライトバッファ１０が使用中のときは、ＣＰＵ１に
対してリランアクノレッジを返す。このときは、バッフ
ァ装置６はデータを更新しない。一方、アドレスミスし
た場合（Ｓ１１９で“Ｎ”の場合）は、そのままＳ１２
１でバス変換装置５がＣＰＵ１のデータをライトバッフ
ァ１０に取り込んで、ＣＰＵ１にアクノレッジを返す。
次にＳ１２２で、バス変換装置５がＩ／Ｏ装置４に対し
て後書き動作を行う。

【００３６】リードアクセスまたはライトアクセスが終
了したら、Ｓ１２３でＣＰＵ１からの全てのアクセスか
終了したか否かを判断し、終了していなければＳ１１２
へ戻り、終了していれば図８の動作を終了する。

【００３７】以上説明したように本実施例では、バス変
換装置５がＩ／Ｏ装置４から先読みしてデータを、バス
変換装置５よりもはるかに大容量のデータを蓄えること
のできるバッファ装置６に蓄え、ＣＰＵ１からＩ／Ｏ装
置４へのリードアクセスにおいて、データがバッファ装
置６内にあるときはバッファ装置６が直接ＣＰＵ１にデ
ータを転送する。従って、ＣＰＵ１からＩ／Ｏ装置４に
対するリードアクセスにおいて、一度バッファ装置６内
に蓄えられたデータはシステムバス２上のサイクルのみ
でＣＰＵ１に転送できるので、バス変換装置５がＩ／Ｏ
装置４からデータを読み込む必要がなくなり、ＣＰＵ１
が高速にアクセスすることができ、処理能力を向上させ
ることができるという効果がある。

【００３８】また、システム構成によりバッファ装置５
内のバッファだけではなく、外部メモリ７の容量を変え
ることができるので拡張性があり、大きなメモリを必要
とするＩ／Ｏ装置に対しても、上記効果を得ることがで
きる。

【００３９】

【発明の効果】以上説明したように請求項１ないし３記
載の発明によれば、バス変換装置がシステムバス上の装
置のために予めＩ／Ｏバス上の装置から読み込んだデー
タをバッファ装置へ転送してこのバッファ装置に蓄え、
システムバス上の装置がＩ／Ｏバス上の装置に対してデ
ータの読み込みを行おうとしたときにそのデータをバス
変換装置の代わりにバッファ装置が転送するようにした
ので、バス変換システムにおいて蓄えておくデータ量を
拡大することができると共に、システムバス上のＣＰＵ
がＩ／Ｏバス上の装置にアクセスするときのアクセス時
間を短縮することができるという効果がある。

【００４０】また、請求項３記載の発明によれば、シス
テムバス上の装置が入出力バス上の装置に対してデータ
の書き込みを行おうとしたときに、そのデータのアドレ
スと同一のアドレスのデータがバッファ装置の記憶手段
に蓄えられている場合に、システムバス上の装置からの
データによって記憶手段の内容を更新するようにしたの
で、上記効果に加え、バッファ装置に蓄えているデータ
と入出力バス上の装置のデータとの一貫性を保つことが
できるという効果がある。

【図面の簡単な説明】

【図１】 本発明の概略の構成を示すブロック図であ
る。

【図２】 本発明の一実施例のバス変換システムを含む
システムの概略の構成を示すブロック図である。

【図３】 図２のバス変換装置の構成を示すブロック図
である。

【図４】 図２のバッファ装置の構成を示すブロック図
である。

【図５】 図３のバス変換装置の先読みコントロールレ
ジスタの各フィールドを示す説明図である。

【図６】 図４のバッファ装置の先読みコントロールレ
ジスタの各フィールドを示す説明図である。

【図７】 図２のバス変換装置とバッファ装置の初期設
定を示すフローチャートである。

【図８】 図２におけるバス変換装置がバッファ装置に
先読みデータを転送中にＣＰＵがアクセスしたときの動
作を示すフローチャートである。

【図９】 従来のバス変換装置を含むシステムを示すブ
ロック図である。

【図１０】 従来のバス変換装置におけるデータの先読
み動作および後書き動作を示すフローチャートである。

【符号の説明】

１…ＣＰＵ、２…システムバス、３…Ｉ／Ｏバス、４…
Ｉ／Ｏ装置、５…バス変換装置、６…バッファ装置、７
…外部メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも中央処理装置を含む高速アク
   セスを必要とする装置が接続されるシステムバスと低速
   アクセスを行う装置が接続される入出力バスとを接続す
   るバス変換装置と、このバス変換装置とシステムバスと
   に接続されるバッファ装置とを備えたバス変換システム
   であって、 前記バス変換装置は、システムバスと入出力バスとの間
   でデータを転送する第１の転送手段と、システムバス上
   の装置のために予め入出力バス上の装置から読み込んだ
   データを蓄える第１の記憶手段と、この第１の記憶手段
   が一杯になったときにこの第１の記憶手段内のデータを
   前記バッファ装置へ転送する第２の転送手段とを有し、 前記バッファ装置は、前記第２の転送手段によって前記
   バス変換装置から転送されるデータを蓄える第２の記憶
   手段と、システムバス上の装置が入出力バス上の装置に
   対してデータの読み込みを行おうとしたときにそのデー
   タが前記第２の記憶手段に蓄えられている場合に、その
   データを前記バス変換装置の代わりに前記第２の記憶手
   段から前記システムバス上の装置に転送する第３の転送
   手段とを有することを特徴とするバス変換システム。
2. 【請求項２】 少なくとも中央処理装置を含む高速アク
   セスを必要とする装置が接続されるシステムバスと低速
   アクセスを行う装置が接続される入出力バスとの間でデ
   ータを転送すると共にシステムバス上の装置のために予
   め入出力バス上の装置からデータを読み込む機能を有す
   るバス変換装置に接続されると共に、前記システムバス
   に接続されるバッファ装置であって、 バス変換装置がシステムバス上の装置のために予め入出
   力バス上の装置から読み込んだデータを記憶する記憶手
   段と、 システムバス上の装置が入出力バス上の装置に対してデ
   ータの読み込みを行おうとしたときにそのデータが前記
   記憶手段に蓄えられている場合に、そのデータをバス変
   換装置の代わりに前記記憶手段から前記システムバス上
   の装置に転送する転送手段とを具備することを特徴とす
   るバッファ装置。
3. 【請求項３】 少なくとも中央処理装置を含む高速アク
   セスを必要とする装置が接続されるシステムバスと低速
   アクセスを行う装置が接続される入出力バスとの間でデ
   ータを転送すると共にシステムバス上の装置のために予
   め入出力バス上の装置からデータを読み込む機能を有す
   るバス変換装置に接続されると共に、前記システムバス
   に接続されるバッファ装置であって、 バス変換装置がシステムバス上の装置のために予め入出
   力バス上の装置から読み込んだデータを記憶する記憶手
   段と、 システムバス上の装置が入出力バス上の装置に対してデ
   ータの読み込みを行おうとしたときにそのデータが前記
   記憶手段に蓄えられている場合に、そのデータをバス変
   換装置の代わりに前記記憶手段から前記システムバス上
   の装置に転送する転送手段と、 システムバス上の装置が入出力バス上の装置に対してデ
   ータの書き込みを行おうとしたときに、そのデータのア
   ドレスと同一のアドレスのデータが前記記憶手段に蓄え
   られている場合に、システムバス上の装置からのデータ
   によって前記記憶手段の内容を更新するデータ更新手段
   とを具備することを特徴とするバッファ装置。