JPS58225422A - デ−タ制御装置 - Google Patents
デ−タ制御装置Info
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- JPS58225422A JPS58225422A JP57109513A JP10951382A JPS58225422A JP S58225422 A JPS58225422 A JP S58225422A JP 57109513 A JP57109513 A JP 57109513A JP 10951382 A JP10951382 A JP 10951382A JP S58225422 A JPS58225422 A JP S58225422A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入出力機器と主記憶装置との間に介在し、入出
力機器、主記憶装置間のデータ転送のためのメモリアド
レスの管理を行なうデータ制御装置に関する。
力機器、主記憶装置間のデータ転送のためのメモリアド
レスの管理を行なうデータ制御装置に関する。
一般に入出力機器（入出力チャネルも含む）と主記憶装
置間の入出力動作に関し、そのアドレス情報は入出力チ
ャネル等の人出カ機器に渡され、入出力機器はｒ−夕転
送の際にアドレスを意識して（データ転送に対応する主
記憶装置のメモリアドレスを生成して）いた。しかし、
この種の方式では、例えばそのチャネルに直接関係する
ＣＰＵの内部アーキテクチャが変化してそのアドレス長
が長くなると、もはやそのチャネルは使えなくなるなど
、ＣＰＵ内部のアーキテクチャの変化に対する柔軟性に
欠けでいた。
置間の入出力動作に関し、そのアドレス情報は入出力チ
ャネル等の人出カ機器に渡され、入出力機器はｒ−夕転
送の際にアドレスを意識して（データ転送に対応する主
記憶装置のメモリアドレスを生成して）いた。しかし、
この種の方式では、例えばそのチャネルに直接関係する
ＣＰＵの内部アーキテクチャが変化してそのアドレス長
が長くなると、もはやそのチャネルは使えなくなるなど
、ＣＰＵ内部のアーキテクチャの変化に対する柔軟性に
欠けでいた。
また、仮想記憶システムなどのようにアドレス長が長い
アドレスを取り扱うシステムにおいては、入出力パス内
のアドレスバスな構成する信号ライン、当該信号ライン
に接続されるｒライパ／レシーバｅ−）などが増加する
欠点もあった。
アドレスを取り扱うシステムにおいては、入出力パス内
のアドレスバスな構成する信号ライン、当該信号ライン
に接続されるｒライパ／レシーバｅ−）などが増加する
欠点もあった。
本発明は上記事情に鑑みてなされたもので入出力機器、
主記憶装置間のデータ転送のためのメモリアドレスを集
中管理することにより、入出力機器側ではデータ転送量
だけを意識するだけでよ＜、ＣＰＵのアーキテクチャの
変化の影響を入出力機器に波及させないデータ制（社）
装置を提供することにある。
主記憶装置間のデータ転送のためのメモリアドレスを集
中管理することにより、入出力機器側ではデータ転送量
だけを意識するだけでよ＜、ＣＰＵのアーキテクチャの
変化の影響を入出力機器に波及させないデータ制（社）
装置を提供することにある。
本発明の他の目的は入出力インタフェース部などのハー
ドウェア量の削減が図れるｒ−夕制ａ］装置を提供する
ことにある。
ドウェア量の削減が図れるｒ−夕制ａ］装置を提供する
ことにある。
本発明では、入出力機器、主記憶装置間のｒ−夕転送の
ためのメモリアドレスを集中管理するデータ制御装置を
設け、当該データ制副装置内に、上記主記憶装置に対す
るデータ転送に際してメモリアクセスの対象となる領域
の先頭アドレスが保持されるアドレスメモリを置くよう
：ｉＫしている。゛入出力機器はメモリアクセ
スに際し、データ転送量だけを意識するだけであり、例
えば１ノ臂イト単位の転送であれば、０番地、１番地、
２番地・・・の如く相対アドレスを順次ｒ−タ制矧装置
に出力するだけで良いようになっている。本発明ではデ
ータ制卸装置内にアドレス制御部も置いており、このア
ドレス制御部が、入出力機器から転送される相対アドレ
スと、アドレスメモリに蓄えられている該当するメモリ
アクセス対象領域の先頭アドレスとから上記主記憶装置
に対するメモリアドレスを生成するようになっている。
ためのメモリアドレスを集中管理するデータ制御装置を
設け、当該データ制副装置内に、上記主記憶装置に対す
るデータ転送に際してメモリアクセスの対象となる領域
の先頭アドレスが保持されるアドレスメモリを置くよう
：ｉＫしている。゛入出力機器はメモリアクセ
スに際し、データ転送量だけを意識するだけであり、例
えば１ノ臂イト単位の転送であれば、０番地、１番地、
２番地・・・の如く相対アドレスを順次ｒ−タ制矧装置
に出力するだけで良いようになっている。本発明ではデ
ータ制卸装置内にアドレス制御部も置いており、このア
ドレス制御部が、入出力機器から転送される相対アドレ
スと、アドレスメモリに蓄えられている該当するメモリ
アクセス対象領域の先頭アドレスとから上記主記憶装置
に対するメモリアドレスを生成するようになっている。
以下、本発明の一実施例を図面を参照して説明する。＠
１図は情報処理システムのシステム構成を示すもので１
０はメモリコントローラを備えた主記憶装置（以下、Ｍ
Ｍと称する）である。２０はＣＰＵ（演算制御部）、３
０はデータ制卸装置（以下、ＤＣＮＴと称する）である
。
１図は情報処理システムのシステム構成を示すもので１
０はメモリコントローラを備えた主記憶装置（以下、Ｍ
Ｍと称する）である。２０はＣＰＵ（演算制御部）、３
０はデータ制卸装置（以下、ＤＣＮＴと称する）である
。
ＤＣＮＴ Ｊ ＯはＭＭＩＯと後述するｌ１０ｒａ１〜
７ｏｎなどとの間のデータ転送のためのメモリアドレス
を管理するようになっている。４０はシステム制（財）
部（以下、８ＣＮＴと称する）であり、ＭＭＩＯ１ＣＰ
Ｕ２０、ＤＣＮＴ ｓ ｏそれぞれのインタフェースと
なる。５０．〜Ｓｕｍは入出カプロセッサ（以下、ＩＯ
Ｐと称する）、６０はチャネル（以下、ＣＨと称するＬ
ｙｃ’ｔ〜Ｆ（ｉｎは入出力機器（以下、工１０と称す
る）である、、８０は各ＩＯＰ ５０１〜５０ｍとＤＣ
ＮＴＩＯとを結ぶ入出力パス、９０１はｌ０Ｐ６０．と
ＣＨ６０（更には図示せぬＣＨ）とを結ぶ入出力パス、
９０ｍはＩＯＰ５０ｍと図示せぬ各ＣＨとを結ぶ入出力
パスである。
７ｏｎなどとの間のデータ転送のためのメモリアドレス
を管理するようになっている。４０はシステム制（財）
部（以下、８ＣＮＴと称する）であり、ＭＭＩＯ１ＣＰ
Ｕ２０、ＤＣＮＴ ｓ ｏそれぞれのインタフェースと
なる。５０．〜Ｓｕｍは入出カプロセッサ（以下、ＩＯ
Ｐと称する）、６０はチャネル（以下、ＣＨと称するＬ
ｙｃ’ｔ〜Ｆ（ｉｎは入出力機器（以下、工１０と称す
る）である、、８０は各ＩＯＰ ５０１〜５０ｍとＤＣ
ＮＴＩＯとを結ぶ入出力パス、９０１はｌ０Ｐ６０．と
ＣＨ６０（更には図示せぬＣＨ）とを結ぶ入出力パス、
９０ｍはＩＯＰ５０ｍと図示せぬ各ＣＨとを結ぶ入出力
パスである。
ここで本実施例で適用されるアドレス情報について説明
する。第１図のシステムは例えば仮想記憶システムであ
り、したがつ″［８ＣＮＴ４１）ではアドレス情報とし
て仮想ア、ドレスが取り扱われる。この仮想アドレスは
第２図に示されるようにセグメント番号８Ｎと各セグメ
ント内のオフセット０ｆｆｓｅｔから成っている。また
、ｌ１０７（７ｔ〜７０ｎとＭＭＩＯとの間のｒ−夕転
送などにおいては、同じく第２図に示されているように
各種のＩＤ番号を含むＩＤ情報が付加される０図中、Ｉ
ＤＪはＤＣＮＴ３０々どのＤＣＮＴを識別するためのＩ
Ｄ番号である。これは、８ＣＮＴ ４０にはＤＣＮＴ
３ ｏと同様のＤＣＮＴが複数接続されるため、これら
を識別する必要があるからである。ＩＤｊはｌ０Ｐ５０
１〜５０ｍなどのＩＯＰを識別するためのＩＤ番号、Ｉ
Ｄ３はｃＨｅｏなどのＣＨを識別するためのＩＤ番号で
ある。また、Ｆはフラグであり、対応するアドレスが例
えばチャネル制御ブロック（以下、ＣＣＢと称する）ア
ドレス、データ転送アドレスまたはチェインアドレスの
いずれであるかを示すものである。なお、ＣＰＵｚｏか
らのメモリアクセスの際に扱われる仮想アドレスについ
ては本発明と直接関係しないため説明を省略する。
する。第１図のシステムは例えば仮想記憶システムであ
り、したがつ″［８ＣＮＴ４１）ではアドレス情報とし
て仮想ア、ドレスが取り扱われる。この仮想アドレスは
第２図に示されるようにセグメント番号８Ｎと各セグメ
ント内のオフセット０ｆｆｓｅｔから成っている。また
、ｌ１０７（７ｔ〜７０ｎとＭＭＩＯとの間のｒ−夕転
送などにおいては、同じく第２図に示されているように
各種のＩＤ番号を含むＩＤ情報が付加される０図中、Ｉ
ＤＪはＤＣＮＴ３０々どのＤＣＮＴを識別するためのＩ
Ｄ番号である。これは、８ＣＮＴ ４０にはＤＣＮＴ
３ ｏと同様のＤＣＮＴが複数接続されるため、これら
を識別する必要があるからである。ＩＤｊはｌ０Ｐ５０
１〜５０ｍなどのＩＯＰを識別するためのＩＤ番号、Ｉ
Ｄ３はｃＨｅｏなどのＣＨを識別するためのＩＤ番号で
ある。また、Ｆはフラグであり、対応するアドレスが例
えばチャネル制御ブロック（以下、ＣＣＢと称する）ア
ドレス、データ転送アドレスまたはチェインアドレスの
いずれであるかを示すものである。なお、ＣＰＵｚｏか
らのメモリアクセスの際に扱われる仮想アドレスについ
ては本発明と直接関係しないため説明を省略する。
また、ＭＭＩＯをアクセスするためには仮想アドレスを
物理アドレスに変換するアドレス変換部が必要であるが
、これについても本発明と直接関係しないため説明を省
略し、当該アドレス変換部がＭＭＩＯのメモリコントロ
ーラ側に設けられているとだけ述べるにとどめる。
物理アドレスに変換するアドレス変換部が必要であるが
、これについても本発明と直接関係しないため説明を省
略し、当該アドレス変換部がＭＭＩＯのメモリコントロ
ーラ側に設けられているとだけ述べるにとどめる。
第３図は入出力パス８０上を往来するアドレス情報のフ
ォーマットを示すものである。このアドレス情報はＤＣ
ＮＴ Ｊ Ｏ、ＩＯＰ ５０ ＠ 〜５０ｍで扱われる
もので、ＩＤＪ、Ｆ、ＩＤＪおよび相対アドレスから成
っている。また、第４図は入出力パス９０１〜９０ｍ上
を往来するアドレス情報のフォーマットを示すものであ
る。このアドレス情報はＩＯＰ ５０．〜５０ｍ、ＣＨ
６０などで扱われるもので、Ｆ、ＩＤＥおよび相対アド
レスから成っている。
ォーマットを示すものである。このアドレス情報はＤＣ
ＮＴ Ｊ Ｏ、ＩＯＰ ５０ ＠ 〜５０ｍで扱われる
もので、ＩＤＪ、Ｆ、ＩＤＪおよび相対アドレスから成
っている。また、第４図は入出力パス９０１〜９０ｍ上
を往来するアドレス情報のフォーマットを示すものであ
る。このアドレス情報はＩＯＰ ５０．〜５０ｍ、ＣＨ
６０などで扱われるもので、Ｆ、ＩＤＥおよび相対アド
レスから成っている。
次ＫＤＣＮＴ Ｊ Ｏについて説明する。第５図はＤＣ
ＮＴ ｓ ｏの構成を示すもので、３ｏＯはアドス レス記憶部（アドレ２メモリ）である。アドレス記憶部
３００はメモリ３１０，３２０を有している。メモリ３
１０には、ＭＪＭＪ ｏに格納されているＣＣＢのその
格納領域の先頭仮想アドレスを示すＣＣＢ格納先頭仮想
アドレスＡ１が格納されている。上記ＣＣＢはＣＨ６０
や１１０ｖａ１〜ｒｕｎの入出力処理方法を示す情報で
あり、入出力動作の指令語であるチャネル制御語（ＣＣ
’Ｗ）、７”−夕転送領域の起点アドレスを示すｒ−夕
転送領域先頭仮想アドレスＡ２、チェイン相対アドレス
人３、ｒ−夕転送ｆｉ （転送バイト数）などの情報か
ら成っている。＄６図はＣＣＢのフォーマットを示すも
ので、アドレスに関する情報部以外については省略され
ている。一方、メモリ３２０には上述したＣＣＢで指定
されているデータ転送領域先頭仮想アドレスＡ２が格納
される。
ＮＴ ｓ ｏの構成を示すもので、３ｏＯはアドス レス記憶部（アドレ２メモリ）である。アドレス記憶部
３００はメモリ３１０，３２０を有している。メモリ３
１０には、ＭＪＭＪ ｏに格納されているＣＣＢのその
格納領域の先頭仮想アドレスを示すＣＣＢ格納先頭仮想
アドレスＡ１が格納されている。上記ＣＣＢはＣＨ６０
や１１０ｖａ１〜ｒｕｎの入出力処理方法を示す情報で
あり、入出力動作の指令語であるチャネル制御語（ＣＣ
’Ｗ）、７”−夕転送領域の起点アドレスを示すｒ−夕
転送領域先頭仮想アドレスＡ２、チェイン相対アドレス
人３、ｒ−夕転送ｆｉ （転送バイト数）などの情報か
ら成っている。＄６図はＣＣＢのフォーマットを示すも
ので、アドレスに関する情報部以外については省略され
ている。一方、メモリ３２０には上述したＣＣＢで指定
されているデータ転送領域先頭仮想アドレスＡ２が格納
される。
３３０はアドレス制御部である。アドレス制御部３３０
は第３図のフォーマットのアドレス情報と、アドレス記
憶部３００（のメそり３１０゜３２０）に格納されてい
るアドレス情報とからＭＭｌｏをアクセスするための仮
想アドレスを生成する機能を有している。３４０はこの
仮想アドレス記憶部のために使用されるアダーである。
は第３図のフォーマットのアドレス情報と、アドレス記
憶部３００（のメそり３１０゜３２０）に格納されてい
るアドレス情報とからＭＭｌｏをアクセスするための仮
想アドレスを生成する機能を有している。３４０はこの
仮想アドレス記憶部のために使用されるアダーである。
また、アドレス制御部Ｊ３０は、入出力動作に関する命
令である８ｔａｒｔ Ｉ１０命令（以下、８ＩＯ命令と
称する）がＣＰＵＪ１７から発行された場合に、当該８
ＩＯ命令で指定されているＣＣＢ格納先頭仮想アドレス
Ａ１をメモリ３１０に格納すると共に、入出力パス８０
上には第３図のフォーマットにおいて相対アドレスを１
０１（番地）としたアドレス情報を送出する欅能を有し
ている。更にアドレス制御部３３０は、ＣＨ６０などの
ＣＨによるＭＭＩ（？からのＣＣＢ続み出しによってＣ
ＣＢ内のデータ転送領域先頭仮想アドレスＡ２が入力さ
れた場合に、当該アドレスＡ２をメモリ３２０に格納す
ると共に、入出力）々ス８０上には第３図のフォーマッ
トにおいて相対アドレスを１０１（番地）としたアドレ
ス情報を送出する機能をも有している。
令である８ｔａｒｔ Ｉ１０命令（以下、８ＩＯ命令と
称する）がＣＰＵＪ１７から発行された場合に、当該８
ＩＯ命令で指定されているＣＣＢ格納先頭仮想アドレス
Ａ１をメモリ３１０に格納すると共に、入出力パス８０
上には第３図のフォーマットにおいて相対アドレスを１
０１（番地）としたアドレス情報を送出する欅能を有し
ている。更にアドレス制御部３３０は、ＣＨ６０などの
ＣＨによるＭＭＩ（？からのＣＣＢ続み出しによってＣ
ＣＢ内のデータ転送領域先頭仮想アドレスＡ２が入力さ
れた場合に、当該アドレスＡ２をメモリ３２０に格納す
ると共に、入出力）々ス８０上には第３図のフォーマッ
トにおいて相対アドレスを１０１（番地）としたアドレ
ス情報を送出する機能をも有している。
次に本発明の一実施例の動作を説明する。今、例えばＣ
Ｈ６０を起動するためにＣＰＵ２０より８ＩＯ命令が発
行されたものとする。このとき、８ＩＯ命令に含まれて
いるアドレス情報は第２図に示されるフォーマットのＣ
ＣＢ格納先頭仮想アドレスＡ１とＩＤ情報である。ＣＰ
ＩＪｊ。
Ｈ６０を起動するためにＣＰＵ２０より８ＩＯ命令が発
行されたものとする。このとき、８ＩＯ命令に含まれて
いるアドレス情報は第２図に示されるフォーマットのＣ
ＣＢ格納先頭仮想アドレスＡ１とＩＤ情報である。ＣＰ
ＩＪｊ。
から８ＩＯ命令が出されると、ＤＣＮＴ８０のアＰ レ
ス制（財）部３３ ｏはＣＣＢ格納先頭仮想アｒレスＡ
ノに付加されているＩＤ情報中のフラグＦの内容により
メモリ３１０，３：２０のいずれか一方を選択する。こ
の場合、フラグＦは対応するアドレス情報がＣＣＢアド
レスであることを示しており、したがってアドレス制御
部３３゜は）−ｅすｓｌａを選択する。そして、アドレ
ス’１ａｌＪ卸ｔＢｓｓｏは上記ＣＣ’Ｂ格納先頭仮想
アドレスＡ１をメモリ３１０におけるＩＤ情報中のＩＤ
２とＩＤＪとの連結情報で示されるアドレス位置に格納
する。またアドレス制御部ＳＳＯは上記ＩＤ情報中のＩ
Ｄ２ 、Ｆ、ＩＤ３が付加され、かつ相対アドレスが”
０“（番地）とされた第３図に示されるフォーマットの
アドレス情報を入出カッ＋ス８ｏ上に送出する。
ス制（財）部３３ ｏはＣＣＢ格納先頭仮想アｒレスＡ
ノに付加されているＩＤ情報中のフラグＦの内容により
メモリ３１０，３：２０のいずれか一方を選択する。こ
の場合、フラグＦは対応するアドレス情報がＣＣＢアド
レスであることを示しており、したがってアドレス制御
部３３゜は）−ｅすｓｌａを選択する。そして、アドレ
ス’１ａｌＪ卸ｔＢｓｓｏは上記ＣＣ’Ｂ格納先頭仮想
アドレスＡ１をメモリ３１０におけるＩＤ情報中のＩＤ
２とＩＤＪとの連結情報で示されるアドレス位置に格納
する。またアドレス制御部ＳＳＯは上記ＩＤ情報中のＩ
Ｄ２ 、Ｆ、ＩＤ３が付加され、かつ相対アドレスが”
０“（番地）とされた第３図に示されるフォーマットの
アドレス情報を入出カッ＋ス８ｏ上に送出する。
ＩＯＰ ５σ、は入出力パス８Ｑ上のアト９レス情報か
らＩＤｊを取り除き、第４図において相対７Ｐレスカ＃
ｏｌ（番地）となっているアドレス情報を入出力パス９
ｏｌ上に送出する。ＣＨ６０は入出カッ々ス９０．上の
アドレス情報を受は取り、当該アドレス情報に基づいて
ＣＣＢの読み出しを行なう。すなわちＣＨ６０はＭＭノ
。
らＩＤｊを取り除き、第４図において相対７Ｐレスカ＃
ｏｌ（番地）となっているアドレス情報を入出力パス９
ｏｌ上に送出する。ＣＨ６０は入出カッ々ス９０．上の
アドレス情報を受は取り、当該アドレス情報に基づいて
ＣＣＢの読み出しを行なう。すなわちＣＨ６０はＭＭノ
。
に格納されているＣＣＢを読み出すためにＤＣＮＴＪ０
から転送された相対アドレスがｌ□Ｗとなっている第４
図のフォーマットのアドレス情報を入出力パス９０．上
に送出する、ｌ０Ｐ５（７，はこのアドレス情報に自身
の、Ｉ Ｄ番号であるＩＤｊを付加して入出力パス８ｏ
上に送出する。アドレス制御部３Ｊｏは入出力パス８ｏ
上のアドレス情報を受は取り、当該アドレス情報中のフ
ラグＦに基づいてメモリ３１゛Ｏを選択する。そして７
Ｙｖ、ｘ、制御部３３０は当該アドレス情報中のＩＤｊ
とＩＤＪとの連結情報で示されるメモリ３１０のアドレ
ス位置をアクセスしてＣＯＢ格納先頭仮想アドレスＡ１
を婢み出す。次にアドレス制御部３３０はこのＣＣＢ格
納格納先頭仮想アドレス色入出力パス８０から受は取っ
た７１７レス情報中の相対アドレス（この例では
１１ｍｏｌ）とをアダー３４０で加算してｙｌｌＭｘ
ｏをアクセスするための仮想アドレスを生成し、この仮
想アドレスにＩＤ情報を付加してＳＣＮ Ｔ４ 。
から転送された相対アドレスがｌ□Ｗとなっている第４
図のフォーマットのアドレス情報を入出力パス９０．上
に送出する、ｌ０Ｐ５（７，はこのアドレス情報に自身
の、Ｉ Ｄ番号であるＩＤｊを付加して入出力パス８ｏ
上に送出する。アドレス制御部３Ｊｏは入出力パス８ｏ
上のアドレス情報を受は取り、当該アドレス情報中のフ
ラグＦに基づいてメモリ３１゛Ｏを選択する。そして７
Ｙｖ、ｘ、制御部３３０は当該アドレス情報中のＩＤｊ
とＩＤＪとの連結情報で示されるメモリ３１０のアドレ
ス位置をアクセスしてＣＯＢ格納先頭仮想アドレスＡ１
を婢み出す。次にアドレス制御部３３０はこのＣＣＢ格
納格納先頭仮想アドレス色入出力パス８０から受は取っ
た７１７レス情報中の相対アドレス（この例では
１１ｍｏｌ）とをアダー３４０で加算してｙｌｌＭｘ
ｏをアクセスするための仮想アドレスを生成し、この仮
想アドレスにＩＤ情報を付加してＳＣＮ Ｔ４ 。
に出力する。そしてこの仮想アドレスがＭ〆Ｍｌ。
の図示せぬメモリコントローラに転送されて物理アドレ
スに変換され、ＭｌＭＪ ｏからＣＣＢが読み出される
。ＭＩＭＩＯからの読み出し単位を１バイトとすると、
ＣＨ６０は１バイト読み出しごとに第４図における相対
アドレスが’１”（＃地）、’２”（番地）・・・の如
く変えられたアドレス情報を入出力パス９０．上に送出
する。このように本実施例によれば、基準となるアドレ
ス情報であるＣＣＢ格納先頭仮想アト・レスＡ１をＤＣ
ＮＴＪ Ｏ内のメモリ３１０に保持しておき、ＣＨｅｏ
から相対アドレスが与えられることにより、ＤＣＮＴＪ
０においてこの相対アドレスと上記アドレスＡ１とによ
りＭＭｌｏを実際にアクセスするための仮想アドレスを
生成するようにしたので、ＣＨ６０は１つの入出力処理
に対して仮想アドレスや物理アドレスを意識することな
く、常に０番地から始まる入出力処理とし一動作すれば
よい。ＣＨ６０が意識することは、単に開始位置からの
アドレスの変位（相対アドレス）すなわち転送量だけで
ある。
スに変換され、ＭｌＭＪ ｏからＣＣＢが読み出される
。ＭＩＭＩＯからの読み出し単位を１バイトとすると、
ＣＨ６０は１バイト読み出しごとに第４図における相対
アドレスが’１”（＃地）、’２”（番地）・・・の如
く変えられたアドレス情報を入出力パス９０．上に送出
する。このように本実施例によれば、基準となるアドレ
ス情報であるＣＣＢ格納先頭仮想アト・レスＡ１をＤＣ
ＮＴＪ Ｏ内のメモリ３１０に保持しておき、ＣＨｅｏ
から相対アドレスが与えられることにより、ＤＣＮＴＪ
０においてこの相対アドレスと上記アドレスＡ１とによ
りＭＭｌｏを実際にアクセスするための仮想アドレスを
生成するようにしたので、ＣＨ６０は１つの入出力処理
に対して仮想アドレスや物理アドレスを意識することな
く、常に０番地から始まる入出力処理とし一動作すれば
よい。ＣＨ６０が意識することは、単に開始位置からの
アドレスの変位（相対アドレス）すなわち転送量だけで
ある。
上述のようＫしてＭＭｌｏから読み出されるＣＣＢは８
ＣＮＴ ４ ｏ、ＤＣＮＴ ３ ｏ、入出カッ々ス８０
、ｌ０Ｐ５１７．、入出力／４ ス９ Ｑ 、を介し
１てＣＨ６ｏに転送されるが、ＣＣＢ内のデータ
転送領域先頭仮想アドレスＡＪＫついてはＤＣＮＴＪσ
において次のように処理が施される。すなわち、上記ア
ドレスＡ２がＤＣＮＴ ３ ｏに入力されると、アドレ
ス制御部３３ｏは当該アドレスＡ２に付加されているＩ
Ｄ情報中のフラグＦによってメモリ３１０，３２０のい
ずれか一つを選択する。この場合、フラグＦは対応する
アドレスがデータ転送アドレスであることを示しており
、アドレス制御部３３ｏはメモリ３２０を選択する。以
後の動作についてはＣＣＢ格納先頭仮想アドレスＡ１の
場合と同様であり、メモＩＪ ｊ Ｊ ＯのＩＤｊとＩ
ＤＪとの連結情報で示されるアドレス位置にはｒ−夕転
送領域先頭仮想アドレスＡ２が格納され、ＣＨ６０には
相対アドレスが１０１（番地）にされたアドレス情報が
転送されることになる。そして、ｃＨ６ｏがこのアドレ
ス情報を用い、ＣＣＢで指定されるデータ転送量だけを
意識してＭＭｘｏと例えばｌ０７０、との間のデータ転
送を行なうことは、前述したＣＣＢ読み出しの例から容
易に通解されよう。
ＣＮＴ ４ ｏ、ＤＣＮＴ ３ ｏ、入出カッ々ス８０
、ｌ０Ｐ５１７．、入出力／４ ス９ Ｑ 、を介し
１てＣＨ６ｏに転送されるが、ＣＣＢ内のデータ
転送領域先頭仮想アドレスＡＪＫついてはＤＣＮＴＪσ
において次のように処理が施される。すなわち、上記ア
ドレスＡ２がＤＣＮＴ ３ ｏに入力されると、アドレ
ス制御部３３ｏは当該アドレスＡ２に付加されているＩ
Ｄ情報中のフラグＦによってメモリ３１０，３２０のい
ずれか一つを選択する。この場合、フラグＦは対応する
アドレスがデータ転送アドレスであることを示しており
、アドレス制御部３３ｏはメモリ３２０を選択する。以
後の動作についてはＣＣＢ格納先頭仮想アドレスＡ１の
場合と同様であり、メモＩＪ ｊ Ｊ ＯのＩＤｊとＩ
ＤＪとの連結情報で示されるアドレス位置にはｒ−夕転
送領域先頭仮想アドレスＡ２が格納され、ＣＨ６０には
相対アドレスが１０１（番地）にされたアドレス情報が
転送されることになる。そして、ｃＨ６ｏがこのアドレ
ス情報を用い、ＣＣＢで指定されるデータ転送量だけを
意識してＭＭｘｏと例えばｌ０７０、との間のデータ転
送を行なうことは、前述したＣＣＢ読み出しの例から容
易に通解されよう。
このように本実施例によれば、入出力動作に関し、仮想
アドレスを意識するのは８ＣＮＴ４゜に接続されるＤＣ
ＮＴ ３０であり、それより下位の機器（Ｉ ＯＰ ５
０ ｔ 〜５０ ｍ ％ＣＨ６０ｅ ｌ１０７０、〜７
０ｎ）は仮想アドレスを意識する必要がない。そして、
これら下位の機器はどの入出力動作に対しても常に０＃
地からの転送とすることができるため、特ＫＣＨ６０は
転送量だけを意識するだけで良い。このため、例えばＣ
ＰＵ２０や５ＣＮＴ ４０のアーキテクチャの変化はＤ
ＣＮＴ ３０だけで吸収でき、ＤＣＮＴ３０より下位の
機器にこの種の変化の影響が波及することはなくなる。
アドレスを意識するのは８ＣＮＴ４゜に接続されるＤＣ
ＮＴ ３０であり、それより下位の機器（Ｉ ＯＰ ５
０ ｔ 〜５０ ｍ ％ＣＨ６０ｅ ｌ１０７０、〜７
０ｎ）は仮想アドレスを意識する必要がない。そして、
これら下位の機器はどの入出力動作に対しても常に０＃
地からの転送とすることができるため、特ＫＣＨ６０は
転送量だけを意識するだけで良い。このため、例えばＣ
ＰＵ２０や５ＣＮＴ ４０のアーキテクチャの変化はＤ
ＣＮＴ ３０だけで吸収でき、ＤＣＮＴ３０より下位の
機器にこの種の変化の影響が波及することはなくなる。
また、仮想アドレスは一般に実アドレスに比べてそのピ
ット長が長くなるが、本実施例では入出力パス８０，９
０．〜９０ｍを往来するアドレスは相対アドレスであっ
て仮想アドレスではないため、入出力バス内のアドレス
バスのビット長としては一連の入出力処理の最大転送サ
イズに見合った相対アドレス長があればよい。したがっ
て入出力パス８０゜９０１〜９０ｍやＣＨ６０１１Ｃ接
続される機器やそのインタフェース部分のハードウェア
量を削減することができる。
ット長が長くなるが、本実施例では入出力パス８０，９
０．〜９０ｍを往来するアドレスは相対アドレスであっ
て仮想アドレスではないため、入出力バス内のアドレス
バスのビット長としては一連の入出力処理の最大転送サ
イズに見合った相対アドレス長があればよい。したがっ
て入出力パス８０゜９０１〜９０ｍやＣＨ６０１１Ｃ接
続される機器やそのインタフェース部分のハードウェア
量を削減することができる。
なお、前記実施例において、ＣＣＢ内におけるデータ転
送領域先頭仮想アドレスＡ２の位置はあらかじめ定めら
れており、したがってＣＣＢ読み出しにおいて当該アド
レスＡ２がＤＣＮＴ Ｊ ＯＫ入力されたことの判断は
ＤＣＮＴ ｓ ｏ （内のアドレス制御部３３０）自身
で行なうことができる。また、前記実施例ではアドレス
記憶部ＳＯＵが２つのメモリｓｉｏ、ｓ２ａを有してい
る場合について説明したが、１つのメモリだけでもよい
。この場合には、アドレス情報中のＩＩ）’。
送領域先頭仮想アドレスＡ２の位置はあらかじめ定めら
れており、したがってＣＣＢ読み出しにおいて当該アド
レスＡ２がＤＣＮＴ Ｊ ＯＫ入力されたことの判断は
ＤＣＮＴ ｓ ｏ （内のアドレス制御部３３０）自身
で行なうことができる。また、前記実施例ではアドレス
記憶部ＳＯＵが２つのメモリｓｉｏ、ｓ２ａを有してい
る場合について説明したが、１つのメモリだけでもよい
。この場合には、アドレス情報中のＩＩ）’。
Ｆ、ＩＤＪの連結情報が当該メモリに対するアドレスと
なる。また、前記実施例は、工１０とＭＭとの間のデー
タ転送がＣＨの入出刃側ＨＫより行なわれるシステムに
実施した場合であったが、ＣＨを持たないシステム例え
ばＣＰＵが常にデータ転送を管理するシステム、入出力
動作が固定化されているシステムなどにも適用できる。
なる。また、前記実施例は、工１０とＭＭとの間のデー
タ転送がＣＨの入出刃側ＨＫより行なわれるシステムに
実施した場合であったが、ＣＨを持たないシステム例え
ばＣＰＵが常にデータ転送を管理するシステム、入出力
動作が固定化されているシステムなどにも適用できる。
更に前記実施例は仮想記憶システムに実施した場合であ
ったが、仮想記憶を採用しないシステムにも適用できる
ことは勿論である。この場合には、仮想アドレスの代り
に論理アドレス或いは物理アドレスが用いられる。
ったが、仮想記憶を採用しないシステムにも適用できる
ことは勿論である。この場合には、仮想アドレスの代り
に論理アドレス或いは物理アドレスが用いられる。
以上詳述したように本発明のデータ制御装置によれば、
入出力動作に関し、入出力機器側はデータ転送を意識す
るだけでよいので、ＣＰＵのアーキテクチャの変化の影
響を受けないで済む。
入出力動作に関し、入出力機器側はデータ転送を意識す
るだけでよいので、ＣＰＵのアーキテクチャの変化の影
響を受けないで済む。
また本発明によれば入出力インタフェース部などにおけ
るハードウェア量が削減できる。
るハードウェア量が削減できる。
第１図は本発明の一実施例を示すシステム構成図、第２
図乃至第４図は上記実施例で適用されるアドレス情報の
フォーマットを示す図、第５図は上記実施例におけるデ
ータ制御装置の構成を示す図、第６図はチャネル制御ブ
ロック（ＣＣＢ）の要部のフォーマットを示す図である
。 １０・・・主記憶装置（ＭＭ）、２ｏ・・・演算制御部
（ＣＰＵ）、３０−・ｆ−ｐ制量装置（ＤＣＮＴ）。 ６０−−−人出力チャネル（ＣＨ）、７０１〜７０ｎ・
・・入出力機器（Ｉｌｏ）、８０ ｅ ９０Ｈ〜９０ｍ
・・・入出ｊＪＪ’ｔス、ＳＯＯ・・・アドレス記憶部
（アトＬｙス）モ＋））、３３ｏ・・・アドレス制画部
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
図乃至第４図は上記実施例で適用されるアドレス情報の
フォーマットを示す図、第５図は上記実施例におけるデ
ータ制御装置の構成を示す図、第６図はチャネル制御ブ
ロック（ＣＣＢ）の要部のフォーマットを示す図である
。 １０・・・主記憶装置（ＭＭ）、２ｏ・・・演算制御部
（ＣＰＵ）、３０−・ｆ−ｐ制量装置（ＤＣＮＴ）。 ６０−−−人出力チャネル（ＣＨ）、７０１〜７０ｎ・
・・入出力機器（Ｉｌｏ）、８０ ｅ ９０Ｈ〜９０ｍ
・・・入出ｊＪＪ’ｔス、ＳＯＯ・・・アドレス記憶部
（アトＬｙス）モ＋））、３３ｏ・・・アドレス制画部
。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
Claims (3)
- （１） 入出力Ｓ器と主記憶装置との間のデータ転送
に関し、当該主記憶装置に対するメモリアクセスの対象
領域の先頭アドレスが保持されるアドレスメモリと、上
記入出力機器からの上記主記憶装置へのメモリアクセス
に際し、当該入出力機器から転送される相対アドレスお
よび上記アドレスメモリ内の該当する上記先頭アドレス
から上記主記憶装置に対するメモリアドレスを生成する
アドレス制■部とを具備することを特徴とするデータ制
御ｆｌ］装置。 - （２）上記先頭アドレスがデータ転送領域の起点アト９
レスであることを特徴とする特許請求の範囲第１項記載
のデータ制御装置。 - （３）上記先頭アドレスが、ソフトウェアに基づく入出
力動作に関する命令で指定されているチャネル制卸ブロ
ックの格納先頭アドレスであることを特徴とする特許請
求の範囲第２項る命令の発行に応じて上記チャネル制副
ブロックの格納先頭アドレスを上記アドレスメモリに蓄
えると共に入出力チャネルに対し当該格納先頭アドレス
をＷＱＩとして出力する手段と、上記入出力チャネルに
よって上記主記憶されている上記データ転送領域の起点
アドレスを上記アドレスメモリに蓄えると共に人出カチ
ャネルに対し当該起点アドレスをＳｏｌとして出力する
手段とを備えていることを特徴とする特許請求の範囲第
３項記載のデータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109513A JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
| US06/505,817 US4646230A (en) | 1982-06-25 | 1983-06-20 | Data transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109513A JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225422A true JPS58225422A (ja) | 1983-12-27 |
| JPH0122940B2 JPH0122940B2 (ja) | 1989-04-28 |
Family
ID=14512164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109513A Granted JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4646230A (ja) |
| JP (1) | JPS58225422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102670A (ja) * | 1987-10-16 | 1989-04-20 | Hitachi Ltd | アドレスバス制御装置 |
| JP2010503073A (ja) * | 2006-08-31 | 2010-01-28 | クゥアルコム・インコーポレイテッド | 相対アドレス生成 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566313A (en) * | 1987-09-19 | 1996-10-15 | Hudson Soft Co., Ltd. | Apparatus for controlling the transfer of data |
| US5226140A (en) * | 1987-09-19 | 1993-07-06 | Hudson Soft Co., Ltd. | Apparatus for controlling the transfer of data |
| US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
| US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
| JP2907451B2 (ja) * | 1989-08-31 | 1999-06-21 | キヤノン株式会社 | ダイレクトメモリアクセス方法および装置 |
| JP2829091B2 (ja) * | 1990-04-19 | 1998-11-25 | 株式会社東芝 | データ処理システム |
| JPH04163655A (ja) * | 1990-10-26 | 1992-06-09 | Mitsubishi Electric Corp | 入出力装置 |
| US5367639A (en) * | 1991-12-30 | 1994-11-22 | Sun Microsystems, Inc. | Method and apparatus for dynamic chaining of DMA operations without incurring race conditions |
| US5377337A (en) * | 1993-06-08 | 1994-12-27 | International Business Machines Corporation | Method and means for enabling virtual addressing control by software users over a hardware page transfer control entity |
| JPH07104996A (ja) * | 1993-10-05 | 1995-04-21 | Kofu Nippon Denki Kk | マイクロプログラム制御装置 |
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| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS55157027A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Input and output transfer control unit |
Family Cites Families (4)
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| US4092715A (en) * | 1976-09-22 | 1978-05-30 | Honeywell Information Systems Inc. | Input-output unit having extended addressing capability |
| US4133030A (en) * | 1977-01-19 | 1979-01-02 | Honeywell Information Systems Inc. | Control system providing for the transfer of data in a communications processing system employing channel dedicated control blocks |
| US4156932A (en) * | 1977-07-05 | 1979-05-29 | Honeywell Information Systems Inc. | Programmable communications controller |
| US4155119A (en) * | 1977-09-21 | 1979-05-15 | Sperry Rand Corporation | Method for providing virtual addressing for externally specified addressed input/output operations |
-
1982
- 1982-06-25 JP JP57109513A patent/JPS58225422A/ja active Granted
-
1983
- 1983-06-20 US US06/505,817 patent/US4646230A/en not_active Expired - Fee Related
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122940B2 (ja) | 1989-04-28 |
| US4646230A (en) | 1987-02-24 |
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