JP2010503073A - 相対アドレス生成 - Google Patents
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Abstract
Description
本開示は、一般にエレクトロニクスに関し、より詳細には相対アドレス(relative address)を生成するための技法に関する。
プロセッサは、通信、コンピューティング、データネットワーキングなど、様々なアプリケーションのために広く使用される。プロセッサは、ストレージユニット(storage unit)に記憶されるデータに対する様々な演算を実行することができ、このストレージユニットは、レジスタファイル(register file)、ランダムアクセスメモリ(random access memory)(RAM)などとすることができる。演算のためのデータは、絶対アドレス(absolute address)または相対アドレスのいずれかによって指定されることができる。絶対アドレスは、データが記憶されるストレージユニットにおける特定のロケーションを指し示す。相対アドレスは、ベースアドレス(base address)と、オフセットとによって与えられる。ベースアドレスは、ストレージユニットにおける基準ロケーション(reference location)を指し示す。オフセットは、その基準ロケーションと、データが記憶される実際のロケーションとの間の距離を指し示す。相対アドレスは、一般的に絶対アドレスに変換され、次いで、この絶対アドレスは、ストレージユニットから望ましいデータをフェッチするために使用される。
第1のオペランドは、レジスタ/ロケーションr2に記憶される。第2のオペランドは、レジスタr1に記憶される基準値(base value)と、15というオフセットとによって決定されるロケーションに記憶される。2つのオペランドの加算の結果は、レジスタ/ロケーションr0に記憶される。
add r0,x0[a0],r2
第1の命令は、レジスタr1における基準値を15というオフセットと加算することにより、第2のオペランドについての絶対アドレスを計算し、次いでその絶対アドレスをレジスタa0に記憶する。第2の命令は、絶対アドレスによって決定されている第2のオペランドが、第1の命令によって計算されて、2つのオペランドの和を計算する。算術論理演算装置(arithmetic logic unit)(ALU)は、第1の命令と、第2の命令との両方について計算を実行することができる。
Claims (28)
- ベースアドレスとオフセットとから成る相対アドレスを受け取るように、前記ベースアドレスについての基準値を取得するように、前記基準値を前記オフセットと加算するように、そして前記相対アドレスに対応する絶対アドレスを供給するように、動作するアドレスジェネレータと、
前記ベースアドレスを受け取り、前記基準値を前記アドレスジェネレータへと供給するように、動作するストレージユニットと、
を備えるプロセッサ。 - 前記アドレスジェネレータは、メモリアクセスの第1のクロックサイクルにおいて前記絶対アドレスを導き出し、前記ストレージユニットは、前記メモリアクセスの第2のクロックサイクルにおいて前記絶対アドレスにおいてアクセスされる、請求項1に記載のプロセッサ。
- 前記アドレスジェネレータは、前記基準値と前記オフセットとを加算するように動作する加算器を備える、請求項1に記載のプロセッサ。
- 前記アドレスジェネレータは、
前記加算器に結合され、そして、前記加算器の出力を記憶するように、そして前記絶対アドレスを供給するように動作する、ラッチ、
をさらに備える、
請求項3に記載のプロセッサ。 - 前記アドレスジェネレータは、
前記ラッチに結合され、そして、前記ラッチからの前記絶対アドレス、または前記ベースアドレスを、前記ストレージユニットへと供給するように動作する、マルチプレクサ、
をさらに備える、
請求項4に記載のプロセッサ。 - 前記マルチプレクサは、メモリアクセスの第1のクロックサイクルにおいて前記ベースアドレスを前記ストレージユニットへと供給するように、そして前記メモリアクセスの第2のクロックサイクルにおいて前記絶対アドレスを前記ストレージユニットへと供給するように、動作する、請求項5に記載のプロセッサ。
- 前記アドレスジェネレータは、
ソースアドレス情報と宛先アドレス情報とを受け取るように、そして前記オフセットを前記加算器へと供給するように、動作する第1のマルチプレクサと、
前記ソースアドレス情報と前記ラッチの出力とを受け取るように、読取りオペレーションの第1のクロックサイクルにおいて前記ソースアドレス情報からの前記ベースアドレスを供給するように、そして前記読取りオペレーションの第2のクロックサイクルにおいて前記ラッチの前記出力を供給するように、動作する第2のマルチプレクサと、
をさらに備える、
請求項4に記載のプロセッサ。 - 前記アドレスジェネレータは、
前記宛先アドレス情報と前記ラッチの前記出力とを受け取るように、そして書込みオペレーションについての前記絶対アドレスを供給するように、動作する第3のマルチプレクサ、
をさらに備える、
請求項7に記載のプロセッサ。 - 前記アドレスジェネレータは、
前記第3のマルチプレクサの出力を受け取るように、そして前記書込みオペレーションについての書込みアドレスを供給するように、動作する遅延ユニット、
をさらに備える、
請求項8に記載のプロセッサ。 - 前記ストレージユニットは、第1のポートと第2のポートとを備え、前記アドレスジェネレータは、前記第1のポートまたは前記第2のポートから前記基準値を受け取るように動作する、請求項3に記載のプロセッサ。
- 前記ストレージユニットは、レジスタのバンクである、請求項1に記載のプロセッサ。
- 前記ストレージユニットは、ランダムアクセスメモリ(RAM)、シンクロナスRAM(SRAM)、または、シンクロナスダイナミックRAM(SDRAM)である、請求項1に記載のプロセッサ。
- ベースアドレスとオフセットとから成る相対アドレスを受け取るように、前記ベースアドレスについての基準値を取得するように、前記基準値を前記オフセットと加算するように、そして前記相対アドレスに対応する絶対アドレスを供給するように、動作するアドレスジェネレータと、
前記ベースアドレスを受け取り、前記基準値を前記アドレスジェネレータへと供給するように、動作するストレージユニットと、
を備える集積回路。 - 前記アドレスジェネレータは、メモリアクセスの第1のクロックサイクルにおいて前記絶対アドレスを導き出し、前記ストレージユニットは、前記メモリアクセスの第2のクロックサイクルにおいて前記絶対アドレスにおいてアクセスされる、請求項13に記載の集積回路。
- 前記アドレスジェネレータは、
前記基準値と前記オフセットとを加算するように動作する加算器と、
前記加算器に結合され、そして、前記加算器の出力を記憶するように、そして前記絶対アドレスを供給するように動作する、ラッチと、
を備える、
請求項13に記載の集積回路。 - 前記アドレスジェネレータは、
前記ラッチに結合され、そして、メモリアクセスの第1のクロックサイクルにおいて前記ベースアドレスを前記ストレージユニットへと供給するように、そして前記メモリアクセスの第2のクロックサイクルにおいて前記絶対アドレスを前記ストレージユニットへと供給するように動作する、マルチプレクサ、
をさらに備える、
請求項15に記載の集積回路。 - 相対アドレスを受け取り、絶対アドレスを供給する、ように動作する複数のアドレスジェネレータと、
前記複数のアドレスジェネレータに結合され、そして、前記絶対アドレスを受け取り、そして前記絶対アドレスにおけるデータを供給するように動作する、複数のレジスタバンクと、
を備えるプロセッサ。 - 前記複数のアドレスジェネレータは、
少なくとも2つのオペランドについての少なくとも2つの絶対アドレスを供給するように動作する少なくとも2つのアドレスジェネレータと、
結果についての絶対アドレスを供給するように動作するアドレスジェネレータと、
を備える、
請求項17に記載のプロセッサ。 - 前記複数のレジスタバンクは、ベースアドレスを受け取るように、そして基準値を供給するように、動作しており、前記複数のアドレスジェネレータは、前記絶対アドレスを取得するために前記相対アドレスについてのオフセットを前記基準値と加算するように動作する、請求項17に記載のプロセッサ。
- 前記複数のアドレスジェネレータの出力を前記複数のレジスタバンクに結合するように動作するクロスバー、
をさらに備える請求項17に記載のプロセッサ。 - 前記複数のレジスタバンクからの前記データに対して動作するように構成された複数の算術論理演算装置(ALU)、
をさらに備える請求項17に記載のプロセッサ。 - 前記複数のALUは、複数のピクセルについてのデータに対して同時に動作するように構成されている、請求項21に記載のプロセッサ。
- 前記複数のレジスタバンクからの前記データを前記複数のALUへと供給するように動作するクロスバー、
をさらに備える請求項21に記載のプロセッサ。 - 各レジスタバンクは、少なくとも2つの読取りポートを備え、1つの読取りポートは、1つのメモリアクセスについての基準値を供給するように動作し、別の読取りポートは、別のメモリアクセスについてのデータを供給するように動作する、請求項17に記載のプロセッサ。
- 前記複数のレジスタバンクは、ピクセルについての属性の4つの成分を記憶するように動作する4つのレジスタバンクを備え、各レジスタバンクは、前記4つの成分のうちの異なる1つを記憶する、請求項17に記載のプロセッサ。
- 相対アドレスを受け取り、絶対アドレスを供給するように、動作する複数のアドレスジェネレータと、
前記複数のアドレスジェネレータに結合され、そして、前記絶対アドレスを受け取り、そして前記絶対アドレスにおけるグラフィックスデータを供給するように動作する、複数のレジスタバンクと、
前記複数のレジスタバンクからの前記グラフィックスデータに対して動作するように構成された、複数の算術論理演算装置(ALU)と、
を備えるグラフィックスプロセッサ。 - 前記複数のアドレスジェネレータは、
前記複数のALUのための少なくとも2つのオペランドについての少なくとも2つの絶対アドレスを供給するように動作する少なくとも2つのアドレスジェネレータと、
前記複数のALUからの結果についての絶対アドレスを供給するように動作するアドレスジェネレータと、
を備える、
請求項26に記載のグラフィックスプロセッサ。 - 複数のアドレスジェネレータと複数のレジスタバンクとを備えるグラフィックスプロセッサと、なお、前記複数のアドレスジェネレータは、相対アドレスを受け取り、絶対アドレスを受け取るように動作し、前記複数のレジスタバンクは、前記絶対アドレスを受け取り、前記絶対アドレスにおけるグラフィックスデータを供給するように動作する;
前記グラフィックスプロセッサに結合されたメモリと;
を備えるワイヤレスデバイス。
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US8784898B2 (en) | 2006-10-25 | 2014-07-22 | Revalesio Corporation | Methods of wound care and treatment |
EP2083876A4 (en) | 2006-10-25 | 2012-09-19 | Revalesio Corp | WOUND CARE AND TREATMENT METHOD |
US8784897B2 (en) | 2006-10-25 | 2014-07-22 | Revalesio Corporation | Methods of therapeutic treatment of eyes |
US9745567B2 (en) | 2008-04-28 | 2017-08-29 | Revalesio Corporation | Compositions and methods for treating multiple sclerosis |
US10125359B2 (en) | 2007-10-25 | 2018-11-13 | Revalesio Corporation | Compositions and methods for treating inflammation |
US8452943B2 (en) * | 2007-12-06 | 2013-05-28 | Nec Corporation | Apparatus and method for address generation for array processor and array processor |
US8120608B2 (en) | 2008-04-04 | 2012-02-21 | Via Technologies, Inc. | Constant buffering for a computational core of a programmable graphics processing unit |
US8815292B2 (en) | 2009-04-27 | 2014-08-26 | Revalesio Corporation | Compositions and methods for treating insulin resistance and diabetes mellitus |
US8478946B2 (en) * | 2009-09-08 | 2013-07-02 | Advanced Micro Devices, Inc. | Method and system for local data sharing |
US9198929B2 (en) | 2010-05-07 | 2015-12-01 | Revalesio Corporation | Compositions and methods for enhancing physiological performance and recovery time |
EP2603202A4 (en) | 2010-08-12 | 2016-06-01 | Revalesio Corp | COMPOSITIONS AND METHOD FOR THE TREATMENT OF TAUOPATHIES |
CN102708916A (zh) * | 2012-04-16 | 2012-10-03 | 东莞市泰斗微电子科技有限公司 | 一种地址跳转输出装置和方法 |
US8898433B2 (en) * | 2012-04-26 | 2014-11-25 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Efficient extraction of execution sets from fetch sets |
US9110778B2 (en) * | 2012-11-08 | 2015-08-18 | International Business Machines Corporation | Address generation in an active memory device |
CN103942162B (zh) | 2014-05-14 | 2020-06-09 | 清华大学 | 在存储器中进行多访问的方法、装置和存储系统 |
KR102533229B1 (ko) | 2015-11-27 | 2023-05-17 | 삼성전자주식회사 | 상대 주소를 사용하는 메모리 장치의 접근 방법 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58225422A (ja) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | デ−タ制御装置 |
US5768609A (en) * | 1989-11-17 | 1998-06-16 | Texas Instruments Incorporated | Reduced area of crossbar and method of operation |
JPH11316679A (ja) * | 1997-10-28 | 1999-11-16 | Microchip Technol Inc | 多数のバンクアドレス値供給源を有するプロセッサアーキテクチャスキームおよびその方法 |
US6604191B1 (en) * | 2000-02-04 | 2003-08-05 | International Business Machines Corporation | Method and apparatus for accelerating instruction fetching for a processor |
US20040088518A1 (en) * | 1999-07-14 | 2004-05-06 | Broadcom Corporation | Memory access system |
WO2005114646A2 (en) * | 2004-05-14 | 2005-12-01 | Nvidia Corporation | Low power programmable processor |
US20060059315A1 (en) * | 2004-09-15 | 2006-03-16 | Broadcom Corporation | Nonuniform chip multiprocessor |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3199465B2 (ja) * | 1992-07-22 | 2001-08-20 | 株式会社日立製作所 | 情報処理装置 |
EP0580109B1 (en) * | 1992-07-23 | 1997-12-10 | Rockwell International Corporation | Data acces in a RISC digital signal processor |
US5668773A (en) * | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
US6356994B1 (en) * | 1998-07-09 | 2002-03-12 | Bops, Incorporated | Methods and apparatus for instruction addressing in indirect VLIW processors |
US7091982B2 (en) * | 2004-05-14 | 2006-08-15 | Nvidia Corporation | Low power programmable processor |
-
2006
- 2006-08-31 US US11/469,347 patent/US7805589B2/en active Active
-
2007
- 2007-08-29 CN CN2007800319388A patent/CN101512499B/zh active Active
- 2007-08-29 WO PCT/US2007/077087 patent/WO2008027951A1/en active Application Filing
- 2007-08-29 KR KR1020097004667A patent/KR101076245B1/ko active IP Right Grant
- 2007-08-29 EP EP07841526A patent/EP2069940A1/en not_active Withdrawn
- 2007-08-29 JP JP2009526886A patent/JP5096470B2/ja active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58225422A (ja) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | デ−タ制御装置 |
US5768609A (en) * | 1989-11-17 | 1998-06-16 | Texas Instruments Incorporated | Reduced area of crossbar and method of operation |
JPH11316679A (ja) * | 1997-10-28 | 1999-11-16 | Microchip Technol Inc | 多数のバンクアドレス値供給源を有するプロセッサアーキテクチャスキームおよびその方法 |
US20040088518A1 (en) * | 1999-07-14 | 2004-05-06 | Broadcom Corporation | Memory access system |
US20050044342A1 (en) * | 1999-07-14 | 2005-02-24 | Broadcom Corporation | Memory acess system |
US6604191B1 (en) * | 2000-02-04 | 2003-08-05 | International Business Machines Corporation | Method and apparatus for accelerating instruction fetching for a processor |
WO2005114646A2 (en) * | 2004-05-14 | 2005-12-01 | Nvidia Corporation | Low power programmable processor |
US20060059315A1 (en) * | 2004-09-15 | 2006-03-16 | Broadcom Corporation | Nonuniform chip multiprocessor |
Also Published As
Publication number | Publication date |
---|---|
CN101512499A (zh) | 2009-08-19 |
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