KR101076245B1 - 상대 주소 발생 - Google Patents
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Abstract
Description
Claims (28)
- 베이스 주소 및 오프셋으로 구성된 상대 주소를 수신하고, 상기 베이스 주소에 대한 베이스 값을 획득하며, 상기 베이스 값과 상기 오프셋을 합산하고, 상기 상대 주소에 대응하는 절대 주소를 제공하도록 동작하는 주소 발생기; 및상기 절대 주소 또는 상기 베이스 주소를 수신하고, 상기 베이스 주소를 수신하는 것에 응답하여 상기 주소 발생기로 상기 베이스 값을 제공하도록 동작하는 저장 유닛을 포함하고,상기 주소 발생기는 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는 멀티플렉서를 포함하는, 프로세서.
- 제 1 항에 있어서,상기 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 상기 절대 주소를 도출하고,상기 저장 유닛은 상기 메모리 액세스의 제 2 클록 사이클에서 상기 절대 주소에서 액세스되는, 프로세서.
- 제 1 항에 있어서,상기 주소 발생기는 상기 베이스 값과 상기 오프셋을 합산하도록 동작하는 가산기를 포함하는, 프로세서.
- 제 3 항에 있어서,상기 주소 발생기는 상기 가산기에 커플링되어, 상기 가산기의 출력을 저장하고 상기 절대 주소를 제공하도록 동작하는 래치를 더 포함하는, 프로세서.
- 제 4 항에 있어서,상기 멀티플렉서는 래치에 커플링되어, 상기 래치로부터의 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는, 프로세서.
- 제 5 항에 있어서,상기 멀티플렉서는 메모리 액세스의 제 1 클록 사이클에서 상기 저장 유닛에 상기 베이스 주소를 제공하고, 상기 메모리 액세스의 제 2 클록 사이클에서 상기 저장 유닛에 상기 절대 주소를 제공하도록 동작하는, 프로세서.
- 제 4 항에 있어서,상기 멀티플렉서는 상기 주소 발생기의 제 2 멀티플렉서이고,상기 주소 발생기는,소스 주소 정보 및 행선지 주소 정보를 수신하고, 상기 가산기로 상기 오프셋을 제공하도록 동작하는 제 1 멀티플렉서를 더 포함하고,상기 제 2 멀티플렉서는 상기 소스 주소 정보 및 상기 래치로부터의 출력을 수신하고, 판독 동작의 제 1 클록 사이클에서 상기 소스 주소 정보로부터 상기 베이스 주소를 제공하고, 상기 판독 동작의 제 2 클록 사이클에서 상기 래치의 상기 출력을 제공하도록 동작하는, 프로세서.
- 제 7 항에 있어서,상기 주소 발생기는,상기 행선지 주소 정보 및 상기 래치의 상기 출력을 수신하고, 기록 동작에 대해 상기 절대 주소를 제공하도록 동작하는 제 3 멀티플렉서를 더 포함하는, 프로세서.
- 제 8 항에 있어서,상기 주소 발생기는,상기 제 3 멀티플렉서의 출력을 수신하고 상기 기록 동작에 대해 기록 주소를 제공하도록 동작하는 지연 유닛을 더 포함하는, 프로세서.
- 제 3 항에 있어서,상기 저장 유닛은 제 1 및 제 2 포트를 포함하고,상기 주소 발생기는 상기 제 1 포트 또는 상기 제 2 포트로부터 베이스 값을 수신하도록 동작하는, 프로세서.
- 제 1 항에 있어서,상기 저장 유닛은 레지스터의 뱅크인, 프로세서.
- 제 1 항에 있어서,상기 저장 유닛은 랜덤 액세스 메모리 (RAM), 동기식 RAM (SRAM), 또는 동기식 동적 RAM (SDRAM) 인, 프로세서.
- 베이스 주소 및 오프셋으로 구성된 상대 주소를 수신하고, 상기 베이스 주소에 대한 베이스 값을 획득하며, 상기 베이스 값과 상기 오프셋을 합산하고, 상기 상대 주소에 대응하는 절대 주소를 제공하도록 동작하는 주소 발생기; 및상기 절대 주소 또는 상기 베이스 주소를 수신하고, 상기 베이스 주소를 수신하는 것에 응답하여 상기 주소 발생기로 상기 베이스 값을 제공하도록 동작하는 저장 유닛을 포함하고,상기 주소 발생기는 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는 멀티플렉서를 포함하는, 집적 회로.
- 제 13 항에 있어서,상기 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 상기 절대 주소를 도출하고,상기 저장 유닛은 상기 메모리 액세스의 제 2 클록 사이클에서 상기 절대 주소에서 액세스되는, 집적 회로.
- 제 13 항에 있어서,상기 주소 발생기는,상기 베이스 값과 상기 오프셋을 합산하도록 동작하는 가산기, 및상기 가산기에 커플링되어 상기 가산기의 출력을 저장하고 상기 절대 주소를 제공하도록 동작하는 래치를 포함하는, 집적 회로.
- 제 15 항에 있어서,상기 멀티플렉서는 상기 래치에 커플링되어, 메모리 액세스의 제 1 클록 사이클에서는 상기 저장 유닛으로 상기 베이스 주소를 제공하고, 상기 메모리 액세스의 제 2 클록 사이클에서는 상기 저장 유닛으로 상기 절대 주소를 제공하도록 동작하는, 집적 회로.
- 상대 주소를 수신하고 절대 주소를 제공하도록 동작하는 복수의 주소 발생기;상기 복수의 주소 발생기에 커플링되어, 상기 절대 주소를 수신하고 상기 절대 주소의 데이터를 제공하도록 동작하는 복수의 레지스터 뱅크; 및상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는 크로스바를 포함하는, 프로세서.
- 제 17 항에 있어서,상기 복수의 주소 발생기는,적어도 2 개의 오퍼랜드에 대해 적어도 2 개의 절대 주소를 제공하도록 동작 하는 적어도 2 개의 주소 발생기, 및결과에 대해 절대 주소를 제공하도록 동작하는 주소 발생기를 포함하는, 프로세서.
- 제 17 항에 있어서,상기 복수의 레지스터 뱅크는 베이스 주소를 수신하고 베이스 값을 제공하도록 동작하며,상기 복수의 주소 발생기는 상기 절대 주소를 획득하기 위해 상기 베이스 값과 상기 상대 주소에 대한 오프셋을 합산하도록 동작하는, 프로세서.
- 삭제
- 제 17 항에 있어서,상기 복수의 레지스터 뱅크로부터의 데이터에 대해 연산하도록 구성된 복수의 산술 논리 유닛 (ALU) 을 더 포함하는, 프로세서.
- 제 21 항에 있어서,상기 복수의 ALU 는 복수의 화소에 대한 데이터에 대해 동시적으로 연산하도 록 구성된, 프로세서.
- 제 21 항에 있어서,상기 복수의 레지스터 뱅크로부터의 데이터를 상기 복수의 ALU 로 제공하도록 동작하는 크로스바를 더 포함하는, 프로세서.
- 제 17 항에 있어서,각각의 레지스터 뱅크는 적어도 2 개의 판독 포트를 포함하며, 하나의 판독 포트는 하나의 메모리 액세스에 대해 베이스 값을 제공하도록 동작하고, 또 다른 판독 포트는 또 다른 메모리 액세스에 대해 데이터를 제공하도록 동작하는, 프로세서.
- 제 17 항에 있어서,상기 복수의 레지스터 뱅크는 화소에 대한 일 속성의 4 가지 성분을 저장하도록 동작하는 4 개의 레지스터 뱅크를 포함하고, 각각의 레지스터 뱅크는 상기 4 가지 성분 중 상이한 성분을 저장하는, 프로세서.
- 상대 주소를 수신하고 절대 주소를 제공하도록 동작하는 복수의 주소 발생기;상기 복수의 주소 발생기에 커플링되어 상기 절대 주소를 수신하고 상기 절대 주소의 그래픽 데이터를 제공하도록 동작하는 복수의 레지스터 뱅크;상기 복수의 레지스터 뱅크로부터의 상기 그래픽 데이터에 대해 연산하도록 구성된 복수의 산술 논리 유닛 (ALU); 및상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는 크로스바를 포함하는, 그래픽 프로세서.
- 제 26 항에 있어서,상기 복수의 주소 발생기는,상기 복수의 ALU 의 적어도 2 개의 오퍼랜드에 대해 적어도 2 개의 절대 주소를 제공하도록 동작하는 적어도 2 개의 주소 발생기, 및상기 복수의 ALU 로부터의 결과에 대해 절대 주소를 제공하도록 동작하는 주소 발생기를 포함하는, 그래픽 프로세서.
- 복수의 주소 발생기, 복수의 레지스터 뱅크 및 크로스바를 포함하는 그래픽 프로세서로서, 상기 복수의 주소 발생기는 상대 주소를 수신하고 절대 주소를 제공하도록 동작하며, 상기 복수의 레지스터 뱅크는 상기 절대 주소를 수신하고 상기 절대 주소의 그래픽 데이터를 제공하도록 동작하고, 상기 크로스바는 상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는, 상기 그래픽 프로세서; 및상기 그래픽 프로세서에 커플링된 메모리를 포함하는, 무선 디바이스.
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