KR101076245B1 - 상대 주소 발생 - Google Patents

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Abstract

상대 어드레싱을 효율적으로 다루기 위한 기술이 설명된다. 하나의 설계에서, 프로세서는 주소 발생기와 저장 유닛을 포함한다. 주소 발생기는 베이스 주소 및 오프셋으로 이루어진 상대 주소를 수신하고, 그 베이스 주소에 대한 베이스 값을 획득하고, 베이스 값과 오프셋을 합산하며, 상대 주소에 대응하는 절대 주소를 제공한다. 저장 유닛은 베이스 주소를 수신하고 베이스 값을 주소 발생기로 제공한다. 저장 유닛은 또한 절대 주소를 수신하고 이 주소의 데이터를 제공한다. 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 절대 주소를 도출할 수도 있다. 저장 유닛은 메모리 액세스의 제 2 클록 사이클에서 데이터를 제공할 수도 있다. 저장 유닛은 동시적인 주소 발생 및 데이터 검색을 지원하기 위해 다수의 (예를 들어, 2개의) 판독 포트를 가질 수 있다.
Figure R1020097004667
상대 어드레싱, 프로세서, 주소 발생기, 저장 유닛, 베이스 주소, 오프셋.

Description

상대 주소 발생{RELATIVE ADDRESS GENERATION}
배경
I. 분야
본 개시는 일반적으로 전자공학에 관한 것으로서, 특히 상대 주소를 발생시키는 기술에 관한 것이다.
II . 배경
프로세서는 통신, 컴퓨팅, 데이터 네트워킹 등과 같은 다양한 애플리케이션에 널리 사용된다. 프로세서는 레지스터 파일, 랜덤 액세스 메모리 (RAM) 등일 수도 있는 저장 유닛 내에 저장된 데이터에 관한 다양한 연산을 수행할 수도 있다. 연산용 데이터는 절대 주소 또는 상대 주소 중 어느 하나에 의해 특정될 수도 있다. 절대 주소는 데이터가 저장되어 있는 저장 유닛 내의 특정의 위치를 가리킨다. 상대 주소는 베이스 주소 및 오프셋에 의해 주어진다. 베이스 주소는 저장 유닛 내의 기준 위치를 가리킨다. 오프셋은 데이터가 저장되어 있는 실제 위치와 기준 위치 간의 거리를 나타낸다. 상대 주소는 통상 절대 주소로 변환되고, 그것은 그 후 저장 유닛으로부터 원하는 데이터를 가져오기 위해 사용된다.
예로서, 2개의 오퍼랜드 (operand) 를 가산하는 명령은,
add r0, x0[r1 + 15], r2
로서 주어질 수도 있다.
제 1 오퍼랜드는 레지스터/위치 r2 에 저장된다. 제 2 오퍼랜드는 레지스터 r1 에 저장된 베이스 값 및 15 의 오프셋에 의해 결정된 위치에 저장된다. 그 2개의 오퍼랜드의 합의 결과가 레지스터/위치 r0 에 저장된다.
상기 명령은 통상 다음과 같이 2 개의 명령으로 변환된다:
add a0, r1, 15
add r0, x0[a0], r2.
제 1 명령은 레지스터 r1 내의 베이스 값과 15 의 오프셋을 합산하고, 그 후 레지스터 a0 에 절대 주소를 저장함으로써 제 2 오퍼랜드에 대한 절대 주소를 계산한다. 제 2 명령은 2 개의 오퍼랜드의 합을 계산하며, 제 2 오퍼랜드는 제 1 명령에 의해 계산된 절대 주소에 의해 결정된다. 산술논리유닛 (ALU) 은 제 1 및 제 2 명령 모두를 위한 계산을 수행할 수도 있다.
상대 어드레싱을 갖는 단일의 명령을 2 개의 명령으로 변환하는 것은 몇 가지 이유로 바람직하지 않을 수도 있다. 첫째, 제 1 명령에 의한 절대 주소의 계산은 ALU 자원을 소비한다. 둘째, 제 2 명령이 제 1 명령의 결과에 종속하기 때문에, 순차적인 순서로 2개의 명령을 완료하는 데는 더욱 긴 지연을 경험할 수도 있다. 이러한 지연의 결점은 ALU 가 다수의 스테이지를 갖는 경우 더욱 심각하다. 다수의 ALU 스테이지에 기인한 더욱 긴 지연은 성능에 악영향을 줄 수도 있다.
따라서, 상대 어드레싱을 효율적으로 다루는 기술에 대한 필요가 본 기술분야에 존재한다.
개요
상대 어드레싱을 효율적으로 다루는 기술이 여기에 기술된다. 실시형태에서, 프로세서는 주소 발생기 및 저장 유닛을 포함한다. 주소 발생기는 베이스 주소 및 오프셋으로 구성된 상대 주소를 수신하고, 베이스 주소에 대한 베이스 값을 획득하며, 그 베이스 값과 오프셋을 합산하고, 상대 주소에 대응하는 절대 주소를 제공한다. 저장 유닛은 베이스 주소를 수신하고 주소 발생기로 베이스 값을 제공한다. 저장 유닛은 또한 절대 주소를 수신하고 이 주소에 있는 데이터를 제공한다. 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 절대 주소를 도출할 수도 있다. 저장 유닛은 메모리 액세스의 제 2 클록 사이클에서 데이터를 제공할 수도 있다. 저장 유닛은 동시적인 주소 발생 및 데이터 검색을 지원하기 위해 다수의 (예를 들어, 2개의) 판독 포트를 가질 수도 있다.
또 다른 실시형태에서, 프로세서는 다수의 주소 발생기 및 다수의 레지스터 뱅크를 포함한다. 주소 발생기는 상대 주소를 수신하고 절대 주소를 제공한다. 레지스터 뱅크는 절대 주소들을 수신하고 이들 주소에 있는 데이터를 제공한다. 레지스터 뱅크는 또한 상대 주소를 위한 베이스 주소를 수신하고 베이스 값을 제공한다. 주소 발생기는 절대 주소를 획득하기 위해 베이스 값과 상대 주소에 대한 오프셋을 합산할 수도 있다. 프로세서는 또한 주소 크로스바, 데이터 크로스바, 및 다수의 ALU 를 포함할 수도 있다. 주소 크로스바는 주소 발생기의 출력을 레지스터 뱅크에 커플링한다. 데이터 크로스바는 레지스터 뱅크로부터의 데이터를 ALU 로 제공한다. ALU 는 예를 들어 다수의 화소에 대한 레지스터 뱅크로부터의 데이터에 대해 동시적으로 연산한다.
본 개시의 다양한 양태 및 실시형태가 이하에 더욱 상세히 설명된다.
도면의 간단한 설명
본 개시의 양태 및 실시형태는 동일한 참조부호가 명세서 전체에 걸쳐 대응하여 식별되는 도면을 참조하여 이하에 기술된 상세한 설명으로부터 더욱 명백해질 것이다.
도 1a 및 도 1b 는 각각 절대 어드레싱 및 상대 어드레싱을 나타낸다.
도 2는 상대 어드레싱을 지원하는 저장 구조를 나타낸다.
도 3은 상대 어드레싱을 사용하여 판독 및 기록을 지원하는 저장 구조를 나타낸다.
도 4는 상대 어드레싱을 지원하는 듀얼-포트 저장 구조를 나타낸다.
도 5는 그래픽 프로세서를 나타낸다.
도 6은 그래픽 프로세서 내의 ALU 코어 및 레지스터 뱅크를 나타낸다.
도 7은 레지스터 뱅크 내의 그래픽 데이터의 저장을 나타낸다.
도 8은 레지스터 뱅크를 ALU 코어에 커플링하는 데이터 크로스바를 나타낸다.
도 9는 무선 디바이스의 블록도를 나타낸다.
상세한 설명
단어 "예시적인" 은 "예, 예시, 또는 보기로서 작용하는 것"을 의미하도록 여기에서 사용된다. "예시적인" 것으로서 여기에 기술된 임의의 실시형태 또는 설계는 반드시 다른 실시형태 또는 설계에 비해 바람직하거나 이로운 것으로 해석되지 않아야 한다.
도 1a 는 절대 어드레싱을 사용한 판독 동작을 나타낸다. 절대 주소는 메모리, 레지스터 뱅크 등일 수도 있는 저장 유닛 내의 소정의 위치를 가리킨다. 이러한 위치에 저장된 데이터는 출력 데이터로서 제공된다.
도 1b 는 상대 어드레싱을 사용한 판독 동작을 나타낸다. 상대 주소는 베이스 주소 및 오프셋으로 구성된다. 베이스 주소는 베이스 값을 저장하는 저장 유닛 내의 소정의 위치를 가리킨다. 베이스 값은 상대 주소에 대응하는 절대 주소를 발생시키기 위해 오프셋과 합산된다. 베이스 값 또는 오프셋은 음의 값일 수도 있지만, 절대 주소는 통상 양의 값이다. 절대 주소에 의해 가리켜진 위치에 저장된 데이터가 출력 데이터로서 제공된다.
도 2는 상대 어드레싱을 사용한 메모리 액세스를 효율적으로 지원하는 저장 구조 (200) 의 실시형태의 블록도를 나타낸다. 저장 구조 (200) 는 주소 발생기 (210) 및 저장 유닛 (230) 을 포함한다. 저장 구조 (200) 는 절대 주소 또는 상대 주소를 수신하고 수신된 주소에 의해 지시된 위치에 있는 데이터 (예를 들어, 오퍼랜드) 를 제공한다.
주소 발생기 (210) 는 소스 식별자 (ID) 및 오프셋을 포함할 수도 있는 주소 정보를 수신한다. 소스 ID 는 명령의 일부일 수도 있거나 소정의 다른 소스, 예를 들어, 버퍼로부터 올 수도 있다. 소스 ID 는 절대 주소 또는 베이스 주소를 포함할 수도 있다. 상대 주소의 경우, 가산기 (220) 는 저장 유닛 (230) 으로부터의 출력과 오프셋을 수신하고, 그 2 개의 입력을 합산하고, 결과를 래치 (222) 에 제공한다. 멀티플렉서 (Mux) (224) 는 2 개의 입력 상에 래치 (222) 의 출력 및 주소 정보를 수신하고 그 2 개의 입력 중 하나를 저장 유닛 (230) 에 제공한다.
만일 주소 정보가 절대 주소를 포함한다면, 멀티플렉서 (224) 는 절대 주소를 저장 유닛 (230) 에 직접 제공하며, 그것은 그 후 절대 주소에 의해 지시된 위치에 있는 데이터를 제공한다. 주소 정보가 상대 주소를 포함한다면, 2 개의 클록 사이클에서 대응하는 절대 주소가 계산되고 제공된다. 제 1 클록 사이클에서, 멀티플렉서 (224) 는 주소 정보 (예를 들어, 소스 ID) 내의 베이스 주소를 저장 유닛 (230) 에 제공하며, 그것은 그 후 베이스 값을 가산기 (220) 로 제공한다. 가산기 (220) 는 그 후 저장 유닛 (230) 으로부터의 베이스 값과 주소 정보 내의 오프셋을 합산하고, 절대 주소를 래치 (222) 로 제공한다. 제 2 클록 사이클에서, 멀티플렉서 (224) 는 래치 (222) 로부터의 절대 주소를 저장 유닛 (230) 에 제공하고, 그것은 그 후 절대 주소에 의해 지시된 위치의 데이터를 제공한다.
가산기 (220) 는 2 개의 정수 값을 합산하고 정수 결과를 제공할 수 있는 단순 가산기일 수도 있다. 가산기 (220) 는 본 기술분야에서 공지된 임의의 설계 를 사용하여 구현될 수도 있고 통상 ALU 보다 훨씬 덜 복잡하다. 저장 유닛 (230) 은 상이한 고유의 주소가 할당되어 있는 레지스터들의 어레이 또는 뱅크일 수도 있다. 저장 유닛 (230) 은 또한 예를 들어 RAM, 동기식 RAM (SRAM), 동기식 동적 RAM (SDRAM), 플래시 메모리 등과 같은 다른 타입의 기억장치일 수도 있다.
도 2에 도시된 실시형태에서, 상대 어드레싱을 사용한 판독 동작이 2 개의 클록 사이클에서 수행된다. 제 1 클록 사이클에서 절대 주소가 계산되고, 제 2 클록 사이클에서 데이터가 검색된다. 이러한 실시형태는 판독 동작에 대한 총 지연을 분쇄하고 더욱 높은 클록 속도가 저장 구조 (200) 에 사용되는 것을 허용한다. (도 2 에 도시하지 않은) 래치가 주소 정보를 수신하고 그것의 출력을 멀티플렉서 (224) 의 제 2 입력에 제공할 수도 있다. 이러한 래치는 상대 주소의 지연과 매칭하도록 절대 주소를 지연시킨다. 대안적으로, (도 2 에 또한 도시하지 않은) 레지스터가 상대 주소에 대한 출력 데이터를 절대 주소에 대한 출력 데이터와 시간 정렬하기 위해 저장 유닛 (230) 의 출력에 부가될 수도 있다.
또 다른 실시형태에서, 래치 (222) 는 존재하지 않고, 출력 주소 계산 및 데이터 검색이 하나의 클록 사이클에서 수행된다. 또 다른 실시형태에서는, 하나 이상의 래치가 총 지연을 더욱 분쇄하고 훨씬 더 높은 클록 속도를 지원하기 위해 삽입될 수도 있다.
저장 구조 (200) 는 소정의 이점을 제공할 수도 있다. 첫째로, 절대 주소가 주소 정보, 예를 들어 명령에 포함된 소스 ID 에 기초하여 작동 중에 (on the fly) 계산될 수도 있다. 이러한 특징은 명령의 각 쓰레드에 대한 주소 레지스터를 가질 필요를 제거할 수도 있으며, 이것은 멀티-쓰레드 프로세서 (multi-threaded processor) 에 대해 현저한 절약 (saving) 을 제공할 수도 있다. 둘째로, ALU 자원이 절대 주소를 계산하기 위해 소비되지 않는다. 절약된 ALU 자원은 다른 동작을 위해 사용될 수도 있다. 셋째로, 상대 어드레싱을 갖는 명령이 2 개의 명령으로 변환되지 않는다. 이것은 지연을 감소시키고 쓰루풋을 개선할 수도 있다. 저장 구조 (200) 를 사용하는 것으로부터의 다른 이점이 있을 수도 있다.
도 3은 상대 어드레싱을 사용한 판독 및 기록을 효율적으로 지원하는 저장 구조 (300) 의 실시형태의 블록도를 나타낸다. 저장 구조 (300) 는 주소 발생기 (310) 및 저장 유닛 (330) 을 포함한다. 주소 발생기 (310) 는 소스 주소 정보 및 행선지 주소 정보를 수신한다. 소스 주소 정보는 판독 동작을 위한 판독 주소를 나타내고 소스 ID 및 오프셋을 포함할 수도 있다. 소스 ID 는 절대 주소 또는 베이스 주소를 포함할 수도 있다. 행선지 주소 정보는 기록 동작을 위한 기록 주소를 나타내며, 행선지 ID 및 오프셋을 포함할 수도 있다. 행선지 ID 는 절대 주소 또는 베이스 주소를 포함할 수도 있다. 소스 ID 및 행선지 ID 는 명령의 부분일 수도 있거나 다른 소스로부터 올 수도 있다.
주소 발생기 (310) 내에서, 멀티플렉서 (318) 는 2 개의 입력에서 소스 주소 정보 및 행선지 주소 정보를 수신하고 이들 2 개의 입력 중 하나를 가산기 (320) 에 제공한다. 가산기 (320) 는 또한 저장 유닛 (330) 으로부터의 출력을 수신 하며, 2 개의 입력을 합산하고, 결과를 래치 (322) 에 제공한다. 멀티플렉서 (324) 는 3 개의 입력에서 래치 (322) 의 출력, 소스 주소 정보 및 행선지 주소 정보를 수신하고, 3 개의 입력 중 하나를 저장 유닛 (330) 에 제공한다. 멀티플렉서 (326) 는 2 개의 입력에서 래치 (322) 의 출력 및 행선지 주소 정보를 수신하고 2 개의 입력 중 하나를 지연 유닛 (328) 에 제공한다. 지연 유닛 (328) 은 저장 유닛 (330) 으로부터의 오퍼랜드에 대해 동작하는 ALU (도 3 에 도시하지 않음) 의 지연과 매칭하는 지연을 제공한다. 예를 들어, 만일 ALU 가 4 클록 사이클의 지연을 갖는다면, 지연 유닛 (328) 은 4 클록 사이클의 지연을 제공한다. 지연 유닛 (328) 은 저장 유닛 (330) 으로 기록 주소를 제공한다.
판독 주소는 다음과 같이 소스 주소 정보로부터 계산될 수도 있다. 만일 소스 주소 정보가 절대 주소를 포함한다면, 멀티플렉서 (324) 는 저장 유닛 (330) 에 판독 주소로서 절대 주소를 제공한다. 소스 주소 정보가 상대 주소를 포함한다면, 제 1 클록 사이클에서, 멀티플렉서 (318) 는 가산기 (320) 로 소스 주소 정보 내의 오프셋을 제공하고, 멀티플렉서 (324) 는 저장 유닛 (330) 으로 소스 주소 정보 내의 베이스 주소 (예를 들어, 소스 ID) 를 제공하며, 가산기 (320) 는 저장 유닛 (330) 으로부터의 베이스 값과 멀티플렉서 (318) 로부터의 오프셋을 합산하여 절대 주소를 래치 (322) 로 제공한다. 제 2 클록 사이클에서, 멀티플렉서 (324) 는 래치 (322) 로부터의 절대 주소를 판독 주소로서 저장 유닛 (330) 에 제공한다.
기록 주소는 다음과 같이 행선지 주소 정보로부터 계산될 수도 있다. 만 일 행선지 주소 정보가 절대 주소를 포함한다면, 멀티플렉서 (326) 는 저장 유닛 (330) 에 기록 주소로서 절대 주소를 제공한다. 행선지 주소 정보가 상대 주소를 포함한다면, 제 1 클록 사이클에서, 멀티플렉서 (318) 는 가산기 (320) 로 행선지 주소 정보 내의 오프셋을 제공하고, 멀티플렉서 (324) 는 저장 유닛 (330) 으로 행선지 주소 정보 내의 베이스 주소 (예를 들어, 행선지 ID) 를 제공하며, 가산기 (320) 는 저장 유닛 (330) 으로부터의 베이스 값과 멀티플렉서 (318) 로부터의 오프셋을 합산하여 절대 주소를 래치 (322) 로 제공한다. 제 2 클록 사이클에서, 멀티플렉서 (326) 는 래치 (322) 로부터의 절대 주소를 기록 주소로서 저장 유닛 (330) 에 제공한다.
도 4 는 상대 어드레싱을 효율적으로 지원하는 듀얼-포트 저장 구조 (400) 의 실시형태의 블록도를 나타낸다. 저장 구조 (400) 는 주소 발생기 (410) 및 저장 유닛 (430) 을 포함한다. 저장 유닛 (430) 은 하나의 클록 사이클에서 2 개의 위치에 있는 데이터를 제공할 수 있는 2 개의 판독 포트를 갖는다. 주소 발생기 (410) 는 도 2 의 가산기 (220), 래치 (222), 및 멀티플렉서 (224) 와 동일한 방식으로 커플링되어 있는 가산기 (420), 래치 (422), 및 멀티플렉서 (424) 를 포함한다. 주소 발생기 (410) 는 또한 2 개의 판독 포트에 커플링된 2 개의 입력과 가산기 (420) 에 커플링된 출력을 갖는 멀티플렉서 (428) 를 포함한다. 제어기 또는 자원 관리자 (도 4 에 도시하지 않음) 는 실행되고 있는 명령 내의 주소 정보에 기초하여 멀티플렉서 (424 및 428) 에 대한 제어 신호를 발생시킬 수도 있다.
2 개의 판독 포트는 스태거형 방식 (staggered manner) 으로 (예를 들어, 2 개의 명령에 의한) 2 개의 메모리 액세스를 위해 데이터의 검색을 지원한다. 예를 들어, 제 1 명령을 위한 절대 주소는 저장 유닛 (430) 에 멀티플렉서 (424) 를 통해 베이스 주소를 제공하고 포트 0 을 통해 베이스 값을 획득함으로써 제 1 클록 사이클에서 계산될 수도 있다. 제 2 클록 사이클에서, 제 1 명령을 위한 데이터는 저장 유닛 (430) 에 래치 (422) 로부터 절대 주소를 제공하고 포트 0 을 통해 데이터를 획득함으로써 검색될 수도 있다. 또한, 제 2 클록 사이클에서는, 제 2 명령을 위한 절대 주소가 저장 유닛 (430) 에 멀티플렉서 (424) 를 통해 베이스 주소를 제공하고 포트 1 을 통해 베이스 값을 획득함으로써 계산될 수도 있다. 제 3 클록 사이클에서는, 제 2 명령을 위한 데이터가 저장 유닛 (430) 으로 래치 (422) 로부터 절대 주소를 제공하고 포트 1 을 통해 데이터를 획득함으로써 검색될 수도 있다.
또 다른 실시형태에서, 하나의 포트 (예를 들어, 포트 0) 는 상대 주소를 위한 베이스 값을 제공하도록 지정되고, 다른 포트 (예를 들어, 포트 1) 는 데이터를 제공하도록 지정된다. 이러한 실시형태에서, 멀티플렉서 (428) 는 생략될 수도 있고, 저장 유닛 (430) 의 포트 0 은 가산기 (420) 에 직접 커플링될 수도 있다. 크로스바는 래치 (422) 및 멀티플렉서 (424) 의 출력을 저장 유닛 (430) 의 2개의 주소 입력에 커플링할 수도 있다.
2 개의 판독 포트는 클록 사이클 당 하나의 판독 동작을 지원하며, 각각의 판독 동작은 2개의 클록 사이클의 지연을 갖는다. 도 4 에 도시된 실시형태에 서, 단일의 가산기 (420) 가 각각의 클록 사이클에서 절대 주소를 계산할 수 있다. 2 개의 판독 포트는 동시적인 주소 발생 및 데이터 검색을 지원할 수 있다.
저장 유닛 (430) 은 또한 스태거형 방식으로 2 개의 메모리 액세스에 대해 데이터의 기록을 지원하도록 (도 4에 도시되지 않은) 2 개의 기록 포트를 포함할 수도 있다.
여기에 기재된 기술은 상대 어드레싱을 지원하는 다양한 타입의 프로세서에 사용될 수도 있다. 예를 들어, 그 기술은 그래픽 프로세서, 그래픽 프로세싱 유닛 (GPU), 디지털 신호 처리기 (DSP), 감축된 명령 세트 컴퓨터 (RISC), 진보된 RISC 머신 (ARM), 제어기, 마이크로프로세서 등에 사용될 수도 있다. 그래픽 프로세서를 위한 기술의 예시적인 사용이 이하에 설명된다.
도 5는 L 개의 그래픽 애플리케이션/프로그램을 지원하는 그래픽 프로세서 (500) 의 실시형태의 블록도를 나타내며, 일반적으로 L ≥ 1 이다. L 개의 그래픽 애플리케이션은 비디오 게임, 그래픽 등을 위한 것일 수도 있고, 동시적으로 실행될 수도 있다. 그래픽 프로세서 (500) 는 셰이더 코어 (502), 텍스쳐 엔진 (504), 및 캐시 메모리 시스템 (506) 을 포함한다. 용어 "코어", "엔진", "머신", "프로세서" 및 "프로세싱 유닛" 은 종종 상호 교환가능하게 사용된다. 셰이더 코어 (502) 는 라이팅, 쉐도우잉 등을 포함하는 고도로 복잡한 동작인 쉐이딩 등의 그래픽 동작을 수행할 수도 있다. 텍스쳐 엔진 (504) 은 화상의 픽셀의 칼라를 텍스쳐 테이블의 칼라로 변경하는 것을 포함하는 텍스쳐 맵핑 등의 그래픽 동작을 수행할 수도 있다. 캐시 메모리 시스템 (506) 은 셰이더 코어 (502) 및 텍스쳐 엔진 (504) 을 위한 데이터 및 명령을 저장할 수 있는 빠른 기억장치인 하나 이상의 캐시를 포함할 수도 있다.
셰이더 코어 (502) 내에서, 멀티플렉서 (510) 는 L 개의 그래픽 애플리케이션으로부터의 쓰레드 (threads) 를 수신하고, 이들 쓰레드를 쓰레드 스케쥴러/명령 디코더 (512) 에 제공한다. 쓰레드 스케쥴러 (512) 는 쓰레드들의 실행을 스케쥴링 및 관리하는 다양한 기능을 수행한다. 명령 캐시 (516) 는 쓰레드를 위한 명령을 저장한다. 이들 명령은 각각의 쓰레드에 대해 수행될 특정의 동작을 지시하며 캐시 메모리 시스템 (506) 및/또는 메인 메모리로부터 로딩될 수도 있다. ALU 코어 (520) 는 산술 연산, 논리 연산, 포맷 변환 등을 수행한다. 상수 버퍼 (522) 는 ALU 코어 (520) 에 의해 사용되는 상수 값을 저장한다. 로드 제어 유닛 (514) 은 셰이더 코어 (502) 및 텍스쳐 엔진 (504) 내의 다양한 유닛을 위한 데이터 및 명령의 흐름을 제어한다. 레지스터 뱅크 (530) 는 ALU 코어 (520) 및 ALU (544) 로부터의 중간 및 최종 결과를 저장한다. 디멀티플렉서 (Demux) (532) 는 레지스터 뱅크 (530) 로부터 실행된 쓰레드에 대한 최종 결과를 수신하고 그래픽 애플리케이션으로 이들 결과를 제공한다.
텍스쳐 엔진 (504) 내에서, 텍스쳐 주소 발생기 (540) 는 텍스쳐 엔진 (504) 에 의해 동작될 각각의 픽셀의 위치를 계산한다. 텍스쳐 캐시 (542) 는 텍스쳐 엔진 (504) 을 위해 픽셀을 저장한다. ALU (544) 는 픽셀에 대한 계산을 수행하고 중간 결과를 제공하며, 이것은 레지스터 뱅크 (530) 에 다시 저장될 수도 있다.
도 6은 도 5 내의 셰이더 코어 (502) 내의 ALU 코어 (520) 및 레지스터 뱅크 (530) 의 실시형태를 나타낸다. 이러한 실시형태에서, ALU 코어 (520) 는 4 개의 스칼라 ALU (620a, 620b, 620c 및 620d) 를 포함한다. 각각의 ALU (620) 는 데이터 크로스바 (640) 로부터 3 개까지의 입력 오퍼랜드를 수신하고, 입력 오퍼랜드에 대해 산술 또는 논리 연산을 수행하고, 다시 데이터 크로스바 (640) 로 그 결과를 제공한다.
도 6 에 도시된 실시형태에서, 레지스터 뱅크 (530) 는 이하에 설명되는 그래픽 데이터를 저장할 수도 있는 4 개의 레지스터 뱅크 (630a, 630b, 630c 및 630d) 를 포함한다. 3 개의 주소 발생기 (610a, 610b 및 610c) 는 3 개의 오퍼랜드를 위한 소스 주소 정보를 수신하고 이들 오퍼랜드를 위한 판독 주소를 발생시킨다. 주소 발생기 (610d) 는 행선지 주소 정보를 수신하고 결과에 대한 기록 주소를 발생시킨다. 쓰레드 스케쥴러 (512) 내의 명령 디코더는 각각의 주소 발생기 (610) 로 주소 정보를 제공할 수도 있다. 각각의 주소 발생기 (610) 는 도 2 의 주소 발생기 (200) 또는 도 4 의 주소 발생기 (400) 로써 구현될 수도 있다. 주소 크로스바 (612) 는 적당한 레지스터 뱅크 (630) 및 상수 버퍼 (522) 로 3 개의 판독 주소 및 기록 주소를 제공한다.
각각의 레지스터 뱅크 (630) 는 3 개의 주소 발생기 (610a 내지 610c) 중 하나로부터 판독 주소를 수신하고, 판독 동작을 위해, 판독 주소에 의해 지시된 위치의 데이터를 데이터 크로스바 (640) 로 제공한다. 각각의 레지스터 뱅크 (630) 는 또한 주소 발생기 (610d) 로부터 기록 주소를 수신하고, 기록 동작을 위해, 데 이터 크로스바 (640) 로부터의 데이터를 기록 주소에 의해 지시된 위치에 저장할 수도 있다.
실시형태에서, 모든 4 개의 레지스터 뱅크 (630a 내지 630d) 는 동시에 액세스 (판독 및/또는 기록) 될 수도 있다. 일반적으로, 각각의 레지스터 뱅크 (630) 는 임의의 수의 판독 포트 및 임의의 수의 기록 포트를 포함할 수도 있다. 실시형태에서, 각각 레지스터 뱅크 (630) 는 2 개의 판독 포트 및 2 개의 기록 포트를 포함한다. 2 개의 판독 포트는 스태거형 방식으로 2 개의 판독 동작을 위한 데이터의 검색을 허용한다. 2 개의 기록 포트는 스태거형 방식으로 2 개의 기록 동작을 위한 데이터의 기록을 허용한다.
데이터 크로스바 (640) 는 레지스터 뱅크 (630a 내지 630d) 및 상수 버퍼 (522) 로부터 데이터를 수신하고 각각의 ALU (620) 로 3 개까지의 오퍼랜드를 제공한다. 일반적으로, 각각의 ALU (620) 에 대한 입력 오퍼랜드는 상수 버퍼 (522) 및/또는 4 개의 레지스터 뱅크 (630a 내지 630d) 중 임의의 것으로부터 올 수도 있다. 각각의 ALU (620) 로부터의 결과는 또한 4 개의 레지스터 뱅크 (630a 내지 630d) 중 임의의 것에 저장될 수도 있다.
레지스터 뱅크 (530) 는 셰이더 코어 (502) 및/또는 텍스쳐 엔진 (504) 에 의해 동작될 픽셀에 대한 데이터를 저장할 수도 있다. 2-차원 (2-D) 또는 3-차원 (3-D) 화상은 다각형 (통상적으로는 삼각형) 을 사용하여 표현될 수도 있다. 각각의 삼각형은 픽셀들로 구성될 수도 있다. 각각의 픽셀은 공간 좌표, 칼라 값, 텍스쳐 좌표 등과 같은 다양한 속성을 가질 수도 있다. 각각의 속성은 4 개까지의 성분을 가질 수도 있다. 예를 들어, 공간 좌표는 3 개의 성분 (x, y 및 z) 또는 4 개의 성분 (x, y, z 및 w) 중 어느 하나에 의해 주어질 수도 있으며, 여기서 x 및 y 는 수평 및 수직 좌표이고, z 는 깊이고, w 는 동차 좌표 (homogeneous coordinate) 이다. 칼라 값은 3 개의 성분 (r, g 및 b) 또는 4 개의 성분 (r, g, b 및 a) 에 의해 주어질 수 있으며, 여기서 r 은 적색이고, g 는 녹색이며, b 는 청색이고, a 는 픽셀의 투명도를 결정하는 투명도 팩터이다. 텍스쳐 좌표는 통상 수평 및 수직 좌표 (u 및 v) 에 의해 주어진다. 픽셀은 또한 다른 속성들과 연관될 수도 있다.
도 7은 도 6 의 레지스터 뱅크 (630a 내지 630d) 에 픽셀에 대한 그래픽 데이터를 저장하는 실시형태를 나타낸다. 이러한 실시형태에서, 각각의 레지스터 뱅크 (630) 는 상이한 성분의 공간 좌표, 상이한 성분의 칼라 값, 및 하나의 성분의 텍스쳐 좌표를 저장한다. 특히, 레지스터 뱅크 (630a) 는 수평 (x) 공간 좌표, 적색 (r) 칼라 값, 및 수평 (u) 텍스쳐 좌표를 저장한다. 레지스터 뱅크 (630b) 는 수직 (y) 공간 좌표, 녹색 (g) 칼라 값, 및 수직 (v) 텍스쳐 좌표를 저장한다. 레지스터 뱅크 (630c) 는 깊이 (z) 공간 좌표, 청색 (b) 칼라 값, 및 수평 (u) 텍스쳐 좌표를 저장한다. 레지스터 뱅크 (630d) 는 동차 (w) 공간 좌표, 투명도 (a) 칼라 값 및 수직 (v) 텍스쳐 좌표를 저장한다. 이러한 실시형태는 ALU (620a 내지 620d) 를 위한 데이터의 효율적인 검색 및 ALU 로부터의 결과의 효율적인 저장을 허용할 수도 있다. 일반적으로, 픽셀을 대한 데이터는 임의의 방식으로 저장될 수도 있으며, 예를 들어 각각의 레지스터 뱅크는 픽셀에 대 한 속성의 모든 성분을 저장할 수도 있다.
실행될 각각의 쓰레드는 4 개의 레지스터 뱅크 (630a 내지 630d) 내의 충분한 수의 레지스터에 할당될 수도 있다. 도 7 에 도시된 예에서, 각각의 쓰레드는 P0, P1, P2 및 P3 로서 표시되는 4 개의 픽셀용 데이터를 포함한다. 쓰레드 0 의 경우, 4 개의 픽셀에 대한 수평 공간 좌표 (P0.X, P1.X, P2.X 및 P3.X) 는 레지스터 뱅크 (630a) 의 레지스터 0 에 저장되고, 4 개의 픽셀에 대한 적색 칼라 값 (P0.R, P1.R, P2.R 및 P3.R) 은 레지스터 뱅크 (630a) 의 레지스터 1 에 저장되고, 4 개의 픽셀에 대한 수평 텍스쳐 좌표 (P0.u0, P1.u0, P2.u0 및 P3.u0) 는 레지스터 뱅크 (630a) 의 레지스터 2 에 저장되며, 4 개의 픽셀에 대한 수평 텍스쳐 좌표 (P0.u2, P1.u2, P2.u2 및 P3.u2) 는 레지스터 뱅크 (630a) 의 레지스터 3 에 저장된다. u0 와 v0, u1 과 v1, u2 와 v2, 및 u3 과 v3 은 텍스쳐링에 사용될 수도 있는 4 개의 텍스쳐 맵을 위한 텍스쳐 좌표이다. 쓰레드 0 에 대한 4 개의 픽셀의 다른 성분은 도 7에 도시된 바와 같이 레지스터 뱅크 (630b, 630c 및 630d) 의 레지스터 0 내지 레지스터 3에 저장된다. 쓰레드 (1, 2 및 3) 에 대한 픽셀의 성분은 또한 도 7에 도시된 바와 같이 4 개의 레지스터 뱅크 (630a 내지 630d) 에 저장된다.
도 8은 도 6 의 데이터 크로스바 (640) 의 실시형태를 나타낸다. 이러한 실시형태에서, 데이터 크로스바 (640) 는 각각 4 개의 ALU (620a 내지 620d) 에 대한 4 개의 멀티플렉서 세트 (840a 내지 840d) 를 포함한다. 멀티플렉서 세트 (840a) 는 ALU (620a) 에 대한 3 개의 입력 오퍼랜드를 위한 3 개의 멀티플렉서 (842a, 842b 및 842c) 를 포함한다. 각각의 멀티플렉서 (842) 는 6 개의 입력에서 레지스터 뱅크 (630a 내지 630d) 로부터의 데이터, 상수 버퍼 (522) 로부터의 데이터, 및 ALU (620a) 로부터의 결과를 수신한다. 각각의 멀티플렉서 (842) 는 6 개의 입력 중 하나를 ALU (620a) 에 대한 하나의 입력 오퍼랜드로서 제공한다. 도 8에 도시된 바와 같이, 각각의 레지스터 뱅크 (630) 는 ALU (620a) 에 대한 3 개의 입력 오퍼랜드 중 임의의 하나를 제공할 수도 있다. 멀티플렉서 세트 (840b, 840c 및 840d) 는 각각 멀티플렉서 세트 (840a) 와 동일한 방식으로 구현될 수도 있다. 멀티플렉서 세트 (840a 내지 840d) 는 실행되는 명령에 의해 결정될 수도 있는 상이한 제어 신호를 수신할 수도 있다.
일반적으로, 명령은 벡터-기반 또는 픽셀-기반일 수도 있고, ALU 도 또한 벡터-기반 또는 픽셀-기반일 수 있다. 벡터-기판은 한번에 하나의 픽셀의 4 개까지의 성분의 병렬 액세스 또는 처리를 지칭한다. 픽셀-기반은 한번에 4 개까지의 픽셀에 대한 하나의 성분의 병렬 액세스 또는 처리를 지칭한다. 실시형태에서, 명령은 벡터-기반이고, ALU 는 픽셀-기반이다. 벡터-기판 명령은 무효의 픽셀에 대한 계산의 생략을 허용한다. 픽셀-기판 ALU 는 관심 대상인 성분만의 계산을 허용한다. 예를 들어, 2 개의 공간 성분 x 및 y 를 합하기 위해, 4 개의 ALU 가 동일한 클록 사이클에서 4 개의 픽셀에 대한 이러한 계산을 효율적으로 수행할 수도 있다. 따라서, 벡터-기판 명령 및 픽셀-기반 ALU 는 전체 성능을 개선할 수도 있다.
도 6 내지 도 8 에 도시된 실시형태는 4 개의 레지스터 뱅크 (630a 내지 630d) 로부터 데이터의 효율적인 검색과 4 개의 ALU (620a 내지 620d) 에 의한 검색된 데이터에 대한 효율적인 연산을 지원한다. 예로서, 4 개의 픽셀에 대한 2 개의 공간 성분 x 및 y 가 합산될 수도 있다. 주소 발생기 (610a 및 610b) 는 레지스터 뱅크 (630a 및 630b) 에 대해 판독 주소를 발생시킬 수도 있고, 주소 발생기 (610d) 는 결과에 대한 기록 주소를 발생시킬 수도 있다. 하나의 판독 사이클에서, 레지스터 뱅크 (630a) 는 4 개의 화소에 대한 x 공간 성분을 제공하고, 레지스터 뱅크 (630b) 는 4 개의 화소에 대한 y 공간 성분을 제공한다. 데이터 크로스바 (640) 는 각각 ALU (620a, 620b, 620c 및 620d) 로 제 1, 제 2, 제 3 및 제 4 화소에 대한 x 및 y 성분을 제공한다. 각각의 ALU (620) 는 하나의 화소에 대한 x 및 y 성분에 대해 동작한다. 데이터 크로스바 (640) 는 그 후 주소 발생기 (610d) 에 의해 계산된 기록 주소에 결과를 저장하는 지정된 레지스터 뱅크로 4 개의 ALU (620a 내지 620d) 로부터의 결과를 제공한다. ALU (620) 에 의해 액세스되지 않는 레지스터 뱅크는 그래픽 프로세서 (500) 내의 다른 유닛 (예를 들어, 로드 제어 유닛 (514)) 에 의해 액세스될 수도 있다.
여기에 기재된 기술은 무선 통신, 컴퓨팅, 네트워킹, 개인 전자장치 등에 사용될 수도 있다. 무선 통신을 위한 기술의 예시적인 사용이 이하에 설명된다.
도 9는 무선 통신 시스템 내의 무선 디바이스 (900) 의 실시형태의 블록도를 나타낸다. 무선 디바이스 (900) 는 셀룰러 폰, 단말기, 핸드셋, 개인 휴대정보단말 (PDA), 또는 몇몇 다른 디바이스일 수도 있다. 무선 통신 시스템은 코드분할 다중접속 (CDMA) 시스템, GSM (Global System for Mobile Communications) 시 스템, 또는 몇몇 다른 시스템일 수도 있다.
무선 디바이스 (900) 는 수신 경로 및 송신 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로 상에서, 기지국에 의해 송신된 신호는 안테나 (912) 에 의해 수신되고 수신기 (RCVR) (914) 에 제공된다. 수신기 (914) 는 수신된 신호를 컨디셔닝 및 디지털화하고 또 다른 처리를 위해 샘플을 디지털 섹션 (920) 에 제공한다. 송신 경로 상에서, 송신기 (TMTR) (916) 는 디지털 섹션 (920) 으로부터 송신된 데이터를 수신하고, 그 데이터를 처리 및 컨디셔닝하고, 안테나 (912) 를 통해 기지국으로 송신되는 변조된 신호를 발생시킨다.
디지털 섹션 (920) 은 예를 들어 모뎀 프로세서 (922), 비디오 프로세서 (924), 제어기/프로세서 (926), 디스플레이 프로세서 (928), ARM/DSP (932), 그래픽 프로세서 (934), 내부 메모리 (936), 및 외부 버스 인터페이스 (EBI) (938) 등의 다양한 프로세서, 인터페이스 및 메모리 유닛을 포함한다. 모뎀 프로세서 (922) 는 데이터 송신 및 수신을 위한 처리 (예를 들어, 인코딩, 변조, 복조 및 디코딩) 를 수행한다. 비디오 프로세서 (924) 는 캠코더, 비디오 플레이백, 및 화상 회의 등의 비디오 애플리케이션을 위한 비디오 콘텐츠 (예를 들어, 정지 화상, 동화상 및 이동 텍스트) 에 관한 처리를 수행한다. 제어기/프로세서 (926) 는 다양한 처리의 동작을 지시하고 디지털 섹션 (920) 내의 유닛들을 인터페이싱할 수도 있다. 디스플레이 프로세서 (928) 는 디스플레이 유닛 (930) 상에 비디오, 그래픽, 및 텍스트의 디스플레이를 용이하게 하는 처리를 수행한다. ARM/DSP (932) 는 무선 디바이스 (900) 를 위한 다양한 타입의 처리를 수행할 수도 있다. 그래픽 프로세서 (934) 는 그래픽 처리를 수행하며, 도 5에 도시된 바와 같이 구현될 수도 있다. 여기에 기재된 기술은 디지털 섹션 (920) 내의 임의의 프로세서, 예를 들어 그래픽 프로세서 (934) 에 사용될 수도 있다. 내부 메모리 (936) 는 디지털 섹션 (920) 내의 다양한 유닛에 대한 데이터 및/또는 명령을 저장한다. EBI (938) 는 디지털 섹션 (920) (예를 들어, 내부 메모리 (936)) 과 메인 메모리 (940) 간의 데이터의 전송을 용이하게 한다.
디지털 섹션 (920) 은 하나 이상의 DSP, 마이크로프로세서, RISC 등을 사용하여 구현될 수도 있다. 디지털 섹션 (920) 은 또한 하나 이상의 주문형 반도체 (ASIC) 또는 몇몇 다른 타입의 집적 회로 (IC) 상에 제조될 수도 있다.
여기에 기재된 기술은 다양한 하드웨어 유닛에서 구현될 수도 있다. 예를 들어, 그 기술은 ASIC, DSP, RISC, ARM, 디지털 신호 처리 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로제어기, 마이크로프로세서, 및 다른 전자 유닛에서 구현될 수도 있다.
개시된 실시형태에 대한 이전의 설명은 당업자로 하여금 본 개시를 실시 또는 사용하는 것을 가능하게 하도록 제공된다. 이들 실시형태에 대한 다양한 변경이 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 일반 원리는 본 개시의 사상 및 범위로부터 이탈하지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 개시는 여기에 도시된 실시형태에 제한되는 것으로 의도되지 않으며, 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위와 일치한다.

Claims (28)

  1. 베이스 주소 및 오프셋으로 구성된 상대 주소를 수신하고, 상기 베이스 주소에 대한 베이스 값을 획득하며, 상기 베이스 값과 상기 오프셋을 합산하고, 상기 상대 주소에 대응하는 절대 주소를 제공하도록 동작하는 주소 발생기; 및
    상기 절대 주소 또는 상기 베이스 주소를 수신하고, 상기 베이스 주소를 수신하는 것에 응답하여 상기 주소 발생기로 상기 베이스 값을 제공하도록 동작하는 저장 유닛을 포함하고,
    상기 주소 발생기는 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는 멀티플렉서를 포함하는, 프로세서.
  2. 제 1 항에 있어서,
    상기 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 상기 절대 주소를 도출하고,
    상기 저장 유닛은 상기 메모리 액세스의 제 2 클록 사이클에서 상기 절대 주소에서 액세스되는, 프로세서.
  3. 제 1 항에 있어서,
    상기 주소 발생기는 상기 베이스 값과 상기 오프셋을 합산하도록 동작하는 가산기를 포함하는, 프로세서.
  4. 제 3 항에 있어서,
    상기 주소 발생기는 상기 가산기에 커플링되어, 상기 가산기의 출력을 저장하고 상기 절대 주소를 제공하도록 동작하는 래치를 더 포함하는, 프로세서.
  5. 제 4 항에 있어서,
    상기 멀티플렉서는 래치에 커플링되어, 상기 래치로부터의 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는, 프로세서.
  6. 제 5 항에 있어서,
    상기 멀티플렉서는 메모리 액세스의 제 1 클록 사이클에서 상기 저장 유닛에 상기 베이스 주소를 제공하고, 상기 메모리 액세스의 제 2 클록 사이클에서 상기 저장 유닛에 상기 절대 주소를 제공하도록 동작하는, 프로세서.
  7. 제 4 항에 있어서,
    상기 멀티플렉서는 상기 주소 발생기의 제 2 멀티플렉서이고,
    상기 주소 발생기는,
    소스 주소 정보 및 행선지 주소 정보를 수신하고, 상기 가산기로 상기 오프셋을 제공하도록 동작하는 제 1 멀티플렉서를 더 포함하고,
    상기 제 2 멀티플렉서는 상기 소스 주소 정보 및 상기 래치로부터의 출력을 수신하고, 판독 동작의 제 1 클록 사이클에서 상기 소스 주소 정보로부터 상기 베이스 주소를 제공하고, 상기 판독 동작의 제 2 클록 사이클에서 상기 래치의 상기 출력을 제공하도록 동작하는, 프로세서.
  8. 제 7 항에 있어서,
    상기 주소 발생기는,
    상기 행선지 주소 정보 및 상기 래치의 상기 출력을 수신하고, 기록 동작에 대해 상기 절대 주소를 제공하도록 동작하는 제 3 멀티플렉서를 더 포함하는, 프로세서.
  9. 제 8 항에 있어서,
    상기 주소 발생기는,
    상기 제 3 멀티플렉서의 출력을 수신하고 상기 기록 동작에 대해 기록 주소를 제공하도록 동작하는 지연 유닛을 더 포함하는, 프로세서.
  10. 제 3 항에 있어서,
    상기 저장 유닛은 제 1 및 제 2 포트를 포함하고,
    상기 주소 발생기는 상기 제 1 포트 또는 상기 제 2 포트로부터 베이스 값을 수신하도록 동작하는, 프로세서.
  11. 제 1 항에 있어서,
    상기 저장 유닛은 레지스터의 뱅크인, 프로세서.
  12. 제 1 항에 있어서,
    상기 저장 유닛은 랜덤 액세스 메모리 (RAM), 동기식 RAM (SRAM), 또는 동기식 동적 RAM (SDRAM) 인, 프로세서.
  13. 베이스 주소 및 오프셋으로 구성된 상대 주소를 수신하고, 상기 베이스 주소에 대한 베이스 값을 획득하며, 상기 베이스 값과 상기 오프셋을 합산하고, 상기 상대 주소에 대응하는 절대 주소를 제공하도록 동작하는 주소 발생기; 및
    상기 절대 주소 또는 상기 베이스 주소를 수신하고, 상기 베이스 주소를 수신하는 것에 응답하여 상기 주소 발생기로 상기 베이스 값을 제공하도록 동작하는 저장 유닛을 포함하고,
    상기 주소 발생기는 상기 절대 주소 또는 상기 베이스 주소를 상기 저장 유닛에 제공하도록 동작하는 멀티플렉서를 포함하는, 집적 회로.
  14. 제 13 항에 있어서,
    상기 주소 발생기는 메모리 액세스의 제 1 클록 사이클에서 상기 절대 주소를 도출하고,
    상기 저장 유닛은 상기 메모리 액세스의 제 2 클록 사이클에서 상기 절대 주소에서 액세스되는, 집적 회로.
  15. 제 13 항에 있어서,
    상기 주소 발생기는,
    상기 베이스 값과 상기 오프셋을 합산하도록 동작하는 가산기, 및
    상기 가산기에 커플링되어 상기 가산기의 출력을 저장하고 상기 절대 주소를 제공하도록 동작하는 래치를 포함하는, 집적 회로.
  16. 제 15 항에 있어서,
    상기 멀티플렉서는 상기 래치에 커플링되어, 메모리 액세스의 제 1 클록 사이클에서는 상기 저장 유닛으로 상기 베이스 주소를 제공하고, 상기 메모리 액세스의 제 2 클록 사이클에서는 상기 저장 유닛으로 상기 절대 주소를 제공하도록 동작하는, 집적 회로.
  17. 상대 주소를 수신하고 절대 주소를 제공하도록 동작하는 복수의 주소 발생기;
    상기 복수의 주소 발생기에 커플링되어, 상기 절대 주소를 수신하고 상기 절대 주소의 데이터를 제공하도록 동작하는 복수의 레지스터 뱅크; 및
    상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는 크로스바를 포함하는, 프로세서.
  18. 제 17 항에 있어서,
    상기 복수의 주소 발생기는,
    적어도 2 개의 오퍼랜드에 대해 적어도 2 개의 절대 주소를 제공하도록 동작 하는 적어도 2 개의 주소 발생기, 및
    결과에 대해 절대 주소를 제공하도록 동작하는 주소 발생기를 포함하는, 프로세서.
  19. 제 17 항에 있어서,
    상기 복수의 레지스터 뱅크는 베이스 주소를 수신하고 베이스 값을 제공하도록 동작하며,
    상기 복수의 주소 발생기는 상기 절대 주소를 획득하기 위해 상기 베이스 값과 상기 상대 주소에 대한 오프셋을 합산하도록 동작하는, 프로세서.
  20. 삭제
  21. 제 17 항에 있어서,
    상기 복수의 레지스터 뱅크로부터의 데이터에 대해 연산하도록 구성된 복수의 산술 논리 유닛 (ALU) 을 더 포함하는, 프로세서.
  22. 제 21 항에 있어서,
    상기 복수의 ALU 는 복수의 화소에 대한 데이터에 대해 동시적으로 연산하도 록 구성된, 프로세서.
  23. 제 21 항에 있어서,
    상기 복수의 레지스터 뱅크로부터의 데이터를 상기 복수의 ALU 로 제공하도록 동작하는 크로스바를 더 포함하는, 프로세서.
  24. 제 17 항에 있어서,
    각각의 레지스터 뱅크는 적어도 2 개의 판독 포트를 포함하며, 하나의 판독 포트는 하나의 메모리 액세스에 대해 베이스 값을 제공하도록 동작하고, 또 다른 판독 포트는 또 다른 메모리 액세스에 대해 데이터를 제공하도록 동작하는, 프로세서.
  25. 제 17 항에 있어서,
    상기 복수의 레지스터 뱅크는 화소에 대한 일 속성의 4 가지 성분을 저장하도록 동작하는 4 개의 레지스터 뱅크를 포함하고, 각각의 레지스터 뱅크는 상기 4 가지 성분 중 상이한 성분을 저장하는, 프로세서.
  26. 상대 주소를 수신하고 절대 주소를 제공하도록 동작하는 복수의 주소 발생기;
    상기 복수의 주소 발생기에 커플링되어 상기 절대 주소를 수신하고 상기 절대 주소의 그래픽 데이터를 제공하도록 동작하는 복수의 레지스터 뱅크;
    상기 복수의 레지스터 뱅크로부터의 상기 그래픽 데이터에 대해 연산하도록 구성된 복수의 산술 논리 유닛 (ALU); 및
    상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는 크로스바를 포함하는, 그래픽 프로세서.
  27. 제 26 항에 있어서,
    상기 복수의 주소 발생기는,
    상기 복수의 ALU 의 적어도 2 개의 오퍼랜드에 대해 적어도 2 개의 절대 주소를 제공하도록 동작하는 적어도 2 개의 주소 발생기, 및
    상기 복수의 ALU 로부터의 결과에 대해 절대 주소를 제공하도록 동작하는 주소 발생기를 포함하는, 그래픽 프로세서.
  28. 복수의 주소 발생기, 복수의 레지스터 뱅크 및 크로스바를 포함하는 그래픽 프로세서로서, 상기 복수의 주소 발생기는 상대 주소를 수신하고 절대 주소를 제공하도록 동작하며, 상기 복수의 레지스터 뱅크는 상기 절대 주소를 수신하고 상기 절대 주소의 그래픽 데이터를 제공하도록 동작하고, 상기 크로스바는 상기 복수의 주소 발생기의 출력을 상기 복수의 레지스터 뱅크에 커플링하도록 동작하는, 상기 그래픽 프로세서; 및
    상기 그래픽 프로세서에 커플링된 메모리를 포함하는, 무선 디바이스.
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