JP5435253B2 - グラフィックスプロセッサユニットパイプラインにおける条件付き実行ビット - Google Patents
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Description
Claims (7)
- 命令に応じて算術演算を実行するため動作可能である複数台の算術論理ユニット(ALU)を備えるグラフィックスプロセッサユニットパイプラインであって、
前記命令がピクセルデータを含む複数組のオペランドの組に適用され、前記複数組のオペランドの組中のオペランドの各組が複数個のピクセルのうちの1個ずつのピクセルおよび1個ずつの条件付き実行ビットと関連付けられ、
前記複数個のピクセルが一のピクセルを含み、該ピクセルが該ピクセルのためのピクセルデータの複数のサブセットを含み、
前記ピクセルのためのピクセルデータのあるサブセットと関連付けられた第1の条件付き実行ビットと、前記ピクセルのためのピクセルデータの別のサブセットと関連付けられた第2の条件付き実行ビットと、が異なる値を保有しており、
前記複数個のピクセルの一のピクセルのピクセルデータのサブセットは、当該グラフィックスプロセッサユニットパイプラインにおいて、前記複数個のピクセルの他のピクセルのピクセルデータのサブセットとインターリーブされ、
前記各条件付き実行ビットは、前記インターリーブされた対応するピクセルデータのサブセット当たりに割り当てられた1ビットであり、前記インターリーブされた対応するピクセルデータのサブセットを含むピクセルパケットに含まれており、
前記複数組のオペランドの組中の第1のオペランドの組と関連付けられた条件付き実行ビットの値が、前記第1のオペランドの組中の前記ピクセルデータのサブセットが前記ALUによってどのように処理されるかを決定する、グラフィックスプロセッサユニットパイプライン。 - グラフィックスプロセッサユニットにおけるグラフィックスパイプラインであって、
データフェッチステージと、
前記データフェッチステージに連結された複数台の算術論理ユニット(ALU)と、
を備え、
連続したクロックサイクル中で第1の命令が前記ALUのための第1のオペランドおよび前記ALUのための第2のオペランドを特定し、
前記第1のオペランドが第1のピクセルおよび第1の条件付き実行ビットと関連付けられ、前記第2のオペランドが第2のピクセルおよび第2の条件付き実行ビットと関連付けられ、
前記第1のピクセルが、前記第1のピクセルのためのピクセルデータの複数のサブセットを含み、
前記第2のピクセルが、前記第2のピクセルのためのピクセルデータの複数のサブセットを含み、
前記第1のピクセルのためのピクセルデータのあるサブセットと関連付けられた条件付き実行ビットと、前記第1のピクセルのためのピクセルデータの別のサブセットと関連付けられた条件付き実行ビットと、が異なる値を保有しており、
前記第1の条件付き実行ビットの値が前記第1のオペランドが前記ALUによって演算されるかどうかを決定し、
前記第2の条件付き実行ビットの値が前記第2のオペランドが前記ALUによって演算されるかどうかを決定し、
前記第1のピクセルのピクセルデータのサブセットが当該グラフィックスパイプラインにおいて前記第2のピクセルのピクセルデータのサブセットとインターリーブされ、
前記第1及び第2の条件付き実行ビットの各々は、前記インターリーブされた対応するピクセルデータのサブセット当たりに割り当てられた1ビットであり、前記インターリーブされた対応するピクセルデータのサブセットを含むピクセルパケットに含まれている、
グラフィックスパイプライン。 - 前記ALUが複数個のフリップフロップを備え、
前記第1の条件付き実行ビットの前記値が前記第1のオペランドが前記ALUによってラッチされるかどうかを決定し、
前記第2の条件付き実行ビットの前記値が前記第2のオペランドが前記ALUによってラッチされるかどうかを決定する、
請求項2に記載のグラフィックスパイプライン。 - 前記フリップフロップがゲート化されたクロックを備え、
前記ゲート化されたクロックが前記第1の条件付き実行ビットおよび前記第2の条件付き実行ビットによって順番に制御される、
請求項3に記載のグラフィックスパイプライン。 - 前記第1の条件付き実行ビットの前記値が前記第1の命令より時間的に先行した第2の命令に応じて実行された演算の結果に応じてセットされる、請求項2に記載のグラフィックスパイプライン。
- 前記複数台のALUに結合された複数のバッファを更に備え、複数のバッファは、前記複数台のALUによって演算されているピクセルデータを格納する第1のバッファと、前記複数台のALUによって既に演算されたピクセルデータを格納する第2のバッファと、前記複数台のALUによって演算されるべきピクセルデータを格納する第3のバッファと、を備える、請求項1に記載のグラフィックスプロセッサユニットパイプライン。
- 前記複数台のALUに結合された複数のバッファを更に備え、複数のバッファは、前記複数台のALUによって演算されているピクセルデータを格納する第1のバッファと、前記複数台のALUによって既に演算されたピクセルデータを格納する第2のバッファと、前記複数台のALUによって演算されるべきピクセルデータを格納する第3のバッファと、を備える、請求項2〜5のいずれか一項に記載のグラフィックスパイプライン。
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