JP2006195990A - 半導体ディスク制御装置 - Google Patents
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Abstract
【解決手段】第1のポートと、複数のチャネルを有する第2のポートと、CPUバスに連結された中央処理装置と、第2のポートから第1のポートへ又は第1のポートから第2のポートへ伝送されるデータを臨時貯蔵するように構成されたバッファメモリと、CPUバスに連結され、中央処理装置の制御に応じてバッファメモリの読み取り及び書き込み動作を制御するように構成されたバッファ制御/仲裁ブロックと、第1のポートとバッファ制御/仲裁ブロックとの間に連結され、CPUバスを使用せずにバッファメモリに貯蔵される/から読み取られたデータを伝送するように構成された第1のデータ伝送ブロックと、第2のポートとバッファ制御/仲裁ブロックとの間に連結され、CPUバスを使用せずにバッファメモリに貯蔵される/から読み取られたデータを伝送するように構成された第2のデータ伝送ブロックと、を含む。
【選択図】図1
Description
1100:SATAインターフェース
1200:マルチプレクサ
1300:ホストインターフェース制御ブロック
1400:CPU
1600:バッファ制御/仲裁ブロック
1700:バッファメモリ
1800:フラッシュインターフェース制御ブロック
1900_i:ECCブロック
Claims (30)
- 第1のポートと、
複数のチャネルを有する第2のポートと、
CPUバスに連結された中央処理装置と、
前記第2のポートから前記第1のポートへ又は前記第1のポートから前記第2のポートへ伝送されるデータを臨時貯蔵するように構成されたバッファメモリと、
前記CPUバスに連結され、前記中央処理装置の制御に応じて前記バッファメモリの読み取り及び書き込み動作を制御するように構成されたバッファ制御/仲裁ブロックと、
前記第1のポートと前記バッファ制御/仲裁ブロックとの間に連結され、前記CPUバスを使用せずに前記バッファメモリに貯蔵される/から読み取られたデータを伝送するように構成された第1のデータ伝送ブロックと、
前記第2のポートと前記バッファ制御/仲裁ブロックとの間に連結され、前記CPUバスを使用せずに前記バッファメモリに貯蔵される/から読み取られたデータを伝送するように構成された第2のデータ伝送ブロックと、
を含むことを特徴とする半導体ディスク制御装置。 - 前記第1のデータの伝送ブロックは、
前記CPUバスに連結され、前記中央処理装置の制御に応じて前記第1のポートを通じて外部ホストとインターフェースするように構成されたホストインターフェース制御ブロックと、
前記ホストインターフェース制御ブロックと前記バッファ制御/仲裁ブロックとの間にデータの伝送経路を提供するように構成された第1のFIFOと、
を含むことを特徴とする請求項1に記載の半導体ディスク制御装置。 - 前記第1のポートは、
直列ATAインターフェース方式の外部ホストと連結される第1のチャネルと、
並列ATAインターフェース方式の外部ホストと連結される第2のチャネルと、
前記第1のチャネルを通じて入力される/出力されるデータを直列ATAフォーマットに/並列ATAフォーマットに変換する変換ブロックと、
前記第2のチャネルを通じて入力されたデータ又は前記変換ブロックから出力されたデータを選択的に前記ホストインターフェース制御ブロックにそして前記ホストインターフェース制御ブロックから出力されたデータを選択的に前記第2のチャネル又は前記変換ブロックに伝達するマルチプレクサと、
を含むことを特徴とする請求項2に記載の半導体ディスク制御装置。 - 前記第1のポートは、前記第1のチャネルを通じて入力されたデータが前記ホストインターフェース制御ブロックに直接伝送されるようにそして前記ホストインターフェースブロックから出力されたデータが前記第1のチャネルを通じて前記直列ATAインターフェース方式の外部ホストに直接伝送されるように構成されること
を特徴とする請求項3に記載の半導体ディスク制御装置。 - 前記第2のデータ伝送ブロックは、
前記CPUバスに連結され、前記中央処理装置の制御に応じて前記第2のポートを通じて半導体メモリとインターフェースするように構成されたメモリインターフェース制御ブロックと、
前記第2のポートのチャネルにそれぞれ対応し、前記メモリインターフェース制御ブロックと前記バッファ制御/仲裁ブロックとの間にデータ伝送経路を提供するように構成された複数の第2のFIFOと、
を含むことを特徴とする請求項2に記載の半導体ディスク制御装置。 - 前記第2のFIFOにそれぞれ連結され、対応する第2のFIFOを通じて伝送されるデータのエラーを検出するようにそして前記半導体メモリに伝送されるデータのエラー訂正コードを生成するように構成された複数のエラー訂正コードブロックをさらに含むこと
を特徴とする請求項5に記載の半導体ディスク制御装置。 - 前記エラー訂正コードブロックのそれぞれは、対応するFIFOを通じて伝達されるデータからエラーが検出されるとき前記中央処理装置の介入なしで前記エラーデータを訂正するように構成されること
を特徴とする請求項6に記載の半導体ディスク制御装置。 - 前記第2のポートのチャネルのそれぞれには、複数の不揮発性メモリが連結されること
を特徴とする請求項1に記載の半導体ディスク制御装置。 - 前記各チャネルに連結された不揮発性メモリは、同一なタイプの不揮発性メモリから構成されること
を特徴とする請求項8に記載の半導体ディスク制御装置。 - 前記各チャネルには、同一なタイプの不揮発性メモリが連結されること
を特徴とする請求項9に記載の半導体ディスク制御装置。 - 前記各チャネルには、異なるタイプの不揮発性メモリが連結されること
を特徴とする請求項9に記載の半導体ディスク制御装置。 - 前記第2のデータ伝送ブロックは、パワーアップ時、前記第2のポートのチャネルに連結された不揮発性メモリのタイプを診断し、前記診断された結果により前記各チャネルの不揮発性メモリの読み取り及び書き込み動作を制御するように構成されること
を特徴とする請求項8に記載の半導体ディスク制御装置。 - 前記第2のデータ伝送ブロックは、前記第2のポートのチャネルについて読み取り及び書き込み動作が要求されるとき、ハードウェア及びソフトウェアインターリーブ方式のうちいずれか一つによって、前記第2のポートのチャネルに連結された、前記半導体メモリについての読み取り及び書き込み動作を制御するように構成されること
を特徴とする請求項5に記載の半導体ディスク制御装置。 - 前記バッファ制御/仲裁ブロックは、前記第1及び第2のFIFOからデータ処理要請が発生するとき、ラウンド−ロビン方式によってデータを処理するように構成されること
を特徴とする請求項5に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、
前記第2のポートを通じて半導体メモリに伝送される第1のクロック信号を発生するように構成された制御ロジックと、
前記半導体メモリは、前記第1のクロック信号に同期されてデータを出力し、
第2のクロック信号に同期されて前記半導体メモリから伝送されるデータをパッチするように構成されたデータパッチレジスターと、
前記第1のクロック信号を遅延させて前記第2のクロック信号を出力する遅延回路と、
を含むことを特徴とする請求項5に記載の半導体ディスク制御装置。 - 前記遅延回路の遅延時間は、外部から提供される遅延情報によって決定されること
を特徴とする請求項15に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、前記遅延回路の遅延時間を決定するための遅延情報を貯蔵するように構成されたレジスターをさらに含むこと
を特徴とする請求項15に記載の半導体ディスク制御装置。 - 第1のポートと、
複数のチャネルを有する第2のポートと、
CPUバスに連結された中央処理装置と、
前記第2のポートから前記第1のポートへ又は前記第1のポートから前記第2のポートへ伝送されるデータを臨時貯蔵するように構成されたバッファメモリと、
前記第1のポートと前記CPUバスに連結され、前記中央処理装置の制御に応じて外部ホストとインターフェースするように構成されたホストインターフェース制御ブロックと、
前記CPUバスに連結され、前記中央処理装置の制御に応じて前記バッファメモリを制御するように構成されたバッファ制御/仲裁ブロックと、
前記ホストインターフェース制御ブロックと前記バッファ制御/仲裁ブロックとの間にデータ伝送経路を提供するように構成された第1のFIFOと、
前記第2のポート及び前記内部制御バスに連結され、前記中央処理装置の制御に応じて不揮発性メモリとインターフェースするように構成されたメモリインターフェース制御ブロックと、
前記メモリインターフェース制御ブロックと前記バッファ制御/仲裁ブロックとの間にデータ伝送経路を提供するように構成された複数の第2のFIFOと、
を含むことを特徴とする半導体ディスク制御装置。 - 前記第2のFIFOにそれぞれ連結され、対応する第2のFIFOを通じて伝送されるデータのエラーを検出するようにそして前記不揮発性メモリに伝送されるデータのエラー訂正コードを生成するように構成された複数のエラー訂正コードブロックをさらに含むこと
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記エラー訂正コードブロックのそれぞれは、対応するFIFOを通じて伝達されるデータからエラーが検出されるとき前記中央処理装置の介入なしで前記エラーデータを訂正するように構成されること
を特徴とする請求項19に記載の半導体ディスク制御装置。 - 前記各チャネルに連結された不揮発性メモリは、同一なタイプの不揮発性メモリから構成されること
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記各チャネルには、同一なタイプの不揮発性メモリが連結されること
を特徴とする請求項21に記載の半導体ディスク制御装置。 - 前記各チャネルには、異なるタイプの不揮発性メモリが連結されること
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、パワーアップ時、前記第2のポートのチャネルに連結された不揮発性メモリのタイプを診断し、前記診断された結果により前記各チャネルの不揮発性メモリの読み取り及び書き込み動作を制御するように構成されること
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、前記第2のポートのチャネルについて読み取り及び書き込み動作が要求されるとき、ハードウェア及びソフトウェアインターリーブ方式のうちいずれか一つによって、前記第2のポートのチャネルに連結された、前記不揮発性メモリについての読み取り及び書き込み動作を制御するように構成されること
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記バッファ制御/仲裁ブロックは、前記第1及び第2のFIFOからデータ処理要請が発生するとき、ラウンド−ロビン方式によってデータを処理するように構成されること
を特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、
前記第2のポートを通じて半導体メモリに伝送される第1のクロック信号を発生するように構成された制御ロジックと、
前記不揮発性メモリは、前記第1のクロック信号に同期されてデータを出力し、
第2のクロック信号に同期されて前記不揮発性メモリから伝送されるデータをパッチするように構成されたデータパッチレジスターと、
前記第1のクロック信号を遅延させて前記第2のクロック信号を出力する遅延回路と、
を含むことを特徴とする請求項18に記載の半導体ディスク制御装置。 - 前記遅延回路の遅延時間は、外部から提供される遅延情報によって決定されること
を特徴とする請求項27に記載の半導体ディスク制御装置。 - 前記メモリインターフェース制御ブロックは、前記遅延回路の遅延時間を決定するための遅延情報を貯蔵するように構成されたレジスターをさらに含むこと
を特徴とする請求項27に記載の半導体ディスク制御装置。 - 第1のポートと、複数のチャネルを有する第2のポートと、CPUバスに連結された中央処理装置と、データを貯蔵するように構成されたバッファメモリと、前記CPUバスに連結され、前記中央処理装置の制御下でバッファメモリの読み取り及び書き込み動作を制御するように構成されたバッファ制御/仲裁器と、を有する半導体ディスク制御装置の動作方法であって、
前記CPUバスを経由せず前記バッファメモリと前記第1のポートとの間で前記バッファメモリに貯蔵される/から読み取られたデータを伝送する段階と、
前記CPUバスを経由せず前記バッファメモリと前記第2のポートとの間で前記バッファメモリに貯蔵される/から読み取られたデータを伝送する段階と、
を含むことを特徴とする半導体ディスク制御装置の動作方法。
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