KR101332774B1 - 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법 - Google Patents

비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법 Download PDF

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Abstract

비휘발성 메모리 시스템은 적어도 하나 이상의 비휘발성 메모리 장치를 구비하는 메모리부, 메모리부에 대한 쓰기 동작, 읽기 동작, 소거 동작 및 예외 동작을 수행하는 메모리 컨트롤러부, 메모리부에 기입될 데이터들을 임시적으로 저장하고 데이터들을 메모리 컨트롤러부를 통해 메모리부에 전송하는 쓰기 버퍼부, 호스트로부터 섹터 데이터를 입력받아 쓰기 버퍼부에 전송하고, 메모리부에서 예외 동작이 수행되지 않는 경우 호스트에 레디 신호를 전송하며, 메모리부에서 예외 동작이 수행되는 경우 호스트에 레디 신호를 지연 전송하는 디바이스 컨트롤러부, 및 섹터 데이터에 대한 직접 메모리 접근 동작을 제어하는 DMA 컨트롤러부를 포함한다. 이에, 비휘발성 메모리 시스템은 높은 신뢰성 및 높은 동작 안정성을 확보할 수 있다.

Description

비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법 {NON-VOLATILE MEMORY SYSTEM AND METHOD OF CONTROLLING A DATA TRANSFER DELAY IN THE SAME}
본 발명은 반도체 메모리 시스템에 관한 것으로, 보다 상세하게는 적어도 하나 이상의 비휘발성 메모리 장치를 구비하는 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법에 관한 것이다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다. 최근에는, 비휘발성 메모리 장치 중에서 고집적도로 제조되면서도 소형화될 수 있고, 저비용으로 제조될 수 있어 대량 생산에 적합한 낸드 플래시 메모리 장치가 널리 사용되고 있다. 이에, 상기 낸드 플래시 메모리 장치를 구비한 다양한 비휘발성 메모리 시스템이 많이 제조되고 있다. 그러나, 낸드 플래시 메모리 장치는 덮어 쓰기(over-write)가 가능하지 않기 때문에, 쓰기 전 소거(erase before write) 동작을 블록 단위로 수행해야 하고, 기 설정된 조건 하에서 유효 데이터(valid data)와 무효 데이터(invalid data)를 분류하여 병합하기 위한 병합(merge) 동작을 수행해야 하는 등의 여러 제약을 가지고 있다.
도 1은 호스트에서 종래 비휘발성 메모리 시스템으로 섹터 데이터(sector data)가 전송되는 일 예를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 호스트(20)는 비휘발성 메모리 시스템(10)에 하나의 섹터 데이터(DATA)를 전송한 후, 비휘발성 메모리 시스템(10)으로부터 레디 신호(ready signal)를 전송받아야만, 비휘발성 메모리 시스템(10)에 다음 섹터 데이터(DATA)를 전송할 수 있다. 그러므로, 호스트(20)가 비휘발성 메모리 시스템(10)에 다음 섹터 데이터(DATA)를 전송하기 위해서는, 레디 신호를 전송받을 때까지 대기(예를 들어, 비지(busy) 신호를 전송받을 수 있음)하여야 한다. 그 결과, 호스트(20)가 비휘발성 메모리 시스템(10)에 섹터 데이터(DATA)를 전송한 후 레디 신호를 수신할 때까지의 지연에 더하여 상기 대기 시간에 상응하는 추가 지연이 더 발생할 수 있다.
일반적으로, 호스트(20)가 비휘발성 메모리 시스템(10)에 복수의 섹터 데이터(DATA)들을 전송하는 도중에, 비휘발성 메모리 시스템(10) 내부의 낸드 플래시 메모리 장치에서 예외 동작(본 명세서에서는 예외 동작을 병합 동작, 쓰기 전 소거 동작 등과 같은 동작으로 정의함)이 수행되는 경우, 비휘발성 메모리 시스템(10) 내부의 쓰기 버퍼(write buffer)가 상기 예외 동작을 위해 사용되어, 소정의 시점에서 상기 쓰기 버퍼에는 데이터들을 저장하기 위한 여유 공간이 없을 수 있다. 그 결과, 비휘발성 메모리 시스템(10)은 다음 섹터 데이터(DATA)의 전송을 지시하는 레디 신호를 호스트(20)에 전송할 수 없다. 이에, 호스트(20)는 상기 레디 신호를 대기(예를 들어, 비지 신호를 전송받을 수 있음)해야 하므로, 그로 인한 추가 지연이 소정의 시점마다 불규칙하게 발생할 수 있다.
도 2는 도 1의 종래 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에, 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이고, 도 3은 도 1의 종래 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에, 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이다. 도시된 바와 같이, 호스트(20)가 비휘발성 메모리 시스템(10)에 복수의 섹터 데이터(DATA)들을 전송함에 있어서, 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에는 섹터 데이터(DATA)들이 균등한 지연(t1)을 가지고 반복적으로 전송될 수 있는 반면, 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에는 섹터 데이터(DATA)들이 불균등한 지연(t1, t2 등)을 가지고 반복적으로 전송될 수밖에 없다.
일반적으로, 호스트(20)는 일정 시간 동안 비휘발성 메모리 시스템(10)으로부터 레디 신호에 상응하는 응답(RESPONSE)을 받지 못하는 경우, 데이터 쓰기 실패(failure)로 판단하여 리셋 후 재전송 등으로 상기 데이터 쓰기 실패를 처리한다. 그렇기 때문에, 도 3에 도시된 것처럼 섹터 데이터(DATA)들이 불균등한 지연(t1, t2 등)을 가지고 반복적으로 전송될 수 있다는 것은, 상기 불균등한 지연(t1, t2 등)을 정확하게 예측하기 어렵다는 점을 고려할 때, 비휘발성 메모리 시스템(10)의 신뢰성 및 동작 안정성을 크게 저하시키게 된다. 특히, 적어도 하나 이상의 낸드 플래시 메모리 장치를 구비하는 비휘발성 메모리 시스템(10)에서는 상기 낸드 플래시 메모리 장치에서 예외 동작(예를 들어, 병합 동작 등)이 계속적으로 수행되기 때문에 더욱 큰 문제가 되고 있다.
본 발명의 일 목적은 내부의 낸드 플래시 메모리 장치에서 예외 동작(예를 들어, 병합 동작 등)이 수행되더라도, 호스트로 하여금 복수의 섹터 데이터들을 균등한 지연을 가지고 반복적으로 전송하게 할 수 있는 비휘발성 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 비휘발성 메모리 시스템 내부의 낸드 플래시 메모리 장치에서 예외 동작(예를 들어, 병합 동작 등)이 수행되더라도, 호스트로 하여금 복수의 섹터 데이터들을 균등한 지연을 가지고 반복적으로 전송하게 할 수 있는 비휘발성 메모리 시스템의 데이터 전송 제어 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 시스템은 적어도 하나 이상의 비휘발성 메모리 장치를 구비하는 메모리부, 상기 메모리부에 대한 쓰기(write) 동작, 읽기(read) 동작, 소거(erase) 동작 및 예외(exception) 동작을 수행하는 메모리 컨트롤러부, 상기 메모리부에 기입될 데이터들을 임시적으로 저장하고 상기 데이터들을 상기 메모리 컨트롤러부를 통해 상기 메모리부에 전송하는 쓰기 버퍼부, 호스트(host)로부터 섹터 데이터를 입력받아 상기 쓰기 버퍼부에 전송하고, 상기 메모리부에서 상기 예외 동작이 수행되지 않는 경우 상기 호스트에 레디(ready) 신호를 정상 전송하며, 상기 메모리부에서 상기 예외 동작이 수행되는 경우 상기 호스트에 상기 레디 신호를 지연 전송하는 디바이스 컨트롤러부, 및 상기 섹터 데이터에 대한 직접 메모리 접근(Direct Memory Access; DMA) 동작을 제어하는 DMA 컨트롤러부를 포함할 수 있다.
일 실시예에 의하면, 상기 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory) 장치일 수 있다.
일 실시예에 의하면, 상기 예외 동작은 병합(merge) 동작 또는 쓰기 전 소거(erase before write) 동작일 수 있다.
일 실시예에 의하면, 상기 비휘발성 메모리 시스템은 임베디드 멀티미디어 카드(Embedded Multi Media Card; EMMC)로 제조될 수 있다.
일 실시예에 의하면, 상기 쓰기 버퍼부는 상기 임베디드 멀티미디어 카드 외부에 위치하는 적어도 하나 이상의 휘발성 메모리 장치 또는 적어도 하나 이상의 비휘발성 메모리 장치일 수 있다.
일 실시예에 의하면, 상기 메모리 컨트롤러부, 상기 디바이스 컨트롤러부 및 상기 DMA 컨트롤러부는 버스(bus)에 의하여 서로 연결될 수 있고, 프로세서(processor)에 의하여 제어될 수 있다.
일 실시예에 의하면, 상기 디바이스 컨트롤러부는 적어도 2이상의 듀얼 포트 에스램(Dual Port Static Random Access Memory; DPSRAM) 장치들을 포함할 수 있다.
일 실시예에 의하면, 상기 디바이스 컨트롤러부는 상기 듀얼 포트 에스램 장치들 중에서 적어도 하나 이상이 비어(empty) 있는 경우, 상기 호스트에 상기 레디 신호를 전송할 수 있다.
일 실시예에 의하면, 상기 메모리부에서 상기 예외 동작이 수행되는 경우, 상기 DMA 컨트롤러부의 지연 DMA 레지스터가 셋(set)으로 설정되고, 상기 섹터 데이터는 상기 디바이스 컨트롤러부에서 상기 쓰기 버퍼부로 지연 전송되며, 상기 레디 신호도 상기 디바이스 컨트롤러부에서 상기 호스트로 지연 전송될 수 있다.
일 실시예에 의하면, 상기 메모리부에서 상기 예외 동작이 수행되지 않는 경우, 상기 DMA 컨트롤러부의 지연 DMA 레지스터가 리셋(reset)으로 설정되고, 상기 섹터 데이터는 상기 디바이스 컨트롤러부에서 상기 쓰기 버퍼부로 정상 전송되며, 상기 레디 신호도 상기 디바이스 컨트롤러부에서 상기 호스트로 정상 전송될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 시스템의 데이터 전송 제어 방법은 호스트(host)로부터 출력되는 하나의 섹터 데이터를 수신하는 단계, 비휘발성 메모리 장치에서 예외 동작이 수행되는지 여부를 판단하는 단계, 상기 예외 동작이 수행되는 경우 상기 예외 동작에 요구되는 시간을 고려하여 상기 호스트에 레디 신호를 균등하게 지연 전송시키는 단계, 및 상기 예외 동작이 수행되지 않은 경우 상기 호스트에 레디 신호를 정상 전송시키는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법은, 비휘발성 메모리 시스템 내부에 구비되는 낸드 플래시 메모리 장치에서 예외 동작(예를 들어, 병합 동작 등)이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 고려하여 호스트에 복수의 레디 신호들을 인위적으로 균등하게 지연 전송시킴으로써, 호스트로 하여금 비휘발성 메모리 시스템에 복수의 섹터 데이터들을 균등한 지연을 가지고 전송하게 할 수 있다. 나아가, 본 발명의 실시예들에 따른 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법은, 호스트로 하여금 비휘발성 메모리 시스템에 복수의 섹터 데이터들을 균등한 지연을 가지고 전송하게 함으로써, 컨트롤러나 시스템의 이상이 아닌 단순 시간 지연으로 인하여 데이터 전송이 실패되는 것을 방지할 수 있다. 다만, 본 발명의 효과는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 호스트에서 종래 비휘발성 메모리 시스템으로 섹터 데이터가 전송되는 일 예를 나타내는 블록도이다.
도 2는 도 1의 종래 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에, 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이다.
도 3은 도 1의 종래 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행하는 경우에, 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 5는 도 4의 비휘발성 메모리 시스템의 동작을 설명하기 위한 블록도이다.
도 6은 도 4의 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행하는 경우에, 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 시스템의 데이터 전송 제어 방법을 나타내는 순서도이다.
도 8a는 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에, 도 7의 데이터 전송 제어 방법에 의하여 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 블록도이다.
도 8b는 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에, 도 7의 데이터 전송 제어 방법에 의하여 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 시스템(100)은 버스(110), 제 1 내지 제 n(단, n은 1이상의 정수) 비휘발성 메모리 장치들(120_1, ..., 120_n)를 구비하는 메모리부(120), 메모리 컨트롤러부(140), 디바이스 컨트롤러부(160), 직접 메모리 접근(Direct Memory Access; DMA) 컨트롤러부(180), 쓰기 버퍼부(190) 및 프로세서(195)를 포함할 수 있다. 실시예에 따라, DMA 컨트롤러부(180)는 섹터 데이터를 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 전송하는 동작을 제어하기 위한 제 1 DMA 컨트롤러 및 섹터 데이터를 쓰기 버퍼부(190)에서 메모리 컨트롤러부(140)로 전송하는 동작을 제어하기 위한 제 2 DMA 컨트롤러를 포함할 수 있다. 한편, 도 4에서는 쓰기 버퍼부(190)와 프로세서(195)가 비휘발성 메모리 시스템(100)의 내부에 위치하는 것으로 도시되어 있으나, 쓰기 버퍼부(190)와 프로세서(195)는 비휘발성 메모리 시스템(100) 외부에 위치할 수도 있다. 나아가, 메모리 컨트롤러부(140), 디바이스 컨트롤러부(160) 및 DMA 컨트롤러부(180)는 버스(110)에 의하여 서로 연결되고, 프로세서(195)에 의하여 제어될 수 있다.
메모리부(120)는 제 1 내지 제 n 비휘발성 메모리 장치들(120_1, ..., 120_n)를 구비할 수 있다. 일 실시예에서, 제 1 내지 제 n 비휘발성 메모리 장치들(120_1, ..., 120_n)은 낸드 플래시 메모리(NAND flash memory) 장치일 수 있으나 그에 한정되는 것은 아니다. 다만, 본 명세서에서는 설명의 편의를 위하여, 제 1 내지 제 n 비휘발성 메모리 장치들(120_1, ..., 120_n)을 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)로 명명하여 설명하기로 한다. 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)은 덮어 쓰기가 가능하지 않기 때문에, 쓰기 전 소거 동작을 블록(block) 단위로 수행해야 하고, 기 설정된 조건 하에서 유효 데이터와 무효 데이터를 분류하여 병합하기 위한 병합 동작을 수행해야 한다. 예를 들어, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 병합 동작이 수행되는 경우, 유효 데이터인 페이지 데이터(page data)들이 쓰기 버퍼부(190)에 임시적으로 저장되었다가, 소거 동작이 완료된 블록 또는 다른 블록에 쓰여질 수 있다. 또한, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 쓰기 전 소거 동작이 수행되는 경우, 삭제 대상이 아닌 페이지 데이터들은 쓰기 버퍼부(190)에 임시적으로 저장되었다가, 소거 동작이 완료된 블록 또는 다른 블록으로 쓰여질 수 있다. 이와 같이, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 병합 동작 또는 쓰기 전 소거 동작이 수행되는 경우 쓰기 버퍼부(190)가 사용되기 때문에, 쓰기 버퍼부(190)에 호스트에서 입력되는 섹터 데이터를 임시적으로 저장하기 위한 여유 공간이 없을 수 있다. 그 결과, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 병합 동작 또는 쓰기 전 소거 동작이 수행되는 경우, 비휘발성 메모리 시스템(100)이 호스트에 레디 신호를 보냄에 있어서 소정의 시점(즉, 쓰기 버퍼부(190)에 여유 공간이 없는 시점)에서 추가 지연이 발생하게 되고, 이러한 추가 지연은 소정의 시점마다 불규칙하게 발생할 수 있다. 한편, 본 명세서에서는 상기 병합 동작, 상기 쓰기 전 소거 동작 등과 같은 동작을 예외 동작으로 명명한다.
메모리 컨트롤러부(140)는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에 대한 쓰기 동작, 읽기 동작, 소거 동작 및 예외 동작을 수행할 수 있다. 이를 위하여, 메모리 컨트롤러부(140)는 플래시 변환 계층(flash translation layer; FTL)을 구비한다. 일반적으로, 호스트 입장에서는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)이 하드 디스크와 유사하게 동작하는 것을 요구하므로, 플래시 변환 계층은 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)로 하여금 일반적인 파일 시스템을 지원하게 할 수 있다. 나아가, 플래시 변환 계층은 웨어 레벨링(wear-leveling) 등과 같은 여러 부수적인 기능까지 지원할 수 있다. 다만, 플래시 변환 계층은 해당 기술 분야의 당업자에게 널리 알려져 있는 것이므로, 그에 대한 자세한 설명은 생략하기로 한다. 메모리 컨트롤러부(140)는 쓰기 동작을 수행할 때, 호스트로부터 전송되어 디바이스 컨트롤러부(160) 및 쓰기 버퍼부(190)를 거쳐 입력되는 섹터 데이터를 페이지 데이터로 변환하여 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에 저장시킬 수 있다. 또한, 메모리 컨트롤러부(140)는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 출력되는 페이지 데이터(예를 들어, 병합 동작시 유효 데이터)를 쓰기 버퍼부(190)에 임시적으로 저장시켰다가 다시 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에 저장시킬 수 있다. 한편, 메모리 컨트롤러부(140)는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 수행되는 예외 동작에 대한 소정의 정보를 DMA 컨트롤러부(180)에 제공할 수 있다. 실시예에 따라, 메모리 컨트롤러부(140)는 에러 정정 코드(Error Correction Code; ECC) 엔진을 구비하여, 읽기 동작시 에러 정정 기능을 제공할 수 있다. 예를 들어, 메모리 컨트롤러부(140)는 60비트(bit)의 비씨에이치(Bose Chaudhri Hocquenghem; BCH) 코드를 이용하는 ECC 엔진을 구비할 수 있다. 또한, 메모리 컨트롤러부(140)는 단일 채널 또는 복수 채널(예를 들어, 2채널)로 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)과 통신할 수 있다. 나아가, 메모리 컨트롤러부(140)는 내부에 적어도 2이상의 듀얼 포트 에스램(Dual Port Static Random Access Memory; DPSRAM) 장치들을 포함할 수 있다.
쓰기 버퍼부(190)는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에 기입될 데이터들을 임시적으로 저장하고, 상기 데이터들을 메모리 컨트롤러부(140)를 통해 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에 전송할 수 있다. 쓰기 버퍼부(190)에 저장되는 상기 데이터들은 쓰기 동작시 호스트로부터 전송되어 디바이스 컨트롤러부(160)를 거쳐 입력되는 섹터 데이터일 수도 있고, 예외 동작시 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 출력되는 페이지 데이터(예를 들어, 병합 동작시 유효 데이터)일 수도 있다. 한편, 도 4에서는 쓰기 버퍼부(190)가 비휘발성 메모리 시스템(100)에 구비된 것으로 도시되었지만, 실시예에 따라, 쓰기 버퍼부(190)는 비휘발성 메모리 시스템(100) 외부에 위치하는 적어도 하나 이상의 휘발성 메모리 장치 또는 적어도 하나 이상의 비휘발성 메모리 장치로 대체될 수도 있다. 상술한 바와 같이, 호스트가 비휘발성 메모리 시스템(100)에 섹터 데이터를 전송할 때, 쓰기 버퍼부(190)에 여유 공간이 있어야 디바이스 컨트롤러부(160)가 섹터 데이터를 쓰기 버퍼부(190)에 전송할 수 있고, 디바이스 컨트롤러부(160)가 섹터 데이터를 쓰기 버퍼부(190)에 전송해야 디바이스 컨트롤러부(160) 내부의 적어도 2이상의 듀얼 포트 에스램 장치들에 여유 공간이 생길 수 있다. 다시 말하면, 디바이스 컨트롤러부(160) 내부의 적어도 2이상의 듀얼 포트 에스램 장치들에 다음 섹터 데이터를 저장할 수 있는 여유 공간이 있어야만, 디바이스 컨트롤러부(160)가 호스트에 다음 섹터 데이터를 전송하라는 의미의 레디 신호를 출력할 수 있는 것이므로, 쓰기 버퍼부(190)에 여유 공간이 없으면 호스트에 의한 다음 섹터 데이터의 전송이 지연되게 된다. 그 결과, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 병합 동작 또는 쓰기 전 소거 동작이 수행되는 경우, 디바이스 컨트롤러부(160)가 호스트에 레디 신호를 보냄에 있어서 소정의 시점(즉, 쓰기 버퍼부(190)에 여유 공간이 없는 시점)에서 추가 지연이 발생하게 되고, 이러한 추가 지연은 소정의 시점마다 불규칙하게 발생할 수 있다.
이에, 디바이스 컨트롤러부(160)는 호스트로부터 섹터 데이터를 입력받아 쓰기 버퍼부(190)에 전송하고, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작(예를 들어, 병합 동작 등)이 수행되지 않는 경우 호스트에 레디 신호를 정상 전송(즉, 호스트에 레디 신호를 정상적으로 인가)하며, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되는 경우 호스트에 레디 신호를 지연 전송(즉, 호스트에 레디 신호를 지연시켜 인가)할 수 있다. 즉, 디바이스 컨트롤러부(160)는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 고려하여 호스트에 레디 신호를 인위적으로 균등하게 지연 전송시킬 수 있다. 즉, 디바이스 컨트롤러부(160)는 호스트에 레디 신호를 정상 전송하거나 또는 지연 전송함으로써, 호스트로 하여금 섹터 데이터를 균등한 지연을 가지고 전송하게 할 수 있다. 예를 들어, 디바이스 컨트롤러부(160)가 호스트에 레디 신호를 정상 전송하는 경우에는, 호스트는 복수의 섹터 데이터들을 제 1 지연을 가지고 반복적으로 전송할 수 있다. 반면에, 디바이스 컨트롤러부(160)가 호스트에 레디 신호를 지연 전송하는 경우에는, 호스트는 복수의 섹터 데이터들을 제 2 지연을 가지고 반복적으로 전송할 수 있다. 이 때, 상기 제 1 지연은 호스트가 비휘발성 메모리 시스템(100)에 섹터 데이터를 전송한 후 비휘발성 메모리 시스템(100)으로부터 레디 신호를 전송받는데 걸리는 소정의 지연에 상응하고, 상기 제 2 지연은 상기 제 1 지연에 더하여 상기 예외 동작에 요구되는 시간을 고려하여 소정의 지연이 추가가 된 것이다. 상기 제 2 지연은 상기 제 1 지연에 소정의 지연이 추가가 된 것이어서 일반적으로 상기 제 1 지연보다 크지만, 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되더라도, 쓰기 버퍼부(190)에 여유 공간이 충분하면 소정의 지연이 추가되지 않을 수 있어 상기 제 1 지연과 동일할 수도 있다.
DMA 컨트롤러부(180)는 디바이스 컨트롤러부(160)가 호스트에 레디 신호를 정상 전송하거나 또는 지연 전송하도록 제어할 수 있다. 즉, DMA 컨트롤러부(180)는 호스트에서 전송되는 섹터 데이터에 대한 직접 메모리 접근 동작을 제어할 수 있는데, 디바이스 컨트롤러부(160)가 호스트에 레디 신호를 정상 전송하거나 또는 지연 전송하도록 제어함으로써, 호스트로 하여금 복수의 섹터 데이터들을 균등한 지연(즉, 제 1 지연 또는 제 2 지연)을 가지고 비휘발성 메모리 시스템(100)에 전송하도록 할 수 있다. 일 실시예에서, 디바이스 컨트롤러부(160)는 적어도 2이상의 듀얼 포트 에스램 장치들을 포함할 수 있다. 이 때, DMA 컨트롤러부(180)는 디바이스 컨트롤러부(160)로 하여금 상기 듀얼 포트 에스램 장치들 중에서 적어도 하나 이상이 비어(empty) 있는 경우, 호스트에 레디 신호를 전송하도록 제어할 수 있다. 즉, DMA 컨트롤러부(180)는 디바이스 컨트롤러부(160)로 하여금 적어도 2이상의 듀얼 포트 에스램 장치들에 다음 섹터 데이터를 저장할 수 있는 여유 공간이 있는 경우에만 호스트에 다음 섹터 데이터를 전송하라는 의미의 레디 신호를 출력하도록 할 수 있다. 이를 위하여, DMA 컨트롤러부(180)는 지연 DMA 레지스터(delayed DMA register)를 포함할 수 있다. 구체적으로, DMA 컨트롤러부(180)의 지연 DMA 레지스터는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되는 경우 셋(set)으로 설정될 수 있다. 그 결과, 호스트에서 전송된 섹터 데이터는 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 지연 전송되며, 레디 신호도 디바이스 컨트롤러부(160)에서 호스트로 지연 전송될 수 있다. 반면에, DMA 컨트롤러부(180)의 지연 DMA 레지스터는 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되지 않는 경우 리셋(reset)으로 설정될 수 있다. 그 결과, 섹터 데이터는 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 정상 전송되며, 레디 신호도 디바이스 컨트롤러부(160)에서 호스트로 정상 전송될 수 있다. 이와 같이, DMA 컨트롤러부(180)는 상기 예외 동작에 요구되는 시간을 고려하여 섹터 데이터가 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 전송되는 것을 지연시키는 방식으로, 디바이스 컨트롤러부(160)로 하여금 호스트에 레디 신호를 지연 전송하도록 제어할 수 있다.
이와 같이, 비휘발성 메모리 시스템(100)은 내부에 구비되는 메모리부(120)의 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작(예를 들어, 병합 동작 등)이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 고려하여 호스트에 레디 신호를 인위적으로 균등하게 지연 전송(즉, 호스트에 레디 신호를 지연시켜 인가)시킬 수 있다. 이에, 비휘발성 메모리 시스템(100)에 어떤 호스트가 연결되더라도, 그 호스트는 복수의 섹터 데이터들을 균등한 지연(즉, 제 1 지연 또는 제 2 지연)을 가지고 전송할 수 있다. 그 결과, 비휘발성 메모리 시스템(100)은 호스트가 섹터 데이터를 비휘발성 메모리 시스템(100)에 전송한 후 일정 시간 동안 비휘발성 메모리 시스템(100)으로부터 레디 신호에 상응하는 응답을 받지 못하여 발생하는 데이터 쓰기 실패를 방지할 수 있고, 비휘발성 메모리 시스템(100)은 연결되는 호스트로 하여금 데이터 쓰기 실패가 없는 것으로 인지하게 할 수 있어, 그에 따른 높은 신뢰성 및 높은 동작 안정성을 확보할 수 있다. 상기에서는, 비휘발성 메모리 시스템(100)이 메모리부(120)의 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 고려하여 호스트에 레디 신호를 인위적으로 균등하게 지연 전송시키는 것으로 설명되었으나, 이것은 메모리부(120)의 제 1 내지 제 n 낸드 플래시 메모리 장치들(120_1, ..., 120_n)에서 예외 동작이 수행될 예정인 경우가 포함되는 것으로 해석하여야 할 것이다. 한편, 실시예에 따라, 상기 프로세서(195)는 ARM 프로세서(ARM CORE)일 수 있고, 그러한 경우 상기 버스(110)는 어드밴스드 고성능 버스(Advanced High-performance Bus; AHB)일 수 있다. 그러나, 상기 프로세서(195) 및 상기 버스(110)의 종류는 그에 한정되지 않는다. 또한, 실시예에 따라, 비휘발성 메모리 시스템(100)은 임베디드 멀티미디어 카드(Embedded Multi-Media Card; EMMC)로 제조될 수 있으나 그에 한정되지 않는다. 예를 들어, 비휘발성 메모리 시스템(100)은 SD 카드(secure digital card), CF 카드(compact flash card), 메모리 스틱(memory stick), XD 픽쳐 카드(XD picture card) 등으로도 제조될 수 있다.
도 5는 도 4의 비휘발성 메모리 시스템의 동작을 설명하기 위한 블록도이고, 도 6은 도 4의 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행하는 경우에 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 타이밍도이다.
도 5 및 도 6을 참조하면, 호스트(200)가 비휘발성 메모리 시스템(100)에 섹터 데이터(DATA)를 전송하면, 비휘발성 메모리 시스템(100)에 구비된 디바이스 컨트롤러부(160)가 상기 섹터 데이터(DATA)를 수신(SP1)할 수 있다. 이 때, 비휘발성 메모리 시스템(100)은 메모리부(120)에서 예외 동작(예를 들어, 낸드 플래시 메모리 장치의 병합 동작 또는 쓰기 전 소거 동작 등)이 수행되는지 여부(또는, 수행될 예정인지 여부)를 판단할 수 있다. 일반적으로, 메모리부(120)에서 예외 동작이 수행되는 것은 메모리 컨트롤러부(140)에 의하여 제어되기 때문에, 상기 예외 동작에 대한 소정의 정보(EI)(예를 들어, 예외 동작이 수행되는지 여부에 대한 정보, 예외 동작이 진행 상황에 대한 정보, 프리 블록(free block)의 개수 등)는 메모리 컨트롤러부(140)가 제공할 수 있다. 일 실시예에서, 메모리부(120)에 구비되는 비휘발성 메모리 장치가 낸드 플래시 메모리 장치인 경우, 메모리 컨트롤러부(140)에 구비된 플래시 변환 계층(FTL)이 상기 예외 동작에 대한 소정의 정보(EI)를 제공할 수 있다. 이와 같이, 메모리 컨트롤러부(140)가 DMA 컨트롤러부(180)에 상기 예외 동작에 대한 소정의 정보(EI)를 제공(SP2)하면, DMA 컨트롤러부(180)는 디바이스 컨트롤러부(160)에 제어 신호(CS)를 출력함으로써 상기 디바이스 컨트롤러부(160)를 제어(SP3)할 수 있다. 상술한 바와 같이, DMA 컨트롤러부(180)는 지연 DMA 레지스터를 포함할 수 있고, 지연 DMA 레지스터가 셋(set) 또는 리셋(reset)으로 설정되느냐에 따라, 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 전송되는 섹터 데이터(DATA)의 지연 여부가 결정될 수 있다. 예를 들어, 지연 DMA 레지스터가 셋(set)으로 설정되는 경우, DMA 컨트롤러부(180)는 섹터 데이터(DATA)를 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 지연 전송시킨다. 반면에, 지연 DMA 레지스터가 리셋(reset)으로 설정되는 경우, DMA 컨트롤러부(180)는 섹터 데이터(DATA)를 디바이스 컨트롤러부(160)에서 쓰기 버퍼부(190)로 지연 전송시키지 않는다.
이후, 디바이스 컨트롤러부(160)는, 섹터 데이터(DATA)가 기입 버퍼부(190)에 전송됨으로써 내부에 구비되는 적어도 2이상의 듀얼 포트 에스램 장치들에 다음 섹터 데이터(DATA)를 저장할 수 있는 여유 공간이 확보되면, 호스트(200)에 레디 신호에 상응하는 응답(RESPONSE)을 전송(SP5)할 수 있다. 즉, 디바이스 컨트롤러부(160)는 메모리부(120)에서 예외 동작(예를 들어, 병합 동작 등)이 수행되지 않는 경우 호스트(200)에 레디 신호를 정상 전송(즉, 호스트(200)에 레디 신호를 정상적으로 인가)하며, 메모리부(120)에서 예외 동작이 수행되는 경우 호스트(200)에 레디 신호를 지연 전송(즉, 호스트(200)에 레디 신호를 지연시켜 인가)할 수 있다. 이에, 호스트(200)는 디바이스 컨트롤러부(160)로부터 인가받은 레디 신호에 응답하여 다음 섹터 데이터(DATA)를 디바이스 컨트롤러부(160)에 전송할 수 있다. 이러한 방식으로, 비휘발성 메모리 시스템(100)은 내부에 구비되는 메모리부(120)에서 예외 동작(예를 들어, 병합 동작 등)이 수행되는 경우에도, 상기 예외 동작에 요구되는 시간을 고려하여 호스트에 레디 신호를 인위적으로 균등하게 지연 전송(즉, 호스트에 레디 신호를 지연시켜 인가)시킬 수 있다. 도 6에 도시된 바와 같이, 비휘발성 메모리 시스템(100)은 메모리부(120)의 낸드 플래시 메모리 장치에서 병합 동작이 수행(FTL MERGE)되면, 상기 예외 동작에 요구되는 시간을 고려하여 결정한 제 3 지연(t3)을 가지고, 복수의 섹터 데이터(DATA)들이 호스트(200)에서 비휘발성 메모리 시스템(100)으로 균등하게 지연 전송되도록 할 수 있다. 이후, 비휘발성 메모리 시스템(100)은 메모리부(120)의 낸드 플래시 메모리 장치에서 병합 동작이 완료(FTL MERGE COMPLETION)되면, 호스트(200)가 비휘발성 메모리 시스템(100)에 섹터 데이터(DATA)를 전송한 후 비휘발성 메모리 시스템(100)으로부터 레디 신호를 전송받는데 걸리는 소정의 지연에 상응하는 제 1 지연(t1)을 가지고, 복수의 섹터 데이터(DATA)들이 호스트(200)에서 비휘발성 메모리 시스템(100)으로 균등하게 정상 전송되도록 할 수 있다.
실시예에 따라, 상기 예외 동작(예를 들어, 병합 동작 등)에 요구되는 시간을 고려하여 결정되는 제 3 지연(t3)은 대략 1ms에서 200ms 사이에서 결정될 수 있다. 그러나, 이것은 하나의 예시로서 제 3 지연(t3)은 호스트(200)와의 관계에서 요구되는 조건에 따라 다양하게 결정될 수 있다. 나아가, 상기 예외 동작(예를 들어, 병합 동작 등)에 요구되는 시간을 고려하여 결정되는 제 3 지연(t3)은 상기 예외 동작에 대한 소정의 정보(EI)(예를 들어, 예외 동작이 수행되는지 여부에 대한 정보, 예외 동작이 진행 상황에 대한 정보, 프리 블록의 개수 등)에 따라 가변적으로 조절될 수 있다. 예를 들어, 병합 동작이 시작(FTL MERGE)되는 시점에서 병합 동작에 따른 쓰기 버퍼부(190)의 사용이 많은 반면, 병합 동작이 완료(FTL MERGE COMPLETION)되는 시점에서는 병합 동작에 따른 쓰기 버퍼부(190)의 사용이 적다면, 병합 동작이 시작(FTL MERGE)되는 시점에서는 상기 제 3 지연(t3)이 길게(예를 들어, 200ms)로 유지되다가, 병합 동작이 완료(FTL MERGE COMPLETION)되는 시점에서는 제 3 지연(t3)이 짧게(예를 들어, 50ms)로 유지될 수 있다. 나아가, 상기 제 3 지연(t3)의 가변적인 조절은 프리 블록의 개수를 기 설정된 개수와 비교하는 방식으로 수행될 수도 있다. 이와 같이, 제 3 지연(t3)이 상기 예외 동작에 대한 소정의 정보(EI)에 따라 가변적으로 조절될 수도 있는데, 제 3 지연(t3)이 예외 동작 중에 가변된다고 하더라도, 비휘발성 메모리 시스템(100)이 제 3 지연(t3)의 조절을 파악하고 있으므로, 호스트(200)는 상기 제 3 지연(t3)을 정확하게 예측하여 섹터 데이터를 균등하게 전송할 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 시스템의 데이터 전송 제어 방법을 나타내는 순서도이다.
도 7을 참조하면, 도 7의 데이터 전송 제어 방법은 비휘발성 메모리 시스템에 섹터 데이터가 수신(Step S110)되면, 비휘발성 메모리 시스템 내부에 구비되는 적어도 하나 이상의 낸드 플래시 메모리 장치에서 예외 동작이 수행되는지 여부를 판단(Step S120)할 수 있다. 이 때, 비휘발성 메모리 시스템 내부에 구비되는 적어도 하나 이상의 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우, 도 7의 데이터 전송 제어 방법은 상기 예외 동작에 따른 지연을 계산(Step S130)한 후, 호스트에 레디 신호를 균등하게 지연 전송(Step S140)시킬 수 있다. 반면에, 비휘발성 메모리 시스템 내부에 구비되는 적어도 하나 이상의 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우, 도 7의 데이터 전송 제어 방법은 호스트에 레디 신호를 균등하게 정상 전송(Step S140)시킬 수 있다. 다만, 이에 대해서는 도 4 내지 도 6을 참조하여 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 상기 단계(Step S120)는 비휘발성 메모리 시스템 내부에 구비되는 적어도 하나 이상의 낸드 플래시 메모리 장치에서 예외 동작이 수행될 예정인지 여부를 판단하는 개념까지 포함하는 것으로 해석하여야 할 것이다.
도 8a는 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에, 도 7의 데이터 전송 제어 방법에 의하여 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 블록도이고, 도 8b는 비휘발성 메모리 시스템에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에, 도 7의 데이터 전송 제어 방법에 의하여 복수의 섹터 데이터들이 전송되는 일 예를 나타내는 블록도이다.
도 8a 및 도 8b를 참조하면, 도 8a는 비휘발성 메모리 시스템(100)에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되지 않는 경우에, 호스트(200)가 비휘발성 메모리 시스템(100)에 복수의 섹터 데이터들(SDA1, SDA2, SDA3, ...)을 순차적으로 전송하면, 그에 응답하여 비휘발성 메모리 시스템(100)이 호스트(200)에 레디 신호들(RD1, RD2, RD3, ...)을 순차적으로 전송하는 것을 보여주고 있다. 이 때, 레디 신호들(RD1, RD2, RD3, ...)이 순차적으로 전송된다는 것은, 복수의 레디 신호들 사이에 제 1 지연(즉, 호스트(200)가 하나의 섹터 데이터를 비휘발성 메모리 시스템(100)에 전송한 후 비휘발성 메모리 시스템(100)으로부터 다음 섹터 데이터 전송을 위한 레디 신호를 전송받는데 걸리는 소정의 지연에 상응)이 존재한다는 것을 의미한다. 반면에, 도 8b는 비휘발성 메모리 시스템(100)에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에, 호스트(200)가 비휘발성 메모리 시스템(100)에 복수의 섹터 데이터들(SDA1, SDA2, SDA3, ...)을 순차적으로 전송하면, 그에 응답하여 비휘발성 메모리 시스템(100)이 호스트(200)에 지연된 레디 신호들(LRD1, LRD2, LRD3, ...)을 순차적으로 전송하는 것을 보여주고 있다. 이 때, 지연된 레디 신호들(LRD1, LRD2, LRD3, ...)이 순차적으로 전송된다는 것은, 복수의 레디 신호들 사이에 제 3 지연(즉, 비휘발성 메모리 시스템(100) 내부의 적어도 하나 이상의 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 고려하여 결정되는 소정의 지연에 상응)이 존재한다는 것을 의미한다.
도 8a에 도시된 바와 같이, 호스트(200)가 제 1 섹터 데이터(SDA1)를 비휘발성 메모리 시스템(100)에 전송(P1)하면, 비휘발성 메모리 시스템(100)은 제 1 레디 신호(RD1)를 호스트(200)에 전송(P2)한다. 이후, 비휘발성 메모리 시스템(100)이 상기 제 1 레디 신호(RD1)에 응답하여 제 2 섹터 데이터(SDA1)를 비휘발성 메모리 시스템(100)에 전송(P3)하면, 비휘발성 메모리 시스템(100)은 제 2 레디 신호(RD2)를 호스트(200)에 전송(P4)한다. 이러한 방식으로, 호스트(200)와 비휘발성 메모리 시스템(100) 사이에 데이터 전송이 이루어지게 된다. 이 때, 비휘발성 메모리 시스템(100)이 호스트(200)에 복수의 레디 신호들을 균등하게 정상 전송(즉, 복수의 레디 신호들 사이에 상기 제 1 지연이 균등하게 존재)하고 있으므로, 호스트(200)도 비휘발성 메모리 시스템(100)에 복수의 섹터 데이터들을 균등하게 정상 전송(즉, 복수의 섹터 데이터들 사이에 상기 제 1 지연이 균등하게 존재)할 수 있다. 마찬가지로, 도 8b에 도시된 바와 같이, 호스트(200)가 제 1 섹터 데이터(SDA1)를 비휘발성 메모리 시스템(100)에 전송(P1)하면, 비휘발성 메모리 시스템(100)은 제 1 지연된 레디 신호(LRD1)를 호스트(200)에 전송(P2)한다. 이후, 비휘발성 메모리 시스템(100)이 상기 제 1 지연된 레디 신호(LRD1)에 응답하여 제 2 섹터 데이터(SDA1)를 비휘발성 메모리 시스템(100)에 전송(P3)하면, 비휘발성 메모리 시스템(100)은 제 2 지연된 레디 신호(LRD2)를 호스트(200)에 전송(P4)한다. 이러한 방식으로, 호스트(200)와 비휘발성 메모리 시스템(100) 사이에 데이터 전송이 이루어지게 된다. 이 때, 비휘발성 메모리 시스템(100)이 호스트(200)에 복수의 레디 신호들을 균등하게 지연 전송(즉, 복수의 레디 신호들 사이에 상기 제 3 지연이 균등하게 존재)하고 있으므로, 호스트(200)도 비휘발성 메모리 시스템(100)에 복수의 섹터 데이터들을 균등하게 지연 전송(즉, 복수의 섹터 데이터들 사이에 상기 제 3 지연이 균등하게 존재)할 수 있다.
이와 같이, 도 7의 데이터 전송 제어 방법은 비휘발성 메모리 시스템(100) 내부에 구비되는 낸드 플래시 메모리 장치에서 예외 동작(예를 들어, 병합 동작 등)이 수행되지 않는 경우, 호스트(200)에 복수의 레디 신호들을 균등하게 정상 전송시킬 수 있고, 비휘발성 메모리 시스템(100) 내부에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우에는, 상기 예외 동작에 요구되는 시간을 고려하여 호스트(200)에 복수의 레디 신호들을 인위적으로 균등하게 지연 전송시킬 수 있다. 그 결과, 도 7의 데이터 전송 제어 방법은 호스트(200)로 하여금 비휘발성 메모리 시스템(100)에 복수의 섹터 데이터들을 균등한 지연을 가지고 전송하게 할 수 있다. 나아가, 비휘발성 메모리 시스템(100) 내부에 구비되는 낸드 플래시 메모리 장치에서 예외 동작이 수행되는 경우, 실시예에 따라 제 3 지연은 상기 예외 동작에 대한 소정의 정보(예를 들어, 예외 동작이 수행되는지 여부에 대한 정보, 예외 동작이 진행 상황에 대한 정보, 프리 블록의 개수 등)에 따라 가변적으로 조절될 수도 있다. 이상, 본 발명의 실시예들에 따른 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 도 4 내지 도 8b에 도시된 비휘발성 메모리 시스템 및 이의 데이터 전송 제어 방법은 설명의 편의를 위하여 단순화하여 설명한 것으로서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양하게 수정 및 변경될 수 있을 것이다.
본 발명은 적어도 하나 이상의 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템에 적용될 수 있다. 따라서, 본 발명은 멀티미디어 카드(multi media card), 임베디드 멀티미디어 카드(embedded multi media card), SD 카드(secure digital card), CF 카드(compact flash card), 메모리 스틱(memory stick), XD 픽쳐 카드(XD picture card) 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 비휘발성 메모리 시스템 110: 버스
120: 메모리부 140: 메모리 컨트롤러부
160: 디바이스 컨트롤러부 180: DMA 컨트롤러부
190: 쓰기 버퍼부 195: 프로세서

Claims (10)

  1. 적어도 하나 이상의 비휘발성 메모리 장치를 구비하는 메모리부;
    상기 메모리부에 대한 쓰기(write) 동작, 읽기(read) 동작, 소거(erase) 동작 및 예외(exception) 동작을 수행하는 메모리 컨트롤러부;
    상기 메모리부에 기입될 데이터들을 임시적으로 저장하고, 상기 데이터들을 상기 메모리 컨트롤러부를 통해 상기 메모리부에 전송하는 쓰기 버퍼부;
    호스트(host)로부터 섹터 데이터들을 순차적으로 입력받아 상기 쓰기 버퍼부에 전송하되, 상기 메모리부에서 상기 예외 동작이 수행되지 않는 경우, 상기 호스트에 레디(ready) 신호를 정상 전송하며, 상기 메모리부에서 상기 예외 동작이 수행되는 경우, 상기 예외 동작에 요구되는 시간을 계산하여 상기 호스트에 상기 레디 신호를 균등하게 지연 전송하는 디바이스 컨트롤러부; 및
    상기 섹터 데이터들에 대한 직접 메모리 접근(Direct Memory Access; DMA) 동작을 제어하는 DMA 컨트롤러부를 포함하는 비휘발성 메모리 시스템.
  2. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory) 장치인 것을 특징으로 하는 비휘발성 메모리 시스템.
  3. 제 2 항에 있어서, 상기 예외 동작은 병합(merge) 동작 또는 쓰기 전 소거(erase before write) 동작인 것을 특징으로 하는 비휘발성 메모리 시스템.
  4. 제 3 항에 있어서, 상기 비휘발성 메모리 시스템은 임베디드 멀티미디어 카드(Embedded Multi Media Card; EMMC)로 제조되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  5. 제 4 항에 있어서, 상기 쓰기 버퍼부는 상기 임베디드 멀티미디어 카드 외부에 위치하는 적어도 하나 이상의 휘발성 메모리 장치 또는 적어도 하나 이상의 비휘발성 메모리 장치인 것을 특징으로 하는 비휘발성 메모리 시스템.
  6. 제 1 항에 있어서, 상기 메모리 컨트롤러부, 상기 디바이스 컨트롤러부 및 상기 DMA 컨트롤러부는 버스(bus)에 의하여 서로 연결되고, 프로세서(processor)에 의하여 제어되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  7. 제 6 항에 있어서, 상기 디바이스 컨트롤러부는 적어도 2이상의 듀얼 포트 에스램(Dual Port Static Random Access Memory; DPSRAM) 장치들을 포함하고, 상기 듀얼 포트 에스램 장치들 중에서 적어도 하나 이상이 비어(empty) 있는 경우, 상기 호스트에 상기 레디 신호를 전송하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  8. 제 6 항에 있어서, 상기 메모리부에서 상기 예외 동작이 수행되는 경우, 상기 DMA 컨트롤러부의 지연 DMA 레지스터가 셋(set)으로 설정되고, 상기 섹터 데이터들은 상기 디바이스 컨트롤러부에서 상기 쓰기 버퍼부로 지연 전송되며, 상기 레디 신호도 상기 디바이스 컨트롤러부에서 상기 호스트로 지연 전송되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  9. 제 6 항에 있어서, 상기 메모리부에서 상기 예외 동작이 수행되지 않는 경우, 상기 DMA 컨트롤러부의 지연 DMA 레지스터가 리셋(reset)으로 설정되고, 상기 섹터 데이터들은 상기 디바이스 컨트롤러부에서 상기 쓰기 버퍼부로 정상 전송되며, 상기 레디 신호도 상기 디바이스 컨트롤러부에서 상기 호스트로 정상 전송되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  10. 호스트(host)로부터 출력되는 복수의 섹터 데이터들을 순차적으로 전송받기 위한 비휘발성 메모리 시스템의 데이터 전송 제어 방법에 있어서,
    상기 비휘발성 메모리 시스템이 내부에 구비된 비휘발성 메모리 장치에서 예외 동작이 수행되는지 여부를 판단하는 단계;
    상기 예외 동작이 수행되는 경우, 상기 비휘발성 메모리 시스템이 상기 예외 동작에 요구되는 시간을 계산하여 상기 호스트에 레디 신호를 균등하게 지연 전송시키는 단계; 및
    상기 예외 동작이 수행되지 않은 경우, 상기 비휘발성 메모리 시스템이 상기 호스트에 상기 레디 신호를 정상 전송시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템의 데이터 전송 제어 방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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CN109902044B (zh) * 2019-02-28 2020-10-16 厦门码灵半导体技术有限公司 一种控制系统、一组控制系统及其设计方法、电子装置
US10860333B1 (en) * 2019-10-14 2020-12-08 Western Digital Technologies, Inc. Interleaved host reset and next re-initialization operations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100758301B1 (ko) * 2006-08-04 2007-09-12 삼성전자주식회사 메모리 카드 및 그것의 데이터 저장 방법
KR20100031132A (ko) * 2007-06-27 2010-03-19 쌘디스크 코포레이션 플래시 메모리 시스템에서 페이징된 가비지 수집과 하우스 키핑 동작

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100758301B1 (ko) * 2006-08-04 2007-09-12 삼성전자주식회사 메모리 카드 및 그것의 데이터 저장 방법
KR20100031132A (ko) * 2007-06-27 2010-03-19 쌘디스크 코포레이션 플래시 메모리 시스템에서 페이징된 가비지 수집과 하우스 키핑 동작

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11423994B2 (en) 2019-12-23 2022-08-23 Silicon Works Co., Ltd. Timing controller for controlling memory device, operating method thereof, and electronic device including the timing controller

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