JP2023091307A - 半導体装置および制御方法 - Google Patents

Abstract

【課題】ホストとメモリチップとの間のデータ転送を高速に行う。【解決手段】半導体装置は、第１のチップと、第１のチップに電気的に接続された複数の第２のチップである第２のチップ群と、第２のチップ群と並列に第１のチップに電気的に接続された複数の第３のチップである第３のチップ群と、を備え、第１のチップは、ホストから受信した複数のリードコマンドを格納するコマンドキューと、リードデータをバッファリングするリードバッファメモリと、を有し、コマンドキューに格納された複数のリードコマンドを第２のチップ群または第３のチップ群に逐次発行し、第２のチップ群または第３のチップ群から複数のリードコマンドに対応するリードデータをリードバッファメモリへ格納し、複数のリードコマンドのうち何れかのリードコマンドの実行状態に基づいて、バッファメモリに格納されたリードデータの何れかのリードデータをホストへ送信する。【選択図】図２

Description

本実施形態は、半導体装置および制御方法に関する。

ホストと接続可能に構成される半導体装置がある。このような半導体装置は、複数のメモリチップを有する。また、半導体装置は、複数のメモリチップと接続される複数のチャネルを有する。ホストと半導体装置との間では、メモリチップを対象とするコマンド及びデータが転送される。ホストとメモリチップとの間のコマンド及びデータに対応する信号の転送を高速に行うことが望まれる。

特開２０２１－１４９７２９号公報

一つの実施形態は、ホストとメモリチップとの間のデータ転送を高速に行う半導体装置を提供することを目的とする。

一つの実施形態によれば、半導体装置は、第１のチップと、第１のチップに電気的に接続された複数の第２のチップである第２のチップ群と、第２のチップ群と並列に第１のチップに電気的に接続された複数の第３のチップである第３のチップ群と、を備え、第１のチップは、ホストから受信した複数のリードコマンドを格納するコマンドキューと、リードデータをバッファリングするリードバッファメモリと、を有し、コマンドキューに格納された複数のリードコマンドを第２のチップ群または第３のチップ群に逐次発行し、第２のチップ群または第３のチップ群から複数のリードコマンドに対応するリードデータをリードバッファメモリへ格納し、複数のリードコマンドのうち何れかのリードコマンドの実行状態に基づいて、リードバッファメモリに格納されたリードデータの何れかのリードデータをホストへ送信する。

第１の実施形態にかかる半導体装置が適用されるストレージシステムの構成を示す図。 第１の実施形態にかかる半導体装置の構成を示す図。 第１の実施形態にかかる半導体装置の動作を示す図。 第２の実施形態にかかる半導体装置の動作を示す図。 第３の実施形態にかかる半導体装置の動作を示す図。 第４の実施形態にかかる半導体装置の動作を示す図。 第４の実施形態にかかる半導体装置の他の動作を示す図。 第５の実施形態にかかる半導体装置の動作を示す図。 第６の実施形態にかかる半導体装置の動作を示す図。 第７の実施形態にかかる半導体装置の動作を示す図。 第７の実施形態にかかる半導体装置の他の動作を示す図。 第８の実施形態にかかる半導体装置の構成を示す図。 第８の実施形態にかかる半導体装置の動作を示す図。 第９の実施形態にかかる半導体装置の動作を示す図。 第９の実施形態にかかるＳｔａｔｕｓＲｅａｄコマンドによりリードしたデータの一例を示す図。 第９の実施形態にかかるリードデータをフォーマットしたデータの一例を示す図。 第９の実施形態にかかるＳｔａｔｕｓＲｅａｄコマンドによりリードしたデータの他の一例を示す図。 第９の実施形態にかかるリードデータをフォーマットしたデータの他の一例を示す図。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（第１実施形態）
実施形態にかかる半導体装置は、ホストに接続可能な外部端子、ブリッジチップ、及び複数のチップを備える。複数のチップは、ブリッジチップを介して外部端子に接続される。半導体装置の外部端子には、有線通信路を介してホストが接続される。この半導体装置では、ホストから有線通信路を介した複数のチップへのアクセスがブリッジチップを介して行われる。各チップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

各チップがメモリチップである場合、半導体装置では、実装密度を向上させるために、搭載されるチップ数は多くなりつつある。例えば、チップを積層することで実装密度を向上させる。このとき、各チップとの接続にかかる負荷を減らし高速化を図るために、ＦＢＩ（Ｆｒｅｑｕｅｎｃｙ Ｂｏｏｓｔｉｎｇ Ｉｎｔｅｒｆａｃｅ）チップと呼ばれるブリッジチップを外部端子に接続し、ブリッジチップと複数のチップ間を複数のチャネルで接続する構成が取られることがある。各チャネルには、複数のチップが接続され得る。有線通信路の帯域は、各チャネルの帯域と等しく、各チャネルの合計の帯域より小さい。複数のチャネルのうち１つのチャネルが択一的に使用されるため、ブリッジチップ及び各チップ間の通信速度が遅い傾向にある。よって、半導体装置が、ホストから１つのコマンドを受信して、受信したコマンドに応じて各チャネルのチップに対してコマンドの処理をすると、ホスト側に待ち時間が発生する傾向がある。

そこで、本実施形態では、半導体装置において、複数のコマンドを格納できるコマンドキューを設けて、複数のチャネルに並行してコマンド実行するようにする。このことで、ブリッジチップを介したホスト及び複数のチップ間のデータ転送速度の向上を図る。

具体的には、半導体装置１が適用されるストレージシステムＳＹＳは、図１に示すように構成される。図１は、半導体装置１が適用されるストレージシステムＳＹＳの構成を示す図である。

ストレージシステムＳＹＳは、ホストＨＡ及び半導体装置１を含む。半導体装置１は、ブリッジチップＢＣ及び複数のチップＬＵＮ０～チップＬＵＮ７を備える。ブリッジチップＢＣは、第１のチップの一例である。チップＬＵＮ０～チップＬＵＮ３は、第２のチップの一例である。チップＬＵＮ４～チップＬＵＮ７は、第３のチップの一例である。半導体装置１は、チップＬＵＮ０～チップＬＵＮ７それぞれが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装され得る。半導体装置１がＭＣＰとして実装される場合、半導体装置１では、ブリッジチップＢＣ及び複数のチップＬＵＮ０～チップＬＵＮ７の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのチップＬＵＮ０～チップＬＵＮ３が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのチップＬＵＮ４～チップＬＵＮ７が接続される構成が例示されている。すなわち、半導体装置１は、複数の（ここでは８）チップＬＵＮ０～チップＬＵＮ７を含むマルチチップモジュールとして構成され得る。各チップＬＵＮ０～チップＬＵＮ７は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータ又は携帯端末などの電子機器に備えられ半導体装置１を制御するプロセッサであってもよい。半導体装置１は、有線通信路（例えば、シリアルバスなど）ＣＨ０を介してホストＨＡに接続可能である。半導体装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各チップＬＵＮ０～チップＬＵＮ７がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格またはＯＮＦｉ規格である。例えば、有線通信路ＣＨ０はトグルＤＤＲインタフェースとして機能する。

ブリッジチップＢＣは、外部端子群１ａと複数の（ここでは２）チャネルＣＨ１，ＣＨ２との間に電気的に接続されている。外部端子群１ａは、有線通信路ＣＨ０を介してホストＨＡに電気的に接続可能である。複数のチップＬＵＮ０～チップＬＵＮ７は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。ブリッジチップＢＣと各チップＬＵＮ０～チップＬＵＮ７とは、所定の規格に基づき構成されたチャネルＣＨ１，ＣＨ２を介して接続される。各チップＬＵＮ０～チップＬＵＮ７がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格またはＯＮＦｉ規格である。例えば、チャネルＣＨ１，ＣＨ２はトグルＤＤＲインタフェースとして機能する。また、チップ群ＣＰ１は、チップＬＵＮ０～チップＬＵＮ３からなるチップ群である。チップ群ＣＰ２は、チップＬＵＮ４～チップＬＵＮ７からなるチップ群である。チップ群ＣＰ１は、第２のチップ群の一例である。チップ群ＣＰ２は、第３のチップ群の一例である。

図２は、半導体装置１の詳細な構成を示す図である。例えば、外部端子群は、図２に示すように、チップイネーブル信号ＣＥＺ用の端子、データ信号ＤＱ［７：０］用の端子、リードイネーブル信号ＲＥ￣／ＲＥ用の端子、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子、Ｒ／Ｂ￣信号用の端子を含む。

要求されるアクセススピードの高速化に伴い、半導体装置１では、転送データの取り込みのためのタイミング用の信号の立ち上がりおよび立ち下がりのダブルエッジに同期してコマンドに関する動作が行われ得る。Ｒ／Ｂ￣信号は、半導体装置１がアクセス可能か否かを示す信号である。チップ制御の信号の一例は、チップイネーブル信号ＣＥＺである。転送データの一例は、データ信号ＤＱ［７：０］である。タイミング用の信号の一例は、データストローブ信号ＤＱＳ／ＤＱＳ￣である。リードイネーブル信号ＲＥ￣とリードイネーブル信号ＲＥとは、一対の差動信号を構成する。データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳ￣とは、一対の差動信号を構成する。リードイネーブル信号ＲＥ￣／ＲＥは、ホストＨＡから供給されるタイミング用の信号である。データストローブ信号ＤＱＳ／ＤＱＳ￣は、ホストＨＡからのデータの読み出しの要求に対して、ホストＨＡへ出力されるタイミング用の信号である。このため、タイミング用の信号が差動信号で構成され得る。

ブリッジチップＢＣは、コントローラ１０１、Ｒｅａｄ用バッファメモリ１０２、Ｗｒｉｔｅ用バッファメモリ１０３及びチャネルインタフェース１０４を有する。

コントローラ１０１は、チップイネーブル信号ＣＥＺ用の端子、データ信号ＤＱ［７：０］用の端子、リードイネーブル信号ＲＥ￣／ＲＥ用の端子、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子、およびＲ／Ｂ￣信号用の端子とチャネルインタフェース１０４との間に配されている。コントローラ１０１は、Ｒｅａｄ用バッファメモリ１０２およびＷｒｉｔｅ用バッファメモリ１０３を使って、上述の各端子とチャネルインタフェース１０４との間の情報の授受を制御する。

コントローラ１０１は、コマンドキュー１０１ａ、コマンドデコーダ１０１ｂ、コマンドキューステータス管理部１０１ｃ、コマンド優先順位制御部１０１ｄ、コマンド発行タイミング制御部１０１ｅ，ＲＥ￣／ＲＥ発生部１０１ｆ、バッファ制御部１０１ｇを有する。

コマンドキュー１０１ａは、ホストＨＡから受信されたコマンド（例えば、ライトコマンド、リードコマンドなど）をキューイングする。

コマンドデコーダ１０１ｂは、ホストＨＡからデータ信号ＤＱ［７：０］用の端子を介して受けたコマンドを解析し、解析結果に応じて、チップ群ＣＰ１，ＣＰ２に対するコマンドを発行する。発行されたコマンドは、チャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップ群ＣＰ１，ＣＰ２の何れかへ供給される。例えば、コマンドデコーダ１０１ｂは、リードコマンドとして、データセットアップコマンド又はデータアウトプットコマンドをホストＨＡから受けることがある。データアウトプットコマンドは、リードコマンドの一例である。データセットアップコマンドは、チップ群ＣＰ１，ＣＰ２に含まれる対象のチップＬＵＮのメモリセルアレイ１１１からバッファメモリ１１３へのデータ転送を指示するコマンドである。データアウトプットコマンドは、チップ群ＣＰ１，ＣＰ２に含まれる対象のチップＬＵＮのバッファメモリ１１３に格納されたデータをチップ群ＣＰ１，ＣＰ２から出力させることを指示するコマンドである。コマンドデコーダ１０１ｂは、ホストＨＡからの各コマンドの受領に応じて、対応するコマンドを、チャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップ群ＣＰ１，ＣＰ２の何れかへ供給する。また、コマンドデコーダ１０１ｂは、ライトコマンドやイレースコマンドのデコード処理を実行する。

コマンドキューステータス管理部１０１ｃは、コマンドキュー１０１ａに格納されているコマンドの実行状態を参照し、コマンドの実行状態の情報をホストＨＡへ送信する。ここで、コマンドの実行状態とは、コマンドを発行したチップＬＵＮ０等におけるコマンドにかかるリード・ライト等の処理状況を示すものである。

コマンド優先順位制御部１０１ｄは、ホストＨＡからの指定に応じてコマンドキュー１０１ａに格納されているコマンドの実行順を変更する。

コマンド発行タイミング制御部１０１ｅは、チップ群ＣＰ１，ＣＰ２へコマンドの処理を指示するタイミングを制御する。

ＲＥ￣／ＲＥ発生部１０３ｂは、コマンドデコーダ１０１ｂの解析結果に応じて、コマンドがデータアウトプットコマンドである場合、自律的に、リードイネーブル信号ＲＥ￣／ＲＥを発生する。発生されたリードイネーブル信号ＲＥ￣／ＲＥはチャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップ群ＣＰ１，ＣＰ２の何れかへ供給される。

コントローラ１０１は、ホストＨＡからリードイネーブル信号ＲＥ￣／ＲＥを受けた場合、受けたリードイネーブル信号ＲＥ￣／ＲＥからデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成してホストＨＡへ出力する。

バッファ制御部１０１ｇは、Ｒｅａｄ用バッファメモリ１０２およびＷｒｉｔｅ用バッファメモリ１０３へのデータのリードまたはライトを制御する。

Ｒｅａｄ用バッファメモリ１０２は、チップ群ＣＰ１またはチップ群ＣＰ２からリードしたデータを格納するために設けられている。Ｒｅａｄ用バッファメモリ１０２は、例えば、ＳＲＡＭで構成され得る。

Ｗｒｉｔｅ用バッファメモリ１０３は、チップ群ＣＰ１またはチップ群ＣＰ２へライトするデータを格納するために設けられている。Ｗｒｉｔｅ用バッファメモリ１０３は、例えば、ＳＲＡＭで構成され得る。

チャネルインタフェース１０４は、チャネルＣＨ１，ＣＨ２を介したチップ群ＣＰ１，ＣＰ２との間の接続を行う。チャネルインタフェース１０４は、コントローラ１０１から供給されたコマンド、アドレス、又はデータ、などをチャネルＣＨ１，ＣＨ２経由でチップ群ＣＰ１，ＣＰ２へ転送したり、チップ群ＣＰ１，ＣＰ２から供給されたデータなどをＲｅａｄ用バッファメモリ１０２、Ｗｒｉｔｅ用バッファメモリ１０３へ格納したりコントローラ１０１へ供給したりする。

チップＬＵＮのそれぞれは、端子群ＴＭ１～ＴＭ４、メモリセルアレイ１１１、周辺回路１１２、及びバッファメモリ１１３を有する。端子群ＴＭ１～ＴＭ４は、１系統のチャネルＣＨ１を介してチャネルインタフェース１０４に電気的に接続されている。複数のチップＬＵＮ０～チップＬＵＮ３それぞれの端子群ＴＭ１同士、ＴＭ２同士、ＴＭ３同士、及びＴＭ４同士は、互いに電気的に接続されている。端子群ＴＭ１～ＴＭ４は、周辺回路１１２及びチャネルＣＨ１の一端に電気的に接続されている。チャネルＣＨ１の他端は、チャネルインタフェース１０４に電気的に接続されている。

端子群ＴＭ１は、チップイネーブル信号ＣＥＺ用の端子群である。端子群ＴＭ１は、チップイネーブル信号ＣＥＺのビット幅に対応した個数の端子を含む。

端子群ＴＭ２は、データ信号ＤＱ［７：０］用の端子群である。端子群ＴＭ１は、データ信号ＤＱ［７：０］のビット幅（例えば、８ビット幅）に対応した個数の端子を含む。

端子群ＴＭ３は、リードイネーブル信号ＲＥ￣／ＲＥ用の端子群である。端子群ＴＭ２は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅に対応した個数の端子を含む。

端子群ＴＭ４は、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子群である。端子群ＴＭ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅に対応した個数の端子を含む。

メモリセルアレイ１１１は、複数のメモリセルが２次元的に又は３次元的に配列されている構造を有する。メモリセルアレイ１１１は、周辺回路１１２に接続されている。周辺回路１１２は、メモリセルアレイ１１１の周辺に配され、端子群ＴＭ１～ＴＭ４、及びバッファメモリ１１３とメモリセルアレイ１１１に電気的に接続されている。周辺回路１１２は、端子群ＴＭ２を介してブリッジチップＢＣから受けたコマンドに応じて、バッファメモリ１１３を利用して、メモリセルアレイ１１１の各メモリセルへのアクセス動作（例えば、リード動作、ライト動作）を制御する。

バッファメモリ１１３は、チップ群ＣＰ１のチップＬＵＮ０～チップＬＵＮ３のそれぞれにおける端子群ＴＭ１～端子群ＴＭ４を介した入出力用のバッファであり、入出力用データラッチ又はページバッファとも呼ばれる。周辺回路１１２は、ブリッジチップＢＣから受けたリード・データ・コマンドに応じて、メモリセルアレイ１１１からリードしたデータをバッファメモリ１１３へ一時的に格納する。そのため、バッファメモリ１１３の容量（又はサイズ）は、チップ群ＣＰ１におけるデータのリード単位となるデータサイズ（例えば、１６［ｋＢ］）を有する。

周辺回路１１２は、ブリッジチップＢＣから受けたデータアウトプットコマンドに応じて、バッファメモリ１１３に格納されたデータを端子群ＴＭ１～端子群ＴＭ４及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。このとき、ブリッジチップＢＣのコントローラ１０１は、チップ群ＣＰ１の何れかのチップＬＵＮから受けたデータをＲｅａｄ用バッファメモリ１０２に一時的に格納する。

ここで、ブリッジチップＢＣのＲｅａｄ用バッファメモリ１０２の容量（又はサイズ）は、チップ群ＣＰ１のデータのリード単位となるデータサイズに対して、その整数倍（例えば、１６×Ｎ［ｋＢ］、Ｎは任意の正の整数）である。これにより、バッファメモリは、チップ群ＣＰ１からリードデータが連続的に出力される場合に、連続的にリードデータを記憶できる。

チャネルＣＨ２に接続されたチップ群ＣＰ２のチップＬＵＮも同様に、端子群ＴＭ１～ＴＭ４、メモリセルアレイ１１１、周辺回路１１２、及びバッファメモリ１１３を有する。各構成については、チャネルＣＨ１に接続されたチップ群ＣＰ１のチップＬＵＮと同様であるため、説明を省略する。

次に、図３を用いて半導体装置１の動作について説明する。図３に示すＨＯＳＴ Ｃｈ０は、ホストＨＡとブリッジチップＢＣとの間で有線通信路ＣＨ０を介してやり取りされる信号を示す。図３に示すＮＡＮＤ Ｃｈ１は、ブリッジチップＢＣとチップ群ＣＰ１との間でチャネルＣＨ１を介してやりとりされる信号を示す。図３に示すＮＡＮＤ Ｃｈ２は、ブリッジチップＢＣとチップ群ＣＰ２との間でチャネルＣＨ２を介してやりとりされる信号を示す。

図３に示す「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルは、コマンドキュー１０１ａに格納されたコマンドの実行状態を示す情報を示す。「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＳＴ」は、各コマンドの処理状態を示す。「ＳＴ」が「０」の場合、コマンドの処理が未完了であることを示す。また、「ＳＴ」が「１」の場合、コマンドの処理が完了したことを示す。図３に示すＲｅａｄ用バッファは、Ｒｅａｄ用バッファメモリ１０２に格納されている情報を示す。

ブリッジチップＢＣは、ホストＨＡから、データセットアップコマンドＣＭ＊ｓ（＊は、ＬＵＮ番号に対応）を受信後、対象ＬＵＮのメモリセルアレイ１１１からバッファメモリ１１３へのデータ転送完了後にデータアウトプットコマンドＣＭ＊ｒを受信する（以降の動作例ではデータセットアップコマンドＣＭ＊ｓは省略する）。データセットアップコマンドＣＭ＊ｓは、リード処理の準備コマンドである。図３の動作例では、ホストＨＡから、チップＬＵＮ０に対するデータアウトプットコマンドＣＭ０ｒ、チップＬＵＮ１に対するデータアウトプットコマンドＣＭ１ｒ、ＬＵＮ４に対するデータアウトプットコマンドＣＭ４ｒ、ＬＵＮ５に対するデータアウトプットコマンドＣＭ５ｒを順番に受け付けた場合の例を示している。この例では、コマンドデコーダ１０１ｂが、各データアウトプットコマンドＣＭ０ｒ、ＣＭ１ｒ、ＣＭ４ｒ、およびＣＭ５ｒをデコードして、コマンドキュー１０１ａに格納する。

コマンド発行タイミング制御部１０１ｅは、チャネルＣｈ１またはチャネルＣｈ２の空き状況に応じて、データアウトプットコマンドＣＭ＊ｒを発行する。具体的に、コマンド発行タイミング制御部１０１ｅは、データアウトプットコマンドＣＭ０ｒがコマンドキュー１０１ａに格納されると、データアウトプットコマンドＣＭ０ｒをチャネルＣｈ１に発行する。なお、このタイミングｔ１における「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの状態は、データアウトプットコマンドＣＭ０ｒが設定され、「ＳＴ」には、チャネルＣｈ１からのリードが完了していないことを示す「０」が設定される。また、メモリセルアレイ１１１は、バッファメモリ１１３に格納されたリード対象のデータをブリッジチップＢＣへ送出する。

また、コマンド発行タイミング制御部１０１ｅは、データアウトプットコマンドＣＭ１ｒがコマンドキュー１０１ａに格納されると、当該データアウトプットコマンドＣＭ１ｒの発行先となるチャネルＣｈ１がコマンド実行中であるので、データアウトプットコマンドＣＭ１ｒをチャネルＣｈ１へ発行しない。なお、バッファ制御部１０１ｇは、チップＬＵＮ０からＤＯＵＴの期間に送出されたリードデータをＲｅａｄ用バッファメモリ１０２の「ＣＭ０ｒ ＤＯＵＴ」領域に順次格納する。

続いて、コマンド発行タイミング制御部１０１ｅは、データアウトプットコマンドＣＭ４ｒがコマンドキュー１０１ａに格納されると、コマンドキュー１０１ａに格納されたデータアウトプットコマンドＣＭ４ｒをチャネルＣｈ２に発行する。このように、コマンド発行タイミング制御部１０１ｅは、コマンドキュー１０１ａに格納されたデータアウトプットコマンドをチャネルＣｈ１またはチャネルＣｈ２に逐次発行する。

なお、このタイミングｔ２における「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルには、データアウトプットコマンドＣＭ１ｒおよびデータアウトプットコマンドＣＭ４ｒが設定され、これらのコマンドの「ＳＴ」には、これらのコマンドが完了していないことを示す「０」が設定される。また、データアウトプットコマンドＣＭ０ｒについてもチップＬＵＮ０から送出されたリードデータが全てＲｅａｄ用バッファメモリ１０２に格納されていないため、データアウトプットコマンドＣＭ０ｒのフラグ情報も「０」となっている。

また、コマンド発行タイミング制御部１０１ｅは、チップＬＵＮ０からのリードデータの出力が完了すると、データアウトプットコマンドＣＭ１ｒをチップＬＵＮ１に発行する。また、コマンドキューステータス管理部１０１ｃは、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｒ」の「ＳＴ」を「１」に更新する。ホストＨＡは、所定数のコマンドを発行すると、ステータス確認を示すコマンドＣＱ０を発行する。コマンドキューステータス管理部１０１ｃは、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの情報をホストＨＡへ送信する。

ホストＨＡは、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの情報を参照し、「ＳＴ」が「１」となっているデータアウトプットコマンドのリードデータを読み出す。タイミングｔ３の時点では、「ＣＭ０ｒ」の「ＳＴ」が「１」となっているので、ホストＨＡは、データアウトプットコマンドＣＭ０ｒに対応するチップＬＵＮ０のリードデータのリード要求をする。バッファ制御部１０１ｇは、これに応じてＲｅａｄ用バッファメモリ１０２の「ＣＭ０ｒ ＤＯＵＴ」領域のデータをホストＨＡへ送信する。コマンドキューステータス管理部１０１ｃは、ホストＨＡにデータアウトプットコマンドＣＭ０ｒのリードデータの送信が完了したことに応じて、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｒ」のレコードを削除する。

タイミングｔ４の時点では、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ４ｒ」の「ＳＴ」が「１」となる。タイミングｔ４より前に発行されたデータアウトプットコマンドＣＭ５ｒに応じてチップＬＵＮ５から送出されたリードデータが全てＲｅａｄ用バッファメモリ１０２に格納されていないため、データアウトプットコマンドＣＭ５ｒの「ＳＴ」は「０」となっている。タイミングｔ５の時点では、リード未完了の「ＣＭ１ｒ」と「ＣＭ５ｒ」の「ＳＴ」が「１」となる。

このように、ブリッジチップＢＣは、コマンドキュー１０１ａに格納されたリードコマンドを第１チップ群ＣＰ１または第２チップ群ＣＰ２からデータアウトプットコマンドに対応するリードデータをＲｅａｄ用バッファメモリ１０２に格納し、コマンドキュー１０１ａのコマンドの実行状態に応じて、リードデータをホストＨＡへ送信する。ブリッジチップＢＣは、コマンドキュー１０１ａにコマンドを複数格納することができ、逐次コマンドを実行して、リードデータがＲｅａｄ用バッファメモリ１０２に格納された状態に応じて、ホストＨＡへリードデータを送信しているので、ホストＨＡ及びブリッジチップＢＣ間で、待ち時間が発生することなく処理を実行することができる。

（第２実施形態）
第１実施形態では、データアウトプットコマンドに対応する全てのリードデータをＲｅａｄ用バッファメモリ１０２に格納した後に、次のデータアウトプットコマンドをチップに発行していた。第２実施形態では、データアウトプットコマンドに対応する一部のリードデータをＲｅａｄ用バッファメモリ１０２に格納した後に、次のデータアウトプットコマンドをチップに発行する。

第２実施形態にかかる動作例を図４を用いて説明する。図３に示した内容と共通する点については、説明を省略する。タイミングｔ１１の時点については、図３におけるタイミングｔ１の時点と同様である。データアウトプットコマンドＣＭ０ｒをチップＬＵＮ０に発行し、タイミングｔ１１の後に、バッファ制御部１０１ｇが、所定サイズのリードデータをＲｅａｄ用バッファメモリ１０２に格納した時点で、チップＬＵＮ０からのリードデータの受信が中断される。これに応じて、コマンド発行タイミング制御部１０１ｅは、データアウトプットコマンドＣＭ１ｒをＬＵＮ１に発行する。データアウトプットコマンドＣＭ０ｒは、第１リードコマンドの一例であり、データアウトプットコマンドＣＭ１ｒは、第２リードコマンドの一例である。また、コマンドキューステータス管理部１０１ｃは、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｒ」の「ＳＴ」を「１」に更新する。これにより、タイミングｔ１２では、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｒ」の「ＳＴ」が「１」となる。

また、ブリッジチップＢＣは、他のデータアウトプットコマンドについても、一部のリードデータをＲｅａｄ用バッファメモリ１０２に格納した時点で「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ＊ｒ」の「ＳＴ」を「１」に更新する。すなわち、データアウトプットコマンドＣＭ１ｒとデータアウトプットコマンドＣＭ４ｒについても同様の処理が実行される。そうすると、ホストＨＡがデータアウトプットコマンドを発行し終えた後にステータス確認を示すコマンドＣＱ０を発行するタイミングであるタイミングｔ１３では、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｒ」、「ＣＭ１ｒ」、および「ＣＭ４ｒ」の「ＳＴ」が「１」となる。

また、ホストＨＡが、リードデータをリードし始めると、バッファ制御部１０１ｇが、対象のチップＬＵＮから残りのリードデータをＲｅａｄ用バッファメモリ１０２に格納する。例えば、ホストＨＡは、データアウトプットコマンドＣＭ０ｒに対応するチップＬＵＮ０のリードデータのリード要求をすると、バッファ制御部１０１ｇが、対象のチップＬＵＮから残りのリードデータをＲｅａｄ用バッファメモリ１０２に格納する。

このように、第２実施形態にかかるブリッジチップＢＣは、データアウトプットコマンドに対応する一部のリードデータをＲｅａｄ用バッファメモリ１０２へ格納する。その後、第２実施形態にかかるブリッジチップＢＣは、他のデータアウトプットコマンドの状態に基づいて、第１チップ群ＣＰ１または第２チップ群ＣＰ２からデータアウトプットコマンドに対応する残りのリードデータをＲｅａｄ用バッファメモリ１０２へ格納する。これにより、第１実施形態にかかるブリッジチップＢＣの場合より、早いタイミングでホストＨＡがリード用データのリードが可能となる。また、Ｒｅａｄ用バッファメモリ１０２の容量も削減することができる。

（第３実施形態）
第１実施形態および第２実施形態では、ホストＨＡから送信されたコマンド順に基づいて、ブリッジチップＢＣが、当該コマンド処理を実行する場合について述べた。本実施形態では、ホストＨＡからの指定に基づいて、コマンド処理する順序を変更する。

第３実施形態にかかる動作例を図５を用いて説明する。図４と共通する点については、説明を省略する。タイミングｔ２１～タイミングｔ２３における処理については、図４におけるタイミングｔ１１～タイミングｔ１３における処理と共通する。ホストＨＡは、ステータス確認を示すコマンドＣＱ０を発行した後、データアウトプットコマンドＣＭ１ｒを優先させることを示すコマンドＳ１を発行する。ブリッジチップＢＣのコマンド発行タイミング制御部１０１ｅは、バッファ制御部１０１ｇにＬＵＮ１のリードデータの送出指示をする。バッファ制御部１０１ｇは、これに応じてチップＬＵＮ０ではなく、チップＬＵＮ１のリードデータを読み出す。

このように、ブリッジチップＢＣは、ホストＨＡからの指示に応じてデータ取り出し順を変更することで、ホストＨＡが取り出すリードデータを送信するタイミングを柔軟に変更することができる。

（第４実施形態）
第４実施形態では、ホストＨＡからライト処理のコマンドを受信した場合の処理について説明する。データライト処理は、ホストからデータライトコマンドを受信してから所定期間経過後に、ライトデータを受信する。そうすると、ホストと、間において、待ち時間が発生してしまい、効率良く実行できないという問題がある。そこで、本実施形態では、Ｗｒｉｔｅ用バッファメモリ１０３を介してライト処理を実行することで、効率良くライト処理を実行するものである。

第４実施形態にかかる動作例を図６を用いて説明する。図３～図５では、Ｒｅａｄ用バッファを示したが、図６では、代わりにＷｒｉｔｅ用バッファを示す。ホストＨＡは、チップＬＵＮ０へのライト処理のコマンドを示すライトコマンドＣＭ０ｗを発行する。そして、コマンドデコーダ１０１ｂが、ライトコマンドＣＭ０ｗをデコードして、コマンドキュー１０１ａに格納する。なお、このタイミングｔ３１における「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルは、ライトコマンドＣＭ０ｗが設定され、ライトが完了していないことを示す「０」が「ＳＴ」に設定される。

ホストＨＡは、ライトコマンドＣＭ０ｗを発行して、チップＬＵＮ０のＤＩＮとして、チップＬＵＮ０へのライトデータをブリッジチップＢＣへ送信する。ブリッジチップＢＣのバッファ制御部１０１ｇは、ＬＵＮ０へのライトデータをＷｒｉｔｅ用バッファメモリ１０３へ書き込む。バッファ制御部１０１ｇは、チップＬＵＮ０へのライトデータの領域をＷｒｉｔｅ用バッファメモリ１０３に設ける。

そして、ホストＨＡは、チップＬＵＮ０へのライトデータ（ＤＩＮ）を送信後、チップＬＵＮ４へのライト処理のコマンドを示すライトコマンドＣＭ４ｗを発行する。Ｗｒｉｔｅ用バッファメモリ１０３へライトデータを書き込んでいるので、ホストＨＡは、ブリッジチップＢＣとチップＬＵＮ０との間の、ライトデータのライト処理の待ち時間を考慮する必要がない。よって、タイミングｔ３２の時点で、ＮＡＮＤ Ｃｈ１に示すようにブリッジチップＢＣからチップＬＵＮ０へのライト処理が完了する前に、ＮＡＮＤ Ｃｈ２に示すようにライトコマンドＣＭ４ｗを発行する。

また、タイミングｔ３３の時点では、ブリッジチップＢＣとチップＬＵＮ０とのライトデータのライト処理が完了しているので、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの「ＣＭ０ｗ」の「ＳＴ」が「１」に更新されている。

第４実施形態にかかる他の動作例を図７を用いて説明する。図６では、Ｗｒｉｔｅ用バッファメモリ１０３において、１つのコマンドに対応するライトデータ用の領域のみ有する場合について述べた。本動作例では、複数のコマンドに対応するライトデータ用の領域を有する。

この場合、図７に示すように、タイミングｔ４３の時点で、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルに、「ＣＭ１ｗ」「ＣＭ２ｗ」が設定されると、バッファ制御部１０１ｇが、チップＬＵＮ１およびチップＬＵＮ２へのライトデータの領域をＷｒｉｔｅ用バッファメモリ１０３に設ける。また、タイミングｔ４５の時点のように、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルに、完了（「ＳＴ」が「１」）の「ＣＭ１ｗ」が設定され、且つ未完了（「ＳＴ」が「０」）の「ＣＭ４ｗ」が新たに設定されていると、タイミングｔ４６において、バッファ制御部１０１ｇが、チップＬＵＮ４へのライトデータの領域をＷｒｉｔｅ用バッファメモリ１０３に新たに設ける。このとき、バッファ制御部１０１ｇは、チップＬＵＮ１へのライトデータの領域をＷｒｉｔｅ用バッファメモリ１０３から削除する。これにより、ブリッジチップＢＣは、チップ群ＣＰ１に対するライト処理と、チップ群ＣＰ２に対するライト処理とを並行して処理することができる。

このように、ブリッジチップＢＣは、Ｗｒｉｔｅ用バッファメモリ１０３を設けて、ホストＨＡからライトコマンド（例えば、ライトコマンドＣＭ０ｗ）を受信した場合、当該コマンドのライト用のデータをＷｒｉｔｅ用バッファメモリ１０３に書き込んでおく。そして、ブリッジチップＢＣは、Ｗｒｉｔｅ用バッファメモリ１０３に格納されたライト用データをチップＬＵＮに書き込む。この場合、ブリッジチップＢＣは、ライト用のデータをＷｒｉｔｅ用バッファメモリ１０３に書き込んでいるので、ブリッジチップＢＣとチップＬＵＮ間の処理時間を考慮することなく、ホストＨＡは、コマンドを発行することができる。

（第５実施形態）
第５実施形態は、複数種類のコマンドが混在している場合の処理についての実施形態である。第５実施形態では、データアウトプットコマンドと、ライトコマンドと、イレースコマンドとが混在しているものとする。

第５実施形態における動作例を図８を用いて説明する。ホストＨＡは、チップＬＵＮ０へのリード処理のコマンドを示すデータアウトプットコマンドＣＭ０ｒを発行する。続いて、ホストＨＡは、チップＬＵＮ１へのリード処理のコマンドを示すデータアウトプットコマンドＣＭ１ｒを発行する。続いて、ホストＨＡは、チップＬＵＮ４へのリード処理のコマンドを示すデータアウトプットコマンドＣＭ４ｒを発行する。続いて、ホストＨＡは、チップＬＵＮ５へのイレース処理のコマンドを示すイレースコマンドＣＭ５ｅを発行する。続いて、ホストＨＡは、チップＬＵＮ６へのライト処理のコマンドを示すライトコマンドＣＭ６ｗを発行する。

ブリッジチップＢＣは、これらのコマンドを受信すると、各コマンドをコマンドキュー１０１ａに格納する。また、ブリッジチップＢＣは、「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルのコマンドの状態を示すレコードを登録する。ブリッジチップＢＣは、データアウトプットコマンドおよびイレースコマンドのレコードについては、コマンドの発行の完了後、且つホストＨＡへコマンド状態を送信した後、レコードを削除する。

ブリッジチップＢＣは、コマンドキュー１０１ａにコマンドを格納した後、データアウトプットコマンドＣＭ０ｒ，ＣＭ１ｒ，ＣＭ４ｒについては、第１実施形態と同様の処理を実行して、ライトコマンドＣＭ６ｗについては、第４実施形態と同様の処理を実行する。イレースコマンドＣＭ５ｅについては、ブリッジチップＢＣは、コマンドキュー１０１ａから取り出した後は、対象となるチップＬＵＮ５に対してイレースコマンドを発行する。

ブリッジチップＢＣは、ステータスを確認するコマンドＣＱ０を受信した場合、タイミングｔ５４において、ホストＨＡへ「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルの情報を送信し、ホストＨＡは、それに応じて、チップ（例えば、チップＬＵＮ０）のリード要求をする。

上述のように、ブリッジチップＢＣは、コマンドキュー１０１ａにデータアウトプットコマンドだけでなく、ライト処理のコマンドやイレース処理のコマンドも格納することができ、逐次コマンドを実行して、リードデータがバッファメモリに格納された状態に応じて、ホストＨＡへリードデータを送信しているので、ライト処理のコマンドやイレース処理コマンドが混在していても、ホストＨＡ及びブリッジチップＢＣ間で、待ち時間が発生することなく処理を実行することができる。

（第６実施形態）
第６実施形態では、実行順が優先されるコマンドである優先コマンドがある場合、ホストＨＡが発行したコマンド順に関わらず、優先コマンドを優先して実行する。

第６実施形態にかかる動作例を図９を用いて説明する。ＣＭ＊ｒは、データアウトプットコマンドである。また、ＣＭ＊ｓは、データセットアップコマンドである。コマンド優先順位制御部１０１ｄは、データセットアップコマンドを優先設定しているものとする。

ホストＨＡは、データアウトプットコマンドＣＭ０ｒ、データアウトプットコマンドＣＭ１ｒ、データセットアップコマンドＣＭ０ｓ、データセットアップコマンドＣＭ１ｓ、・・・、データセットアップコマンドＣＭ５ｓの順にコマンドを発行する。

タイミングｔ６１では、データアウトプットコマンドＣＭ０ｒのみがコマンドキュー１０１ａに格納される。タイミングｔ６１の後に、ブリッジチップＢＣは、データセットアップコマンドＣＭ０ｓ、データセットアップコマンドＣＭ１ｓ、データアウトプットコマンドＣＭ１ｒの順に、チャネルＣｈ１にコマンドを発行する。タイミングｔ６２では、データアウトプットコマンドＣＭ０ｒ、データアウトプットコマンドＣＭ１ｒ、データセットアップコマンドＣＭ０ｓがコマンドキュー１０１ａに格納される、チップＬＵＮ０からのリードデータの出力が完了した後、ホストＨＡの発行順では、データアウトプットコマンドＣＭ１ｒであるが、データセットアップコマンドＣＭ０ｓが優先して実行される。

これは、データアウトプットコマンドよりデータセットアップコマンドの方が処理時間がかかるためである。このように、ブリッジチップＢＣは、処理時間がかかるコマンドを優先して処理することで、システム全体の性能を上げることができる。

（第７実施形態）
第７実施形態では、チップ群ＣＰ１またはチップ群ＣＰ２をピーク電流抑制制御する。ここでは、リード処理とライト処理に分けて説明する。

第７実施形態にかかるリード処理の動作例を図１０に示す。図１０の例では、ホストＨＡが、データセットアップコマンドＣＭ＊ｓを発行し、データアウトプットコマンドＣＭ＊ｒを発行する。ブリッジチップＢＣは、データセットアップコマンドＣＭ０ｓ、ＣＭ４ｓ、ＣＭ１ｓ、ＣＭ５ｓ、ＣＭ２ｓ、およびＣＭ６ｓを発行しているものとする。

この状態において、ブリッジチップＢＣは、さらにデータセットアップコマンドＣＭ３ｓ、ＣＭ７ｓを発行予定である場合、上記６つのデータセットアップコマンドの一部が完了するまで、データセットアップコマンドＣＭ３ｓ、ＣＭ７ｓの発行タイミングを抑制または待機する。メモリセルアレイ１１１からバッファメモリ１１３にリード対象のデータを転送する処理をしている期間（ｔＲ）は、チップの処理負荷が高まるので、当該ｔＲの期間に該当するチップの数を調整できる方が望ましい。

上記のように、ブリッジチップＢＣが、メモリセルアレイ１１１からバッファメモリ１１３にリード対象のデータを転送する処理を実行しているチップＬＵＮの数を調整することで、チップ群ＣＰ１またはチップ群ＣＰ２のピーク電流を軽減することができる。

第７実施形態にかかるライト処理の動作例を図１１に示す。図１１の例では、ホストＨＡが、ライトコマンドＣＭ＊ｗを発行する。ブリッジチップＢＣは、ライトコマンドＣＭ０ｗ、ＣＭ４ｗ、ＣＭ１ｗ、ＣＭ５ｗ、ＣＭ２ｗ、およびＣＭ６ｗを発行しているものとする。

この状態において、ブリッジチップＢＣは、さらにライトコマンドＣＭ３ｗ、ＣＭ７ｗを発行予定である場合、上記６つのライトコマンドの一部が完了するまで、ライトコマンドＣＭ３ｗ、ＣＭ７ｗの発行タイミングを抑制または待機する。

バッファメモリ１１３からメモリセルアレイ１１１へライト対象のデータを転送する処理をしている期間（ｔＰＲＯＧ）は、チップの処理負荷が高まるので、当該ｔＰＲＯＧの期間に該当するチップの数を調整できる方が望ましい。

上記のように、ブリッジチップＢＣが、バッファメモリ１１３からメモリセルアレイ１１１に転送する処理を実行しているチップＬＵＮの数を調整することで、チップ群ＣＰ１またはチップ群ＣＰ２のピーク電流を軽減することができる。

（第８実施形態）
第８実施形態では、チップ群ＣＰ１またはチップ群ＣＰ２のチップのＲＢＺ信号を監視して、この結果に基づいてコマンドを発行する。

第８実施形態にかかる半導体装置１Ａの構成を図１２を用いて説明する。図２に示した内容と重複する部分については、説明を省略する。第８実施形態にかかる半導体装置１Ａは、さらに、ＲＢＺ制御部１０１ｈとＳＲフォーマット変換回路１０１ｉとを有する。

ＲＢＺ制御部１０１ｈは、ＲＢＺ信号を監視制御する。ここで、ＲＢＺ信号とは、チップ群ＣＰ１またはチップ群ＣＰ２のチップＬＵＮが、ブリッジチップＢＣからのコマンドを受信できる状態であるか否かを示す信号である。ＳＲフォーマット変換回路１０１ｉは、ステータスリードのデータをフォーマット変換する。ここで、ステータスリードのデータとは、チップ群ＣＰ１またはチップ群ＣＰ２のチップＬＵＮのステータス情報である。ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５は、ＳｔａｔｕｓＲｅａｄコマンドの結果を格納するためのバッファメモリである。チップＬＵＮのそれぞれは、さらに、端子群ＴＭ５を有する。端子群ＴＭ５は、ＲＢＺ信号用の端子群である。

続いて、第８実施形態における半導体装置１の動作例を図１３を用いて説明する。図１３に示すＨＯＳＴ Ｃｈ０は、ホストＨＡとブリッジチップＢＣとの間で有線通信路ＣＨ０を介してやり取りされる信号を示す。図１３に示すＮＡＮＤ Ｃｈ１は、ブリッジチップＢＣとチップ群ＣＰ１との間でチャネルＣＨ１を介してやりとりされる信号を示す。

図１３に示すＮＡＮＤ ＬＵＮ０ ＲＢＺは、チップＬＵＮ０におけるＲＢＺ信号のレベルを示す。図１３に示すＮＡＮＤ ＬＵＮ０１ ＲＢＺは、チップＬＵＮ０におけるＲＢＺ信号を示し、ＮＡＮＤ ＬＵＮ１ ＲＢＺは、チップＬＵＮ１におけるＲＢＺ信号を示す。図１３に示すＨＯＳＴ ＲＢＺ０は、ブリッジチップＢＣにおけるＲＢＺ信号を示す。

図１３に示す「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルは、コマンドキュー１０１ａに格納されたコマンドの実行状態を示す情報を示す。図１３に示すＲｅａｄ用バッファは、Ｒｅａｄ用バッファメモリ１０２に格納されている情報を示す。

ＣＭ＊ｒは、データアウトプットコマンドである。また、ＣＭ＊ｓは、データセットアップコマンドである。ホストＨＡは、データセットアップコマンドＣＭ０ｓ、データセットアップコマンドＣＭ１ｓ、データアウトプットコマンドＣＭ０ｒ、データアウトプットコマンドＣＭ１ｒの順にコマンドを発行する。

ブリッジチップＢＣは、データセットアップコマンドＣＭ０ｓをチップＬＵＮ０へ発行し、データセットアップコマンドＣＭ１ｓをチップＬＵＮ１へ発行する。そうすると、チップＬＵＮ０におけるＲＢＺ信号およびチップＬＵＮ１におけるＲＢＺ信号がＢｕｓｙとなる。ＲＢＺ制御部１０１ｈは、これらのＲＢＺ信号を監視する。コマンド発行タイミング制御部１０１ｅは、チップＬＵＮ０におけるＲＢＺ信号のＢｕｓｙ状態が解除されたタイミングｔ７１の時点で、データアウトプットコマンドＣＭ０ｒをＬＵＮ０に発行する。

このように、ブリッジチップＢＣは、チップのＲＢＺ信号を監視して、ＲＢＺ信号の状態に応じてチップへデータアウトプットコマンドを発行することで、ホストＨＡからＬＵＮの状態を参照するコマンドを発行することなく、データアウトプットコマンドを効率良く実行することができる。

（第９実施形態）
第９実施形態における半導体装置１Ｂは、ＳｔａｔｕｓＲｅａｄコマンドの結果をフォーマット変換して出力する。チップＬＵＮ０～ＬＵＮ７は、それぞれ複数の並列動作要素（プレーン）を有する。チップＬＵＮ０～ＬＵＮ７は、それぞれ４つのプレーンを有するものとする。

続いて、第９実施形態における半導体装置１Ｂの動作例を図１４を用いて説明する。図１４に示すＨＯＳＴ Ｃｈ０は、ホストＨＡとブリッジチップＢＣとの間で有線通信路ＣＨ０を介してやり取りされる信号を示す。ＮＡＮＤ Ｃｈ１は、ブリッジチップＢＣとチップ群ＣＰ１との間でチャネルＣＨ１を介してやりとりされる信号を示す。ＮＡＮＤ Ｃｈ２は、ブリッジチップＢＣとチップ群ＣＰ２との間でチャネルＣＨ２を介してやりとりされる信号を示す。

図１４に示す「ＣＭＤＱ Ｓｔａｔｕｓ」テーブルは、コマンドキュー１０１ａの状態を示す情報を示す。図１４に示すＳｔａｔｕｓＲｅａｄ用バッファ（ＬＵＮ０）は、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５に格納されているチップＬＵＮ０用の情報を示す。図１４に示すＳｔａｔｕｓＲｅａｄ用バッファ（ＬＵＮ４）は、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５に格納されているチップＬＵＮ４用の情報を示す。

ＳＲ＊Ｐ＃は、ＳｔａｔｕｓＲｅａｄコマンドである。＊は、ＬＵＮ番号に対応する。＃は、プレーン番号に対応する。ＮＡＮＤ Ｃｈ１、Ｃｈ２における、ＳＲ＊Ｐ＃の直後のＤＯは、ＳｔａｔｕｓＲｅａｄコマンドに対応するデータリードを示す。

ホストＨＡは、ＳｔａｔｕｓＲｅａｄコマンドＳＲ０Ｐ０、ＳＲ０Ｐ１、ＳＲ０Ｐ２、ＳＲ０Ｐ３、ＳＲ４Ｐ０、ＳＲ４Ｐ１、ＳＲ４Ｐ２、およびＳＲ４Ｐ３を発行する。

ブリッジチップＢＣは、チップＬＵＮ０又はＬＵＮ４に対してＳｔａｔｕｓＲｅａｄコマンドＳＲ０Ｐ０等を発行し、チップＬＵＮ０又はＬＵＮ４からＳｔａｔｕｓＲｅａｄコマンドに対応するデータをリードして、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５に格納する。

全てのＳｔａｔｕｓＲｅａｄコマンドが完了した状態であるタイミングｔ８１において、ホストＨＡが状態確認コマンドＣＱを発行すると、ブリッジチップＢＣは、その結果をホストＨＡへ送信する。状態確認コマンドＣＱは、ＳｔａｔｕｓＲｅａｄコマンドの実行状態を確認するコマンドである。ホストＨＡは、この結果に応じてマージ処理コマンドＭＳＲを発行する。マージ処理コマンドＭＳＲは、ＳｔａｔｕｓＲｅａｄのマージ処理の実行を指示するコマンドである。ＨＯＳＴ Ｃｈ０における、ＭＳＲの直後のＤＯは、ＳｔａｔｕｓＲｅａｄコマンド及びマージ処理コマンドＭＳＲに対応するデータの送信を示す。これらのコマンドに応じて、ブリッジチップＢＣのＳＲフォーマット変換回路１０１ｉは、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５の情報を変換してホストＨＡへ送信する。

なお、ホストＨＡは、マージ処理コマンドＭＳＲを発行する際、テンプレート番号を指定する。ここで、図１５Ａおよび図１５Ｂを用いて、ＳｔａｔｕｓＲｅａｄコマンドの情報の変換例を説明する。

図１５Ａは、プレーンＰＬ０～ＰＬ３のＳｔａｔｕｓＲｅａｄコマンドによりリードされたデータである。図１５Ａに示すように、リードされたデータは８項目の情報を含む。図１５Ｂは、変換例を示す図である。図１５Ｂに示すように、例えば、テンプレート番号１が指定された場合、ＳＲフォーマット変換回路１０１ｉは、プレーンＰＬ０～ＰＬ３の項番５、項番６の情報（図１５Ａの太い実線で囲んだ箇所）を抽出した情報を生成する。また、テンプレート番号２が指定された場合、ＳＲフォーマット変換回路１０１ｉは、プレーンＰＬ０～ＰＬ３の項番０、項番１の情報（図１５Ａの太い点線で囲んだ箇所）を抽出した情報を生成する。

なお、図１６Ａに示すように、チップＬＵＮのＳｔａｔｕｓＲｅａｄコマンドのデータをリードした場合、図１６Ｂに示すように、予め設定されているテンプレート番号に対応するデータを貯めておくが、他の部分のリードデータを破棄するようにしてもよい。この場合、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５の容量を減らすことができる。

このように、ブリッジチップＢＣは、ＳｔａｔｕｓＲｅａｄ用バッファメモリ１０５の情報を変換してホストＨＡへ送信する。これにより、ホストＨＡは、プレーン数分読み出す必要がなく、処理負荷を軽減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置、１０１ コントローラ、１０２ Ｒｅａｄ用バッファメモリ、１０３ Ｗｒｉｔｅ用バッファメモリ、１０４ チャネルインタフェース、ＢＣ ブリッジチップ群ＣＰ１ チップ群、ＣＰ２ チップ群。

Claims (8)

1. ホストからの信号が入力される端子を有する第１のチップと、
   前記第１のチップに電気的に接続された複数の第２のチップである第２のチップ群と、
   前記第２のチップ群と並列に前記第１のチップに電気的に接続された複数の第３のチップである第３のチップ群と、
   を備え、
   前記第１のチップは、
   前記ホストから受信した複数のリードコマンドを格納するコマンドキューと、
   リードデータをバッファリングするリードバッファメモリと、を有し、
   前記コマンドキューに格納された前記複数のリードコマンドを前記第２のチップ群または前記第３のチップ群に逐次発行し、
   前記第２のチップ群または前記第３のチップ群から前記複数のリードコマンドに対応するリードデータを前記リードバッファメモリへ格納し、
   前記複数のリードコマンドのうち何れかのリードコマンドの実行状態に基づいて、前記リードバッファメモリに格納されたリードデータのうち何れかのリードデータを前記ホストへ送信する、
   半導体装置。
2. 前記第１のチップは、
   前記第２のチップ群または前記第３のチップ群から前記複数のリードコマンドのうち第１リードコマンドに対応する一部のリードデータを前記リードバッファメモリへ格納し、
   前記第１リードコマンド以外の第２リードコマンドの実行状態に基づいて、前記第２のチップ群または前記第３のチップ群から前記第１リードコマンドに対応する残りのリードデータを前記リードバッファメモリへ格納する、請求項１に記載の半導体装置。
3. 前記コマンドキューに格納される前記複数のリードコマンドの実行順は、可変である、請求項１に記載の半導体装置。
4. 前記第１のチップは、ライトバッファメモリをさらに有し、
   前記ホストからライトコマンドを受信し、前記ライトコマンドにかかるライトデータを前記ライトバッファメモリに格納し、前記第２のチップ群または前記第３のチップ群へ前記格納したライトデータを書き込む、請求項１に記載の半導体装置。
5. 前記第１のチップは、前記ホストから前記リードコマンドと異なるコマンドを受信し、前記コマンドキューに前記異なるコマンドをさらに格納する、
   請求項１に記載の半導体装置。
6. 前記第１のチップは、実行を優先するコマンドを指定する優先コマンドを前記ホストから受信した場合、受信した前記優先コマンドに応じてコマンドキューに格納された前記実行を優先するコマンドを実行する、請求項１に記載の半導体装置。
7. 前記第２のチップおよび前記第３のチップのチップは、並列動作要素であるプレーンがそれぞれ複数定義されており、
   前記第１のチップは、各プレーンの状態を編集した情報をホストへ送信する、請求項１に記載の半導体装置。
8. ホストに接続可能な半導体装置であって、前記ホストから受信した複数のリードコマンドを格納するコマンドキューと、リードデータをバッファリングするリードバッファメモリと、を有する第１のチップと、
   前記第１のチップに電気的に接続された複数の第２のチップである第２のチップ群と、
   前記第２のチップ群と並列に前記第１のチップに電気的に接続された複数の第３のチップである第３のチップ群と、
   を備える半導体装置を制御する制御方法であって、
   前記コマンドキューに格納された前記複数のリードコマンドを前記第２のチップ群または前記第３のチップ群に逐次発行し、
   前記第２のチップ群または前記第３のチップ群から前記複数のリードコマンドに対応するリードデータを前記リードバッファメモリへ格納し、
   前記複数のリードコマンドのうち何れかのリードコマンドの実行状態に基づいて、前記リードバッファメモリに格納されたリードデータのうち何れかのリードデータを前記ホストへ送信する、制御方法。

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