JPH04148253A - メモリ読出書込制御方式 - Google Patents
メモリ読出書込制御方式Info
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- JPH04148253A JPH04148253A JP26996090A JP26996090A JPH04148253A JP H04148253 A JPH04148253 A JP H04148253A JP 26996090 A JP26996090 A JP 26996090A JP 26996090 A JP26996090 A JP 26996090A JP H04148253 A JPH04148253 A JP H04148253A
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- 238000000034 method Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ読出書込制御方式に関し、特にミスアラ
イメント発生時のメモリ読出書込制御方式に関する。
イメント発生時のメモリ読出書込制御方式に関する。
ミスアライメントとは、バイト処理の情報処理装置にお
いて、ＣＰＵがメモリの２バイト以上のアクセスをした
際、データがバウンダリーにまたがることをいう。
いて、ＣＰＵがメモリの２バイト以上のアクセスをした
際、データがバウンダリーにまたがることをいう。
従来、ＣＰＵが主記憶装置をアクセスする際に、ミスア
ライメントが発生すると、バウンダリーによって分割さ
れたデータごとにシステムバスを介して２度に渡ってア
クセスを行なっていた。
ライメントが発生すると、バウンダリーによって分割さ
れたデータごとにシステムバスを介して２度に渡ってア
クセスを行なっていた。
データバスのバス幅が３２ビツトだとすると、第２図の
様に００１１０１１番地００番地との間にバウンダリー
が存在する。
様に００１１０１１番地００番地との間にバウンダリー
が存在する。
ＣＰＵが０００１００１番地バイトリードを行なったと
すると、まずＣＰＵは主記憶装置にＯＯ０１番地を含む
同じバウンダリー内における最初のアドレス００００を
送る。主記憶装置は送られたアドレスを元にバウンダリ
ー内のデーラダ’ Ａ −ＢＣＤ ”をシステムバスを
経由してＣＰＵに返送する。
すると、まずＣＰＵは主記憶装置にＯＯ０１番地を含む
同じバウンダリー内における最初のアドレス００００を
送る。主記憶装置は送られたアドレスを元にバウンダリ
ー内のデーラダ’ Ａ −ＢＣＤ ”をシステムバスを
経由してＣＰＵに返送する。
次に、ＣＰＵはアドレス“００００”にデータバスのバ
イト幅０１００をインクリメントし、アドレス” ０１
００”即ち、次のバウンダリー内における最初のアドレ
スを主記憶装置に送る。主記憶装置は送られたアドレス
を元にバウンダリー内のデーラダ’ＥＦＧＨ”をＣＰＵ
に返送する。
イト幅０１００をインクリメントし、アドレス” ０１
００”即ち、次のバウンダリー内における最初のアドレ
スを主記憶装置に送る。主記憶装置は送られたアドレス
を元にバウンダリー内のデーラダ’ＥＦＧＨ”をＣＰＵ
に返送する。
その後、ＣＰＵはデータのマージを行ない０ＯＯ１番地
からの必要なデータ“” Ｂ ＣＤ Ｅ ”を得ること
が出来る。
からの必要なデータ“” Ｂ ＣＤ Ｅ ”を得ること
が出来る。
また、ＣＰＵが主記憶装置の０００１番地から４バイト
ライトを行なう場合は、まずＣＰＵは０００１番地を含
む同じバウンダリー内における最初のアドレス“０００
０”にデータ“Ｘ Ｂ ＣＤ ”（Ｘ；不定）のパーシ
ャルライトを行う。
ライトを行なう場合は、まずＣＰＵは０００１番地を含
む同じバウンダリー内における最初のアドレス“０００
０”にデータ“Ｘ Ｂ ＣＤ ”（Ｘ；不定）のパーシ
ャルライトを行う。
次に、ＣＰＵはアドレス“００００°′にデータバス幅
” ０１００ ”をインクリメントしシステムバスを介
して主記憶装置のアドレス゛’０１００°“即ち、次の
バウンダリー内における最初のアドレスにデーラダ“Ｅ
ＸＸＸ”（Ｘ；不定）のパーシャルライトを行う。パー
シャルライトはＣＰＵから指示されたメモリ制御部が主
記憶装置の有効バイト位置だけにメモリイネーブル信号
を送ることによって実行される。
” ０１００ ”をインクリメントしシステムバスを介
して主記憶装置のアドレス゛’０１００°“即ち、次の
バウンダリー内における最初のアドレスにデーラダ“Ｅ
ＸＸＸ”（Ｘ；不定）のパーシャルライトを行う。パー
シャルライトはＣＰＵから指示されたメモリ制御部が主
記憶装置の有効バイト位置だけにメモリイネーブル信号
を送ることによって実行される。
上述した従来のメモリ読出書込制御方式は、ＣＰＵが主
記憶装置をアクセスする際に、ミスアライメントが発生
すると、ＣＰＵはシステムバス経由で主記憶装置へ２度
アクセスしなければならず、システムの処理能力低下に
繋がっていた。
記憶装置をアクセスする際に、ミスアライメントが発生
すると、ＣＰＵはシステムバス経由で主記憶装置へ２度
アクセスしなければならず、システムの処理能力低下に
繋がっていた。
本発明は、中央処理装置と主記憶装置がシステムバスを
介して接続され前記中央処理装置が前記主記憶装置にお
けるバウンダリーにまたがるバイトデータをアクセス可
能な情報処理システムにおけるメモリ読出書込制御方式
において、前記主記憶装置はアドレスの保持、インクリ
メントを行なうアドレスレジスタとデータの保持、マー
ジ、変換を行なうデータレジスタとメモリ部及び前記ア
ドレスレジスタ、前記データレジスタ、前記メモリ部の
制御を行なう制御部から構成され、前記中央処理装置か
ら前記主記憶装置へのリードアクセス時に前記制御部は
前記ＣＰＵから前記システムバスを介してアドレスと、
リードライト識別信号、アクセスバイト数識別信号を受
信し、前記アドレスおよび前記アクセスバイト数識別信
号によってミスアライメントが発生したか否かの識別を
行なう第一のミスアライメント識別手段と、前記第一の
ミスアライメント発生時に前記アドレスレジスタを駆動
し前記ＣＰＵから受信したアドレスを含むバウンダリー
内の先頭アドレスを前記メモリ部に送出させる第一のア
ドレスレジスタ駆動手段と、前記メモリ部を駆動し前記
第一のアドレスレジスタ駆動手段の示すアドレスにおけ
るバウンダリー内デーザを前記データレジスタに出力さ
せる第一のメモリ部駆動手段と、前記データレジスタに
有効バイト開始位置、有効バイト数の情報を送り前記第
一のメモリ部駆動手段によって前記データレジスタで受
ける前記バウンダリー内データの内有効なデータを前記
データレジスタに保持させる第一のデータレジスタ駆動
手段と、前記アドレスレジスタを駆動し前記ＣＰＵから
受信したアドレスを含むバウンダリー内の先頭アドレス
にデータバスのバイト幅分のデータを加算させる第二の
アドレスレジスタ駆動手段と、前記アドレスレジスタを
駆動し前記第二のアドレスレジスタ駆動手段により加算
されたアドレスを前記メモリ部に送出させる第三のアド
レスレジスタ駆動手段と、前記メモリ部を駆動し前記第
三のアドレスレジスタ駆動手段の示すアドレスにおける
バウンダリー内データを前記データレジスタに出力させ
る第二のメモリ部駆動手段と、前記データレジスタに有
効バイト開始位置、有効バイト数を送り前記第二のメモ
リ部駆動手段によって前記データレジスタで受ける前記
バウンダリー内データの内有効なデータを前記第一のデ
ータレジスタ駆動手段で有効データかすでに保持された
前記データレジスタの残り部分に保持させる第二のデー
タレジスタ駆動手段と、前記第一のデータレジスタ駆動
手−段と前記第二のデータレジスタ駆動手段によって前
記データレジスタに保持されたデータを前記システムバ
スを介して前記ＣＰＵに転送させる第三のデータレジス
タ駆動手段を有し、前記中央処理装置から前記主記憶装
置へのライトアクセス時に前記制御部は前記ＣＰＵから
前記システムバスを介してアドレス、データと、リード
ライト識別信号、アクセスバイト数識別信号を受信し、
前記アドレスおよび前記アクセスバイト数識別信号によ
ってミスアライメントが発生したか否かの識別を行なう
第二のミスアライメント識別手段と、前記第二のミスア
ライメント発生時に前記アドレスレジスタを駆動し前記
ＣＰＵから受信したアドレスを含むバウンダリー内の先
頭アドレスを前記メモリ部に送出させる第四のアドレス
レジスタ駆動手段と、前記データレジスタを駆動してラ
イトされる前記データをバウンダリーによって分割させ
、前半の前記データを前記データレジスタに右詰にし前
記メモリ部に出力させた後に、前記分割された後半のデ
ータを前記データレジスタに左詰にして保持させる第四
のデータレジスタ駆動手段と、前記メモリ部に有効バイ
ト位置情報を送り、前記第四のアドレスレジスタ駆動手
段の示す前記メモリ部のアドレスに前記第四のデータレ
ジスタ駆動手段によって出力される前記データから前記
有効バイト位置情報の示す有効な部分のみをパーシャル
ライトさせる第三のメモリ部駆動手段と、前記アドレス
レジスタを駆動し前記ＣＰＵから受信したアドレスを含
むバウンダリー内の先頭アドレスにデータバスのバイト
幅分のデータを加算させる第五のアドレスレジスタ駆動
手段と、前記アドレスレジスタを駆動し前記第五のアド
レスレジスタ駆動手段によって加算されたアドレスを前
記メモリ部に送出させる第六のアドレスレジスタ駆動手
段と、前記データレジスタを駆動して前記第四のデータ
レジスタ駆動手段によって前記データレジスタに左詰に
して保持された前記データを前記メモリ部に出力させる
第五のデータレジスタ駆動手段と、前記メモリ部に有効
ハイド位置情報を送り、前記第六のアドレスレジスタ駆
動手段の示す前記メモリ部のアドレスに前記第五のデー
タレジスタ駆動手段によって出力される前記データから
前記有効バイト位置情報の示す有効な部分のみをパーシ
ャルライトさせる第四のメモリ部駆動手段とを備えたこ
とを特徴とする。
介して接続され前記中央処理装置が前記主記憶装置にお
けるバウンダリーにまたがるバイトデータをアクセス可
能な情報処理システムにおけるメモリ読出書込制御方式
において、前記主記憶装置はアドレスの保持、インクリ
メントを行なうアドレスレジスタとデータの保持、マー
ジ、変換を行なうデータレジスタとメモリ部及び前記ア
ドレスレジスタ、前記データレジスタ、前記メモリ部の
制御を行なう制御部から構成され、前記中央処理装置か
ら前記主記憶装置へのリードアクセス時に前記制御部は
前記ＣＰＵから前記システムバスを介してアドレスと、
リードライト識別信号、アクセスバイト数識別信号を受
信し、前記アドレスおよび前記アクセスバイト数識別信
号によってミスアライメントが発生したか否かの識別を
行なう第一のミスアライメント識別手段と、前記第一の
ミスアライメント発生時に前記アドレスレジスタを駆動
し前記ＣＰＵから受信したアドレスを含むバウンダリー
内の先頭アドレスを前記メモリ部に送出させる第一のア
ドレスレジスタ駆動手段と、前記メモリ部を駆動し前記
第一のアドレスレジスタ駆動手段の示すアドレスにおけ
るバウンダリー内デーザを前記データレジスタに出力さ
せる第一のメモリ部駆動手段と、前記データレジスタに
有効バイト開始位置、有効バイト数の情報を送り前記第
一のメモリ部駆動手段によって前記データレジスタで受
ける前記バウンダリー内データの内有効なデータを前記
データレジスタに保持させる第一のデータレジスタ駆動
手段と、前記アドレスレジスタを駆動し前記ＣＰＵから
受信したアドレスを含むバウンダリー内の先頭アドレス
にデータバスのバイト幅分のデータを加算させる第二の
アドレスレジスタ駆動手段と、前記アドレスレジスタを
駆動し前記第二のアドレスレジスタ駆動手段により加算
されたアドレスを前記メモリ部に送出させる第三のアド
レスレジスタ駆動手段と、前記メモリ部を駆動し前記第
三のアドレスレジスタ駆動手段の示すアドレスにおける
バウンダリー内データを前記データレジスタに出力させ
る第二のメモリ部駆動手段と、前記データレジスタに有
効バイト開始位置、有効バイト数を送り前記第二のメモ
リ部駆動手段によって前記データレジスタで受ける前記
バウンダリー内データの内有効なデータを前記第一のデ
ータレジスタ駆動手段で有効データかすでに保持された
前記データレジスタの残り部分に保持させる第二のデー
タレジスタ駆動手段と、前記第一のデータレジスタ駆動
手−段と前記第二のデータレジスタ駆動手段によって前
記データレジスタに保持されたデータを前記システムバ
スを介して前記ＣＰＵに転送させる第三のデータレジス
タ駆動手段を有し、前記中央処理装置から前記主記憶装
置へのライトアクセス時に前記制御部は前記ＣＰＵから
前記システムバスを介してアドレス、データと、リード
ライト識別信号、アクセスバイト数識別信号を受信し、
前記アドレスおよび前記アクセスバイト数識別信号によ
ってミスアライメントが発生したか否かの識別を行なう
第二のミスアライメント識別手段と、前記第二のミスア
ライメント発生時に前記アドレスレジスタを駆動し前記
ＣＰＵから受信したアドレスを含むバウンダリー内の先
頭アドレスを前記メモリ部に送出させる第四のアドレス
レジスタ駆動手段と、前記データレジスタを駆動してラ
イトされる前記データをバウンダリーによって分割させ
、前半の前記データを前記データレジスタに右詰にし前
記メモリ部に出力させた後に、前記分割された後半のデ
ータを前記データレジスタに左詰にして保持させる第四
のデータレジスタ駆動手段と、前記メモリ部に有効バイ
ト位置情報を送り、前記第四のアドレスレジスタ駆動手
段の示す前記メモリ部のアドレスに前記第四のデータレ
ジスタ駆動手段によって出力される前記データから前記
有効バイト位置情報の示す有効な部分のみをパーシャル
ライトさせる第三のメモリ部駆動手段と、前記アドレス
レジスタを駆動し前記ＣＰＵから受信したアドレスを含
むバウンダリー内の先頭アドレスにデータバスのバイト
幅分のデータを加算させる第五のアドレスレジスタ駆動
手段と、前記アドレスレジスタを駆動し前記第五のアド
レスレジスタ駆動手段によって加算されたアドレスを前
記メモリ部に送出させる第六のアドレスレジスタ駆動手
段と、前記データレジスタを駆動して前記第四のデータ
レジスタ駆動手段によって前記データレジスタに左詰に
して保持された前記データを前記メモリ部に出力させる
第五のデータレジスタ駆動手段と、前記メモリ部に有効
ハイド位置情報を送り、前記第六のアドレスレジスタ駆
動手段の示す前記メモリ部のアドレスに前記第五のデー
タレジスタ駆動手段によって出力される前記データから
前記有効バイト位置情報の示す有効な部分のみをパーシ
ャルライトさせる第四のメモリ部駆動手段とを備えたこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
メモリマツピング図、第３図は読比し時のフローチャー
ト、第４図は書込み時のフローチャートである。
メモリマツピング図、第３図は読比し時のフローチャー
ト、第４図は書込み時のフローチャートである。
第１図において、中央処理装ｆｉ（ＣＰＵ）１と主記憶
装置２がシステムバス３を介して接続され、主記憶装置
２はアドレスの保持、インクリメントを行゛なうんドレ
スレジスタ６とデータの保持、マージ、変換を行なうデ
ータレジスタ７を持つレジスタ部５とメモリ部８及びレ
ジスタ部５とメモリ部８の制御を行なう制御部４から構
成される。
装置２がシステムバス３を介して接続され、主記憶装置
２はアドレスの保持、インクリメントを行゛なうんドレ
スレジスタ６とデータの保持、マージ、変換を行なうデ
ータレジスタ７を持つレジスタ部５とメモリ部８及びレ
ジスタ部５とメモリ部８の制御を行なう制御部４から構
成される。
第１図においてデータバス１３のハス幅は４バイトと仮
定し、リード、ライト共に第２図に示すアドレス“’
０００１ ”に４バイトアクセスしたものとする。
定し、リード、ライト共に第２図に示すアドレス“’
０００１ ”に４バイトアクセスしたものとする。
まずリードアクセスについて動作説明を行なつ。
ＣＰＬＩＩはシステムバス３を介してアドレス１１をア
ドレスレジスタ６に送り、アドレスの下位ｎビット１２
（ｎ−バウンダリー内のバイト数指定に必要なビット数
、この場合は４バイトなのでｎ＝２となる。）およびリ
ードライト識別信号９、アクセスバイト数識別信号１０
を制御部４に送る。
ドレスレジスタ６に送り、アドレスの下位ｎビット１２
（ｎ−バウンダリー内のバイト数指定に必要なビット数
、この場合は４バイトなのでｎ＝２となる。）およびリ
ードライト識別信号９、アクセスバイト数識別信号１０
を制御部４に送る。
制御部４はアドレスの下位ｎビット１２（ｎ＝２）にア
クセスバイト数識別信号１０によるバイト数を加算し、
アドレスの下位２ビツトを含むバウンダリー内の最大ア
ドレスを越えるかどうか、即ちミスアライメントが発生
したか否かの識別を行ない、ミスアライメント発生時に
は第一のレジスタ制御信号１８−１、第一のメモリ制御
信号１９−１を送出する。
クセスバイト数識別信号１０によるバイト数を加算し、
アドレスの下位２ビツトを含むバウンダリー内の最大ア
ドレスを越えるかどうか、即ちミスアライメントが発生
したか否かの識別を行ない、ミスアライメント発生時に
は第一のレジスタ制御信号１８−１、第一のメモリ制御
信号１９−１を送出する。
第一のレジスタ制御信号１８−１を受けてアドレスレジ
スタ６ではアドレス１１即ち“０００１″を含むバウン
ダリー内の最小アドレス即ちこの場合はアドレス゛’
ｏ ｏ ｏ ｏ ”を保持し、メモリ部８に保持したア
ドレスを送る。メモリ部８は、第一のメモリ制御信号１
９−１を受けてアドレス“ｏ ｏ ｏ ｏ ”の示す４
バイトデータ“’ Ａ Ｂ ＣＤ ”をレジスタ部５の
データレジスタ７に返送する。
スタ６ではアドレス１１即ち“０００１″を含むバウン
ダリー内の最小アドレス即ちこの場合はアドレス゛’
ｏ ｏ ｏ ｏ ”を保持し、メモリ部８に保持したア
ドレスを送る。メモリ部８は、第一のメモリ制御信号１
９−１を受けてアドレス“ｏ ｏ ｏ ｏ ”の示す４
バイトデータ“’ Ａ Ｂ ＣＤ ”をレジスタ部５の
データレジスタ７に返送する。
データレジスタ７では、制御部４から送られる第二のレ
ジスタ制御信号１８−２に含まれる有効バイト開始位置
、有効バイト数を受けて有効なデータ“ＢＣＤ”を保持
すると共にアドレスレジスタ６では、第三のレジスタ制
御信号１８−３を受けてアドレスレジスタ６内に保持さ
れているアドレス“００００”にデータバスのバイト幅
分である“０１００”をインクリメントし、次のバウン
ダリー内の先頭アドレスである“０１００’“の値を保
持する。
ジスタ制御信号１８−２に含まれる有効バイト開始位置
、有効バイト数を受けて有効なデータ“ＢＣＤ”を保持
すると共にアドレスレジスタ６では、第三のレジスタ制
御信号１８−３を受けてアドレスレジスタ６内に保持さ
れているアドレス“００００”にデータバスのバイト幅
分である“０１００”をインクリメントし、次のバウン
ダリー内の先頭アドレスである“０１００’“の値を保
持する。
次に、アドレスレジスタ６は制御部４から送られる第四
のレジスタ制御信号１８−４を受けてインクリメントし
保持したアドレスをメモリ部８に送る。メモリ部８は、
制御部４から送られる第二のメモリ制御信号１つ−２を
受けてアドレス“０１００”の示す４バイトデータ“Ｅ
Ｆ Ｇ Ｈ”をレジスタ部５のデータレジスタ７に返
送する。
のレジスタ制御信号１８−４を受けてインクリメントし
保持したアドレスをメモリ部８に送る。メモリ部８は、
制御部４から送られる第二のメモリ制御信号１つ−２を
受けてアドレス“０１００”の示す４バイトデータ“Ｅ
Ｆ Ｇ Ｈ”をレジスタ部５のデータレジスタ７に返
送する。
データレジスタ７には既に有効な３バイトのデータ“Ｂ
ＣＤ ”が保持されており、制御部４から送られる第
五のレジスタ制御信号１８−５を受けてその中の有効バ
イト開始位置、有効ハイド数を基にメモリ部８から送ら
れてくる４バイトデータ“’Ｅ Ｆ ＧＨ”の中から１
バイト目のデータ“Ｅ ”のみデータレジスタ７の４バ
イト目に保持する。
ＣＤ ”が保持されており、制御部４から送られる第
五のレジスタ制御信号１８−５を受けてその中の有効バ
イト開始位置、有効ハイド数を基にメモリ部８から送ら
れてくる４バイトデータ“’Ｅ Ｆ ＧＨ”の中から１
バイト目のデータ“Ｅ ”のみデータレジスタ７の４バ
イト目に保持する。
データレジスタフに保持されたＢＣＤＥ”のデータは次
に制御部４から送られる第六のレジスタ制御信号１８−
６を受けてシステムバス３を介してＣＰＵＩに転送され
る。
に制御部４から送られる第六のレジスタ制御信号１８−
６を受けてシステムバス３を介してＣＰＵＩに転送され
る。
次にライトアクセスについて動作説明を行なつ。
ＣＰＵＩはシステムバス３を介してアドレス１１をアド
レスレジスタ６に送り、データ１３をデータレジスタ７
に、アドレスの下位２ビツト１２およびリードライト識
別信号９、アクセスバイト数識別信号１０を制御部４に
送る。
レスレジスタ６に送り、データ１３をデータレジスタ７
に、アドレスの下位２ビツト１２およびリードライト識
別信号９、アクセスバイト数識別信号１０を制御部４に
送る。
制御部４はアドレスの下位２ビツト１２にアクセスバイ
ト数識別信号１０によるバイト数を加算し、アドレスの
下位２ビツトを含むバウンダリー内の最大アドレスを越
えるかどうか、即ちミスアライメントが発生したか否か
の識別を行ない、ミスアライメント発生時には第七のレ
ジスタ制御信号１８−７、第三のメモリ制御信号１９−
３を送出する。
ト数識別信号１０によるバイト数を加算し、アドレスの
下位２ビツトを含むバウンダリー内の最大アドレスを越
えるかどうか、即ちミスアライメントが発生したか否か
の識別を行ない、ミスアライメント発生時には第七のレ
ジスタ制御信号１８−７、第三のメモリ制御信号１９−
３を送出する。
第七のレジスタ制御信号１８−７を受けてアドレスレジ
スタ６ではアドレス１１即ち“０００１”を含むバウン
ダリー内の最小アドレス即ちこの場合はアドレス“”ｏ
ｏｏｏ”を保持し、保持したアドレスをメモリ部８に送
る。同時にデータレジスタ７てはライトされるデータ“
’ Ｂ ＣＤ Ｅ ”をバウンダリーによって分割し、
前半の３バイトデータ“Ｂ ＣＤ ”を“”ＸＢＣＤ”
（Ｘは不定数）に変換しメモリ部８に送ると共に、分割
された後半の１バイトデータ゛Ｅ°°を４バイトデータ
“ＥＸＸＸ” （Ｘは不定数）に変換しチータレジスタ
フ内に保持する。
スタ６ではアドレス１１即ち“０００１”を含むバウン
ダリー内の最小アドレス即ちこの場合はアドレス“”ｏ
ｏｏｏ”を保持し、保持したアドレスをメモリ部８に送
る。同時にデータレジスタ７てはライトされるデータ“
’ Ｂ ＣＤ Ｅ ”をバウンダリーによって分割し、
前半の３バイトデータ“Ｂ ＣＤ ”を“”ＸＢＣＤ”
（Ｘは不定数）に変換しメモリ部８に送ると共に、分割
された後半の１バイトデータ゛Ｅ°°を４バイトデータ
“ＥＸＸＸ” （Ｘは不定数）に変換しチータレジスタ
フ内に保持する。
メモリ部８は、有効バイト位置のみに書込みを行うため
の第三のメモリ制御信号１つ−３を受はデータレジスタ
７から送られるデータ“ＸＢＣＤ ”の内有効な３バイ
ト°“Ｂ ＣＤ ”をアドレスレジスタ６から送られる
アドレス“ｏ ｏ ｏ ｏ ”にパーシャルライトする
。
の第三のメモリ制御信号１つ−３を受はデータレジスタ
７から送られるデータ“ＸＢＣＤ ”の内有効な３バイ
ト°“Ｂ ＣＤ ”をアドレスレジスタ６から送られる
アドレス“ｏ ｏ ｏ ｏ ”にパーシャルライトする
。
次に、アドレスレジスタ６では制御部４から送られる第
へのレジスタ制御信号１８−８を受けて、アドレス“ｏ
ｏ ｏ ｏ ”にデータバスのデータ幅分の’０１０
０”をインクリメントしアドレスレジスタ６内に保持す
る。
へのレジスタ制御信号１８−８を受けて、アドレス“ｏ
ｏ ｏ ｏ ”にデータバスのデータ幅分の’０１０
０”をインクリメントしアドレスレジスタ６内に保持す
る。
さらにアドレスレジスタ６では制御部４から送られる第
九のレジスタ制御信号１８−９を受けてインクリメント
したアドレスを、又データレジスタ７に格納されたデー
タをそれぞれメモリ部８に送る。
九のレジスタ制御信号１８−９を受けてインクリメント
したアドレスを、又データレジスタ７に格納されたデー
タをそれぞれメモリ部８に送る。
メモリ部８では制御部４から送られる有効バイト位置の
み書込みを行うための第四のメモリ制御信号１９−４を
受はデータレジスタ７から送られるデータ“Ｅ Ｘ Ｘ
Ｘ ”の内有効な１バイト°“Ｅ ＋＋をアドレス“
０１００ ”に１バイト分パーシャルライトする。
み書込みを行うための第四のメモリ制御信号１９−４を
受はデータレジスタ７から送られるデータ“Ｅ Ｘ Ｘ
Ｘ ”の内有効な１バイト°“Ｅ ＋＋をアドレス“
０１００ ”に１バイト分パーシャルライトする。
以上説明したように本発明によれば、ミスアライメント
発生時に主記憶装置内でアドレスの保持、インクリメン
ト及びデータの保持、マージ、変換等を行わせるように
したことにより、中央処理装置（ＣＰＵ）が主記憶装置
にアクセスした際ミスアライメントが発生しても、主記
憶装置に２度アクセスする必要がなく、システムバスの
利用効率化、システムの処理能力の向上に繋がるという
効果がある。
発生時に主記憶装置内でアドレスの保持、インクリメン
ト及びデータの保持、マージ、変換等を行わせるように
したことにより、中央処理装置（ＣＰＵ）が主記憶装置
にアクセスした際ミスアライメントが発生しても、主記
憶装置に２度アクセスする必要がなく、システムバスの
利用効率化、システムの処理能力の向上に繋がるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
メモリマツピング図、第３図は読出し時のフローチャー
ト、第４図は書込み時のフローチャートである。 １・・・中央処理装置（ＣＰＵ） ２・・、主記憶装
置、３・・・システムバス、４・・・制御部、５・・・
レジスタ部、６・・・アドレスレジスタ、７・・・デー
タレジスタ、８・・・メモリ部、９・・・リードライト
識別信号、１０・・・アクセスバイト数識別信号、１１
・・・アドレス、１２・・・アドレスの下位ｎビット（
ｎ＝バウンダリー内のバイト数指定に必要なビット数、
この場合はｎ＝２となる。） 、１３・・・データ、１
８−１〜１８−９−・・レジスタ制御信号、１９−１〜
１９−４・・・メモリ制御信号。
メモリマツピング図、第３図は読出し時のフローチャー
ト、第４図は書込み時のフローチャートである。 １・・・中央処理装置（ＣＰＵ） ２・・、主記憶装
置、３・・・システムバス、４・・・制御部、５・・・
レジスタ部、６・・・アドレスレジスタ、７・・・デー
タレジスタ、８・・・メモリ部、９・・・リードライト
識別信号、１０・・・アクセスバイト数識別信号、１１
・・・アドレス、１２・・・アドレスの下位ｎビット（
ｎ＝バウンダリー内のバイト数指定に必要なビット数、
この場合はｎ＝２となる。） 、１３・・・データ、１
８−１〜１８−９−・・レジスタ制御信号、１９−１〜
１９−４・・・メモリ制御信号。
Claims (1)
- 中央処理装置と主記憶装置がシステムバスを介して接
続され前記中央処理装置が前記主記憶装置におけるバウ
ンダリーにまたがるバイトデータをアクセス可能な情報
処理システムにおけるメモリ読出書込制御方式において
、前記主記憶装置はアドレスの保持、インクリメントを
行なうアドレスレジスタとデータの保持、マージ、変換
を行なうデータレジスタとメモリ部及び前記アドレスレ
ジスタ、前記データレジスタ、前記メモリ部の制御を行
なう制御部から構成され、前記中央処理装置から前記主
記憶装置へのリードアクセス時に前記制御部は前記ＣＰ
Ｕから前記システムバスを介してアドレスと、リードラ
イト識別信号、アクセスバイト数識別信号を受信し、前
記アドレスおよび前記アクセスバイト数識別信号によっ
てミスアライメントが発生したか否かの識別を行なう第
一のミスアライメント識別手段と、前記第一のミスアラ
イメント発生時に前記アドレスレジスタを駆動し前記Ｃ
ＰＵから受信したアドレスを含むバウンダリー内の先頭
アドレスを前記メモリ部に送出させる第一のアドレスレ
ジスタ駆動手段と、前記メモリ部を駆動し前記第一のア
ドレスレジスタ駆動手段の示すアドレスにおけるバウン
ダリー内データを前記データレジスタに出力させる第一
のメモリ部駆動手段と、前記データレジスタに有効バイ
ト開始位置、有効バイト数の情報を送り前記第一のメモ
リ部駆動手段によって前記データレジスタで受ける前記
バウンダリー内データの内有効なデータを前記データレ
ジスタに保持させる第一のデータレジスタ駆動手段と、
前記アドレスレジスタを駆動し前記ＣＰＵから受信した
アドレスを含むバウンダリー内の先頭アドレスにデータ
バスのバイト幅分のデータを加算させる第二のアドレス
レジスタ駆動手段と、前記アドレスレジスタを駆動し前
記第二のアドレスレジスタ駆動手段により加算されたア
ドレスを前記メモリ部に送出させる第三のアドレスレジ
スタ駆動手段と、前記メモリ部を駆動し前記第三のアド
レスレジスタ駆動手段の示すアドレスにおけるバウンダ
リー内データを前記データレジスタに出力させる第二の
メモリ部駆動手段と、前記データレジスタに有効バイト
開始位置、有効バイト数を送り前記第二のメモリ部駆動
手段によって前記データレジスタで受ける前記バウンダ
リー内データの内有効なデータを前記第一のデータレジ
スタ駆動手段で有効データがすでに保持された前記デー
タレジスタの残り部分に保持させる第二のデータレジス
タ駆動手段と、前記第一のデータレジスタ駆動手段と前
記第二のデータレジスタ駆動手段によって前記データレ
ジスタに保持されたデータを前記システムバスを介して
前記ＣＰＵに転送させる第三のデータレジスタ駆動手段
を有し、前記中央処理装置から前記主記憶装置へのライ
トアクセス時に前記制御部は前記ＣＰＵから前記システ
ムバスを介してアドレス、データと、リードライト識別
信号、アクセスバイト数識別信号を受信し、前記アドレ
スおよび前記アクセスバイト数識別信号によってミスア
ライメントが発生したか否かの識別を行なう第二のミス
アライメント識別手段と、前記第二のミスアライメント
発生時に前記アドレスレジスタを駆動し前記ＣＰＵから
受信したアドレスを含むバウンダリー内の先頭アドレス
を前記メモリ部に送出させる第四のアドレスレジスタ駆
動手段と、前記データレジスタを駆動してライトされる
前記データをバウンダリーによつて分割させ、前半の前
記データを前記データレジスタに右詰にし前記メモリ部
に出力させた後に、前記分割された後半のデータを前記
データレジスタに左詰にして保持させる第四のデータレ
ジスタ駆動手段と、前記メモリ部に有効バイト位置情報
を送り、前記第四のアドレスレジスタ駆動手段の示す前
記メモリ部のアドレスに前記第四のデータレジスタ駆動
手段によって出力される前記データから前記有効バイト
位置情報の示す有効な部分のみをパーシャルライトさせ
る第三のメモリ部駆動手段と、前記アドレスレジスタを
駆動し前記ＣＰＵから受信したアドレスを含むバウンダ
リー内の先頭アドレスにデータバスのバイト幅分のデー
タを加算させる第五のアドレスレジスタ駆動手段と、前
記アドレスレジスタを駆動し前記第五のアドレスレジス
タ駆動手段によって加算されたアドレスを前記メモリ部
に送出させる第六のアドレスレジスタ駆動手段と、前記
データレジスタを駆動して前記第四のデータレジスタ駆
動手段によって前記データレジスタに左詰にして保持さ
れた前記データを前記メモリ部に出力させる第五のデー
タレジスタ駆動手段と、前記メモリ部に有効バイト位置
情報を送り、前記第六のアドレスレジスタ駆動手段の示
す前記メモリ部のアドレスに前記第五のデータレジスタ
駆動手段によって出力される前記データから前記有効バ
イト位置情報の示す有効な部分のみをパーシャルライト
させる第四のメモリ部駆動手段とを備えたことを特徴と
するメモリ読出書込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26996090A JPH04148253A (ja) | 1990-10-08 | 1990-10-08 | メモリ読出書込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26996090A JPH04148253A (ja) | 1990-10-08 | 1990-10-08 | メモリ読出書込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148253A true JPH04148253A (ja) | 1992-05-21 |
Family
ID=17479618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26996090A Pending JPH04148253A (ja) | 1990-10-08 | 1990-10-08 | メモリ読出書込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
-
1990
- 1990-10-08 JP JP26996090A patent/JPH04148253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
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